KR20070000719A - Method for forming bit line contact of semiconductor device - Google Patents
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Abstract
Description
도 1a 내지 도 1e는 종래 셀지역에서의 비트라인콘택 형성방법을 설명하기 위한 공정별 단면도. 1A to 1E are cross-sectional views illustrating processes for forming a bit line contact in a conventional cell region.
도 2a 내지 도 2f는 본 발명에 따른 셀지역에서의 비트라인콘택 형성방법을 설명하기 위한 공정별 단면도. 2A through 2F are cross-sectional views of processes for explaining a method of forming a bit line contact in a cell region according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
21 : 반도체기판 22 : 게이트21: semiconductor substrate 22: gate
23 : 랜딩플러그폴리 24 : 산화막23: landing plug poly 24: oxide film
25 : 반사방지막 26 : 감광막패턴 25
27 : 콘택홀 30 : 폴리머27: contact hole 30: polymer
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 비트라인 콘택홀 형성시 식각 바이어스(etch bias)를 제거할 수 있는 반도체 소자의 비트라인 콘택홀 형성방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a bit line contact hole of a semiconductor device capable of removing an etch bias when forming a bit line contact hole.
현재 반도체 소자의 제조 공정에서는 비트라인을 형성하기 전에 접합영역이나 게이트와 연결되게 비트라인콘택(Bit line Contact)을 형성하고 있으며, 이러한 비트라인콘택은 셀지역은 물론 주변지역에도 함께 형성하고 있다. 이때, 셀지역에서 랜딩플러그폴리(Landing Plug Poly)와 연결되는 제1비트라인콘택과 주변지역에서 게이트 또는 접합영역과 연결되는 제2비트라인콘택은 통상 별개의 공정을 진행하여 각각 형성한다. In the current semiconductor device manufacturing process, a bit line contact is formed to be connected to a junction region or a gate before forming the bit line, and the bit line contact is formed together with the cell region and the peripheral region. In this case, the first bit line contact connected to the landing plug poly in the cell region and the second bit line contact connected to the gate or junction region in the peripheral region are usually formed through separate processes.
이하에서는 종래 셀지역에서의 비트라인콘택 형성방법을 도 1a 내지 도 1e를 참조하여 설명하도록 한다. Hereinafter, a method of forming a bit line contact in a conventional cell region will be described with reference to FIGS. 1A to 1E.
도 1a를 참조하면, 수 개의 게이트(2)가 형성되고 상기 게이트들(2) 사이에 랜딩플러그폴리(3)가 형성된 반도체기판(1)을 마련한다. 그런다음, 상기 기판(1)의 전면 상에 산화막(4)을 증착한다. Referring to FIG. 1A, a
도 1b를 참조하면, 산화막(4)에 대한 CMP(Chemical Mechanical Polishing) 공정을 진행하여 그 표면을 평탄화시킴으로써 셀지역과 주변지역을 분리시킴과 아울러 후속에서 그 패터닝이 쉽도록 만든다. Referring to FIG. 1B, a chemical mechanical polishing (CMP) process of the
도 1c를 참조하면, 평탄화된 산화막(4) 상에 유기물로 이루어진 반사방지막(5)을 증착한 후, 상기 반사방지막(5) 상에 비트라인콘택 형성 지역, 즉, 랜딩플러그폴리(3)의 상부 영역을 노출시키는 개구패턴을 구비한 감광막패턴(6)을 형성한다. Referring to FIG. 1C, after depositing an
도 1d를 참조하면, 식각마스크로서 감광막패턴(6)을 이용해서 반사방지막(5)을 식각한다. Referring to FIG. 1D, the
도 1e를 참조하면, 계속해서 반사방지막(5)이 식각되어 노출된 산화막 부분을 플라즈마 가스를 이용하여 식각하고, 이를 통해, 랜딩플러그폴리(3)를 노출시키는 콘택홀(7)을 형성한다. Referring to FIG. 1E, the
이후, 도시하지는 않았으나, 감광막패턴 및 반사방지막을 제거한 상태에서 콘택홀(7) 내에 도전막, 예컨데, 텅스텐막을 매립시켜 셀지역에서의 제1비트라인콘택의 형성을 완성한다. Subsequently, although not shown, a conductive film, such as a tungsten film, is embedded in the
그러나, 전술한 바와 같은 종래의 비트라인콘택 형성방법에 따르면, 식각마스크로서 감광막패턴을 이용한 식각 공정의 결과로 얻어지는 콘택홀의 상단 크기가 상기 감광막패턴에서의 개구 패턴 크기 보다 필연적으로 커지게 된다. 예컨데, 그 크기 증가는 대략 30㎚ 정도이다. 이러한 현상은 플라즈마 가스에 의하여 식각이 진행될 때, 감광막패턴도 함께 식각이 진행되는데, 이때, 표면 보다는 패터닝된 부분에 플라즈마 가스가 더 집중이 되어 패터닝된 부분의 측벽이 식각됨으로써 실제로 식각하여야 할 산화막 부분을 넓히기 때문에 일어나는 것이다. However, according to the conventional bit line contact forming method as described above, the top size of the contact hole obtained as a result of the etching process using the photoresist pattern as the etching mask is inevitably larger than the opening pattern size in the photoresist pattern. For example, the size increase is about 30 nm. In this phenomenon, when the etching is performed by the plasma gas, the photoresist pattern is also etched. At this time, the concentration of the plasma gas is concentrated on the patterned portion rather than the surface, and the sidewalls of the patterned portion are etched to etch the oxide layer. It happens because it widens the.
특별히, 이와 같은 문제는 반도체 소자의 고집적화에 따라 셀 패턴이 더욱 조밀해지고, 이로 인해, 셀지역과 주변지역간 식각 바이어스(etch bias)가 증가하며, 그리고, 비트라인콘택의 경우에 콘택홀의 CD와 깊이간 에스펙트비가 더욱 커져 필요한 모든 공정이 점점 임계(critical)화되어 가는 추세에서, 더욱 심하게 나타날 것으로 예상된다. In particular, such a problem is that the cell pattern becomes more dense as the semiconductor device is highly integrated, thereby increasing the etch bias between the cell region and the peripheral region, and in the case of bit line contact, the CD and depth of the contact hole. The inter-spectral ratio is expected to be even greater, with all the necessary processes becoming increasingly critical, with greater inter-spectral ratios.
따라서, 현재의 고집적화 추세에 부합하기 위해서는 감광막패턴에서의 패턴 크기와 이러한 감광막패턴을 이용한 식각 공정의 결과로 얻어지는 패턴의 크기가 동일한 노 바이어스(No bias) 패턴을 구현할 수 있는 기술을 절실하게 필요로 하게 된다. Therefore, in order to meet the current trend of high integration, there is an urgent need for a technology capable of realizing a no bias pattern having the same pattern size in the photoresist pattern and the size of the pattern resulting from the etching process using the photoresist pattern. Done.
이에, 본 발명은 상기와 같은 종래의 제반 문제점을 해결하기 위해 안출된 것으로서, 비트라인콘택의 형성시 감광막패턴에서의 개구패턴과 식각의 결과로 얻어지는 콘택홀간 동일 크기를 갖도록 할 수 있는 반도체 소자의 비트라인콘택 형성방법을 제공함에 그 목적이 있다. Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and the semiconductor device can have the same size between the opening pattern in the photoresist pattern and the contact hole obtained as a result of etching when forming the bit line contact. It is an object of the present invention to provide a bit line contact forming method.
또한, 본 발명은 마스크 패턴과 실제 패턴간 크기가 동일한 노 바이어스 패턴을 구현함으로써 고집적 소자의 구현을 가능하게 할 수 있는 반도체 소자의 비트라인콘택 형성방법을 제공함에 그 다른 목적이 있다. In addition, another object of the present invention is to provide a method for forming a bit line contact of a semiconductor device capable of realizing a highly integrated device by implementing a no-bias pattern having the same size between a mask pattern and an actual pattern.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 수 개의 게이트가 형성되고 상기 게이트들 사이에 랜딩플러그폴리가 형성된 반도체기판을 마련하는 단계; 상기 기판 전면 상에 산화막을 형성하는 단계; 상기 산화막의 표면을 평탄화시키는 단계; 상기 산화막 상에 반사방지막을 형성하는 단계; 상기 반사방지막 상에 랜딩플러그폴리의 상부 영역을 노출시키는 개구패턴을 구비한 감광막패턴을 형성하는 단계; 상기 감광막패턴을 이용해서 노출된 반사방지막 부분의 일부 두께를 식각된 부분의 측벽에 폴리머가 증착되는 조건으로 1차 식각하는 단계; 상기 산화막이 노출되도록 1차 식각된 반사방지막 부분을 그 측벽에 폴리머가 잔류되는 조건으로 2차 식각하는 단계; 및 상기 반사방지막이 식각되어 노출된 산화막 부분을 식각하여 랜딩플러그폴리를 노출시키는 콘택홀을 형성하는 단계;를 포함하는 반도체 소자의 비트라인콘택 형성방법을 제공한다. In order to achieve the above object, the present invention comprises the steps of providing a semiconductor substrate having a plurality of gates are formed and a landing plug poly is formed between the gates; Forming an oxide film on the entire surface of the substrate; Planarizing the surface of the oxide film; Forming an anti-reflection film on the oxide film; Forming a photoresist pattern on the anti-reflection film, the photoresist pattern having an opening pattern exposing an upper region of the landing plug poly; First etching a portion of the exposed anti-reflection film portion using the photoresist pattern under conditions that a polymer is deposited on the sidewall of the etched portion; Second etching the anti-reflective film portion firstly etched to expose the oxide film under the condition that the polymer remains on its sidewall; And forming a contact hole exposing the landing plug poly by etching the exposed portion of the oxide film by etching the anti-reflection film.
여기서, 상기 반사방지막의 1차 식각은 폴리머 생성 가스인 질소와 수소 및 아르곤 가스와 식각 가스인 CF4, CHF3 및 HBr 가스의 혼합 가스를 사용하여 수행하며, 이때, 상기 질소의 유량은 10∼30sccm, 상기 수소의 유량은 60∼160sccm, 상기 아르곤의 유량은 300∼500sccm으로 하며, 그리고, 상기 CF4, CHF3 및 HBr의 유량은 각각 5∼10sccm으로 한다. Here, the first etching of the anti-reflection film is performed using a mixture gas of nitrogen and hydrogen and argon gas and CF4, CHF3 and HBr gas, which are polymer generated gases, wherein the flow rate of nitrogen is 10 to 30 sccm, The flow rate of hydrogen is 60 to 160 sccm, the flow rate of argon is 300 to 500 sccm, and the flow rates of CF4, CHF3 and HBr are 5 to 10 sccm, respectively.
또한, 상기 반사방지막의 2차 식각은 HBr 및 CF4의 혼합 가스를 사용하여 수행하며, 이때, 상기 HBr의 유량은 40∼80sccm, 상기 CF4의 유량은 30∼60sccm으로 한다. In addition, the secondary etching of the anti-reflection film is performed using a mixed gas of HBr and CF4, wherein the flow rate of the HBr is 40 ~ 80sccm, the flow rate of the CF4 is 30 ~ 60sccm.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 유기물로 이루어진 반사방지막을 이중 식각을 이용하여 식각하되, 1차 식각시에는 폴리머를 형성하여 이를 식각된 부분의 측벽에 증착시키고, 그리고, 2차 식각시 실질적인 반사방지막의 식각을 진행한다. First, the technical principle of the present invention, the present invention is to etch the anti-reflection film made of an organic material using double etching, in the first etching to form a polymer and deposit it on the sidewall of the etched portion, and, 2 Substantially etch the anti-reflection film during etching.
이렇게 하면, 식각된 반사방지막 부분의 측벽에 증착되는 폴리머에 의해 상기 식각된 반사방지막 부분의 측벽이 플라즈마에 의해 손상되는 현상, 즉, 추가 식각되는 현상을 방지할 수 있는 바, 후속하는 산화막의 식각시 콘택홀의 크기가 커 지는 현상을 방지할 수 있게 된다. This prevents the sidewall of the etched anti-reflective film portion from being damaged by the plasma, that is, the additional etched phenomenon, by the polymer deposited on the sidewall of the etched anti-reflective film portion. It is possible to prevent the phenomenon that the contact hole increases in size.
따라서, 본 발명은 감광막패턴에서의 개구패턴과 식각의 결과로 얻어지는 콘택홀간 크기 차이가 거의 없도록 할 수 있으며, 그래서, 노 바이어스 패턴의 형성이 이루어지게 된다. Therefore, according to the present invention, there can be almost no difference in size between the contact hole resulting from the opening pattern and the etching in the photoresist pattern, so that the no-bias pattern is formed.
자세하게, 도 2a 내지 도 2f를 본 발명에 따른 비트라인콘택 형성방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다. 2A to 2F are cross-sectional views illustrating processes for forming a bit line contact according to the present invention, which will be described below.
도 2a를 참조하면, 수 개의 게이트(22)가 형성되고 상기 게이트들(22) 사이에 랜딩플러그폴리(23)가 형성된 반도체기판(21)을 마련한다. 그런다음, 상기 기판(21)의 전면 상에 산화막(24)을 증착한다. 여기서, 상기 게이트(22)는 폴리실리콘의 단일막 또는 폴리실리콘과 금속실리사이드의 적층막으로 구성되고, 상부에 하드마스크 질화막을 구비하며, 아울러, 측벽에 스페이서를 구비한 것으로 이해될 수 있다. Referring to FIG. 2A, a
도 2b를 참조하면, 산화막(24)에 대한 CMP 공정을 진행하여 그 표면을 평탄화시키고, 이를 통해, 셀지역과 주변지역을 분리시킴과 아울러 후속에서 그 패터닝이 용이하게 되도록 만든다. Referring to FIG. 2B, the surface of the
도 2c를 참조하면, 평탄화된 산화막(24) 상에 유기물로 이루어진 반사방지막(5)을 증착한다. 여기서, 상기 유기물로 이루어진 반사방지막(5)으로서는, 예컨데, SiON막을 이용한다. 그다음, 상기 반사방지막(25) 상에 감광막을 도포한 후, 이를 노광 및 현상해서 랜딩플러그폴리(23)의 상부영역을 노출시키는 개구패턴을 구비한 감광막패턴(26)을 형성한다. Referring to FIG. 2C, an
도 2d를 참조하면, 식각마스크로서 감광막패턴(26)을 이용해서 반사방지막(25)에 대한 1차 식각을 진행한다. 이때, 상기 반사방지막(25)에 대한 1차 식각은 질소와 수소 및 아르곤의 폴리머 생성 가스와 소량의 CF4, CHF3 및 HBr의 식각 가스를 사용하여 진행함으로써 식각속도를 느리게 함과 아울러 폴리머(30)를 생성시키고, 이렇게 생성된 폴리머(30)를 식각된 반사방지막 부분의 측벽에 증착시킨다. Referring to FIG. 2D, first etching of the
여기서, 상기 질소의 유량은 10∼30sccm, 수소의 유량은 60∼160sccm, 그리고, 아르곤의 유량은 300∼500sccm 정도로 하며, CF4, CHF3 및 HBr 가스의 유량은 식각 속도가 느리도록 각각 10sccm 미만, 바람직하게, 5∼10sccm 정도로 한다. Herein, the flow rate of nitrogen is 10-30 sccm, the flow rate of hydrogen is 60-160 sccm, and the flow rate of argon is about 300-500 sccm, and the flow rates of CF4, CHF3 and HBr gas are less than 10 sccm, respectively, so that the etching rate is slow. 5 to 10 sccm.
도 2e를 참조하면, 1차 식각된 반사방지막(25)에 대해 2차 식각을 진행하고, 이를 통해, 노출된 반사방지막 부분의 전부를 제거한다. 상기 2차 식각은 HBr과 과량의 CF4 가스를 이용하여 진행함으로써 식각속도를 빠르게 하고, 이를 통해, 나머지 반사방지막 부분이 전부 제거되도록 한다. 이때, 상기 2차 식각이 진행되는 동안, 1차 식각된 반사방지막 부분의 측벽에 증착된 폴리머(30)의 일부가 함께 식각된다. Referring to FIG. 2E, the second etch is performed on the first
여기서, 상기 HBr의 유량은 40∼80sccm 정도로 하고, 그리고, 상기 CF4의 유량은 30∼60sccm 정도로 하여 반사방지막(25)의 식각속도가 빠르게 되도록 한다. Here, the flow rate of the HBr is about 40 to 80 sccm, and the flow rate of the
도 2f를 참조하면, C4F8 가스와 CH2F2 가스를 이용한 플라즈마 식각을 진행해서 상기 반사방지막(25)이 식각되어 노출된 산화막 부분을 식각하고, 이를 통해, 랜딩플러그폴리(23)를 노출시키는 콘택홀(27)을 형성한다. Referring to FIG. 2F, a contact hole exposing the landing plug
여기서, 산화막 식각이 진행될 때, 종래에는 식각된 반사방지막 부분의 측벽 이 함께 식각되어 결과적으로 콘택홀의 상단 크기가 넓어지는 현상이 발생되는 반면, 본 발명에서는 식각된 반사방지막 부분의 측벽에 증착된 폴리머가 식각된 반사방지막 부분의 측벽에 대한 추가 식각을 차단하는 바, 종래와 같이 콘택홀의 상단 크기가 넓어지는 현상은 유발되지 않는다. Here, when the oxide film is etched, conventionally, sidewalls of the etched antireflection film portion are etched together, resulting in a phenomenon in which the top size of the contact hole is widened, whereas in the present invention, the polymer deposited on the sidewall of the etched antireflection film portion occurs. Blocks the additional etching of the sidewall of the etched anti-reflection film portion, the phenomenon that the top size of the contact hole is not widened as in the prior art.
따라서, 본 발명은 감광막패턴에서의 개구패턴의 크기와 후속의 식각 공정을 통해 얻어지는 실제 콘택홀의 상단 크기를 거의 동일하도록 할 수 있으며, 그래서, 노 바이어스 패턴을 형성할 수 있게 된다. Therefore, the present invention allows the size of the opening pattern in the photoresist pattern to be substantially the same as the top size of the actual contact hole obtained through the subsequent etching process, so that a no bias pattern can be formed.
이후, 도시하지는 않았으나, 잔류된 감광막패턴 및 반사방지막을 제거한 상태에서 콘택홀 내에 텅스텐막과 같은 도전막을 매립시켜 셀지역에서의 비트라인콘택의 형성을 완성한다. Subsequently, although not shown, a conductive film such as a tungsten film is embedded in the contact hole in the state where the remaining photoresist pattern and the anti-reflection film are removed to complete the formation of the bit line contact in the cell region.
이상에서와 같이, 본 발명은 비트라인콘택용 콘택홀을 형성함에 있어서 반사방지막을 이중 식각 공정으로 식각하여 식각된 반사방지막 부분의 측벽이 추가로 식각되는 것을 억제함으로써 상단부의 크기가 감광막패턴에서의 개구패턴과 동일한 크기를 갖는 콘택홀을 형성할 수 있으며, 이에 따라, 노 바이어스 패턴을 구현할 수 있다. As described above, according to the present invention, in forming the contact hole for the bit line contact, the anti-reflection film is etched by a double etching process to suppress the sidewalls of the etched anti-reflection film portion from being further etched, thereby reducing the size of the upper end portion in the photoresist pattern. A contact hole having the same size as that of the opening pattern may be formed, thereby implementing a no bias pattern.
따라서, 본 발명은 노 바이어스 식각의 구현이 가능하므로, 미세 패턴의 형성을 안정적으로 수행할 수 있는 바, 고집적 소자의 구현을 가능하게 할 수 있다. Therefore, since the present invention can implement a no-biased etching, it is possible to stably perform the formation of a fine pattern, it is possible to implement a highly integrated device.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050056287A KR20070000719A (en) | 2005-06-28 | 2005-06-28 | Method for forming bit line contact of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050056287A KR20070000719A (en) | 2005-06-28 | 2005-06-28 | Method for forming bit line contact of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070000719A true KR20070000719A (en) | 2007-01-03 |
Family
ID=37868474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050056287A KR20070000719A (en) | 2005-06-28 | 2005-06-28 | Method for forming bit line contact of semiconductor device |
Country Status (1)
| Country | Link |
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| KR (1) | KR20070000719A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7728375B2 (en) | 2007-07-23 | 2010-06-01 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of forming the same |
| KR101333306B1 (en) * | 2010-12-30 | 2013-11-27 | 글로벌파운드리즈 싱가포르 피티이. 엘티디. | Integrated circuit system with ultra-low k dielectric and method of manufacture thereof |
-
2005
- 2005-06-28 KR KR1020050056287A patent/KR20070000719A/en not_active Application Discontinuation
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|---|---|---|---|---|
| US7728375B2 (en) | 2007-07-23 | 2010-06-01 | Samsung Electronics Co., Ltd. | Semiconductor memory device and method of forming the same |
| KR101333306B1 (en) * | 2010-12-30 | 2013-11-27 | 글로벌파운드리즈 싱가포르 피티이. 엘티디. | Integrated circuit system with ultra-low k dielectric and method of manufacture thereof |
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