KR20050070883A - Method for fabricating silicide of semiconductor device - Google Patents
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Abstract
본 발명은 실리사이드를 형성하고자 하는 영역에 에피층을 형성하고 금속을 증착한 후 실리사이드를 형성하는 실리사이드 형성 방법에 관한 것이다.The present invention relates to a silicide forming method of forming an epi layer on a region where silicide is to be formed, depositing a metal, and then forming silicide.
본 발명의 반도체 소자의 실리사이드 형성 방법은 소정의 소자가 형성된 기판상에 게이트 및 소오스/드레인을 형성하는 단계; 상기 게이트 및 소오스/드레인상에서 에피층을 형성하는 단계; 상기 에피층에 실리사이드 형성 물질을 이온 주입하는 단계; 및 상기 기판을 열처리하여 실리사이드층을 형성하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.A method of forming a silicide of a semiconductor device of the present invention includes forming a gate and a source / drain on a substrate on which a predetermined device is formed; Forming an epitaxial layer on the gate and source / drain; Ion implanting a silicide forming material into the epi layer; And forming a silicide layer by heat-treating the substrate.
따라서, 본 발명의 반도체 소자의 실리사이드 형성 방법은 실리사이드를 형성할 영역에서 실리콘 에피층을 형성하고 이온 주입 공정으로 실리사이드 형성 물질을 에피층에 주입하여 실리사이드층을 형성함으로써, 실리사이드 형성으로 발생하는 실리콘의 소모를 방지하고, 이로 인해 기판을 보호하고 누설 전류를 방지하는 안정적인 소자를 구현하는 장점이 있다.Accordingly, the silicide formation method of the semiconductor device of the present invention forms a silicon epilayer in the region where silicide is to be formed, and forms a silicide layer by injecting a silicide forming material into the epi layer by an ion implantation process to form a silicide layer. There is an advantage in implementing a stable device that prevents consumption, thereby protecting the substrate and preventing leakage current.
Description
본 발명은 반도체 소자의 실리사이드 형성 방법에 관한 것으로, 보다 자세하게는 실리사이드를 형성하는 영역에 실리콘 에피층을 형성하고 실리사이드 형성 물질을 이온 주입한 후, 실리사이드 공정을 진행하는 실리사이드 형성 방법에 관한 것이다.The present invention relates to a method for forming a silicide of a semiconductor device, and more particularly, to a method for forming a silicide in which a silicon epitaxial layer is formed in a region forming a silicide, an ion implantation of a silicide forming material, and then a silicide process is performed.
실리사이드 공정은 트랜지스터 형성시 소오스/드레인, LDD(Lightly Doped Drain) 영역 형성 후에 소자의 소오스/드레인 확산 영역과 게이트 배선의 저항을 낮추기 위하여 8족의 금속 원소 또는 티타늄(Ti) 등의 재료를 증착한 후 열처리하고, 산화물 또는 질화물 위의 금속은 반응이 일어나지 않으므로 습식 식각을 통하여 소오스/드레인 및 게이트 상부를 제외한 영역의 금속을 제거하는 일련의 공정을 말한다.In the silicide process, after forming a source / drain and lightly doped drain (LDD) region during transistor formation, a material such as a group 8 metal element or titanium (Ti) is deposited to lower the resistance of the source / drain diffusion region and gate wiring of the device. After the heat treatment, the metal on the oxide or nitride is a series of processes to remove the metal in the region other than the source / drain and the gate top through wet etching because no reaction occurs.
특히 고속을 구현하여야 하는 로직 소자에서는 게이트 저항과 콘택의 저항 증가로 인하여 퍼포먼스 측면에서 큰 문제가 발생하는데 이는 구조적인 측면에서 첫째, 콘택 홀 크기를 작게 할 경우 콘택 저항값을 보증하지 못하며 이는 상호연결 상에서의 지연을 초래하며 소자 전체적으로 고속을 구현하지 못한다. 둘째, 기존의 확산 구조에서는 시트 저항이 크기 때문에 자연히 배선과의 콘택 저항도 크다. 이 또한 초고속을 구현하여야 하는 로직 소자에서는 치명적 장해 요인이다. 따라서 확산 시트 저항을 개선하여 콘택 저항을 감소시킬 수 있는 실리사이드 공정을 채택하게 된다.Particularly, in the logic device that needs to realize high speed, there is a big problem in performance due to the increase of the gate resistance and the resistance of the contact. In terms of structure, first, when the contact hole size is reduced, the contact resistance value is not guaranteed. It causes delay in phase and does not realize high speed as a whole. Second, since the sheet resistance is large in the conventional diffusion structure, the contact resistance with the wiring is also large. This is also a fatal obstacle for logic devices that require high speeds. Therefore, a silicide process that can reduce the contact resistance by improving the diffusion sheet resistance is adopted.
도 1a 내지 도 1d는 종래 기술에 따른 실리사이드 공정이 채택된 반도체 소자의 공정 단면도이다. MOSFET 소자의 폴리 게이트 전극과 소오스/드레인 영역에 실리사이드를 형성하여 소자의 동작 특성을 향상시키는 일반적인 기술이다.1A to 1D are cross-sectional views of a semiconductor device employing a silicide process according to the related art. It is a general technique to improve the operating characteristics of the device by forming silicide in the poly gate electrode and the source / drain region of the MOSFET device.
먼저, 도 1a에서 보는 바와 같이 반도체 기판(11)의 소자 격리 영역에 필드 산화 또는 STI(Shallow Trench Isolation, 이하 STI) 공정으로 소자 격리층(12)을 형성한다. 이와 같은 소자 격리층의 형성 공정으로 실제 소자가 형성될 활성 영역(Active Region)을 정의한다. 상기 활성 영역에 산화막, 폴리실리콘층을 형성하고 선택적으로 패터닝하여 게이트 산화막(13)과 게이트 전극(14)을 형성하며, 게이트 전극의 측면에 게이트 측벽(15)을 형성한다. 게이트 전극의 양측의 활성 영역 기판 하부에 불순물 이온을 주입하여 소오스/드레인 영역(16)을 형성한다.First, as shown in FIG. 1A, the device isolation layer 12 is formed in the device isolation region of the semiconductor substrate 11 by field oxidation or shallow trench isolation (STI). The process of forming the device isolation layer defines an active region in which an actual device is to be formed. An oxide film and a polysilicon layer are formed in the active region and selectively patterned to form a gate oxide film 13 and a gate electrode 14, and a gate sidewall 15 is formed on the side of the gate electrode. The source / drain regions 16 are formed by implanting impurity ions into the active region substrates on both sides of the gate electrode.
다음, 도 1b에서 보는 바와 같이 활성 영역에 이온 주입(17)을 실시하여 실리콘 계면을 비정질화시킨다.Next, as shown in FIG. 1B, ion implantation 17 is performed in the active region to amorphous the silicon interface.
다음, 도 1c에서 보는 바와 같이 구조물 전면에 실리사이드 형성 소오스(18)를 스퍼터링하여 증착한다. 여기서, 실리사이드 형성 소오스는 8족의 금속 원소(Ni, Co, Pt 등) 혹은 티타늄(Ti) 등의 재료가 이용된다.Next, as shown in FIG. 1C, the silicide forming source 18 is deposited by sputtering on the front surface of the structure. Here, the silicide forming source is made of a group 8 metal element (Ni, Co, Pt, etc.), or a material such as titanium (Ti).
다음, 도 1d에서 보는 바와 같이 열처리 공정으로 실리사이드층(19)을 형성하며, 소오스/드레인 및 게이트 상부를 제외한 영역을 습식식각하여 실리콘 이온과 반응되지 않은 실리사이드 형성 소오스를 제거한다.Next, as shown in FIG. 1D, the silicide layer 19 is formed by a heat treatment process, and the silicide forming source that is not reacted with silicon ions is removed by wet etching regions except for the source / drain and the gate top.
그러나, 상기와 같은 종래의 실리사이드 형성 방법에서는 실리사이드 공정시 기판의 실리콘이 실리사이드층으로 확산하여 나가기 때문에 기판에 많은 공공(vacancy)을 형성하고, 상기 공공은 도펀트의 확산을 야기시켜 실리콘 기판의 디플리션(depletion)을 일으키고, 이러한 디플리션은 접합 누설 전류를 초래하고, 콘택 저항을 높이는 효과를 초래하는 문제점이 있다.However, in the conventional silicide formation method as described above, since silicon in the substrate diffuses into the silicide layer during the silicide process, many vacancies are formed in the substrate, and the vacancies cause diffusion of dopants, thereby causing diplin of the silicon substrate. There is a problem of causing depletion, and such depletion results in a junction leakage current and an effect of increasing contact resistance.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 실리사이드를 형성할 영역에서 실리콘 에피층을 형성하고 이온 주입 공정으로 실리사이드 형성 물질을 에피층에 주입하여 실리사이드층을 형성함으로써, 실리사이드 형성으로 발생하는 실리콘의 소모를 방지하고, 이로 인해 기판을 보호하고 누설 전류를 방지하는 안정적인 소자를 구현하는 제조 방법을 제공함에 본 발명의 목적이 있다. Accordingly, the present invention is to solve the problems of the prior art as described above, by forming a silicon epilayer in the region to form the silicide and by injecting a silicide forming material into the epi layer by the ion implantation process to form a silicide layer, It is an object of the present invention to provide a manufacturing method for preventing the consumption of silicon caused by the formation, thereby realizing a stable device that protects the substrate and prevents leakage current.
본 발명의 상기 목적은 소정의 소자가 형성된 기판상에 게이트 및 소오스/드레인을 형성하는 단계; 상기 게이트 및 소오스/드레인상에서 에피층을 형성하는 단계; 상기 에피층에 실리사이드 형성 물질을 이온 주입하는 단계; 및 상기 기판을 열처리하여 실리사이드층을 형성하는 단계를 포함하여 이루어진 반도체 소자의 실리사이드 형성 방법에 의해 달성된다.The object of the present invention is to form a gate and a source / drain on a substrate on which a predetermined element is formed; Forming an epitaxial layer on the gate and source / drain; Ion implanting a silicide forming material into the epi layer; And forming a silicide layer by heat-treating the substrate to achieve the silicide formation method of the semiconductor device.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 2a 내지 도 2d는 본 발명에 의한 실리사이드 형성 방법에 관한 공정 단면도이다.2A to 2D are cross sectional views of a silicide forming method according to the present invention.
먼저, 도 2a는 소정의 소자가 형성된 기판상에 게이트 및 소오스/드레인을 형성하는 단계이다. 도에서 보는 바와 같이 소정의 소자가 형성된 기판(21)상에 트렌치를 형성하고, 상기 트렌치를 절연체로 충진함으로써 소자분리막(22)을 형성한다. 이어서, 패드 산화막 및 폴리 실리콘을 형성한 후 폴리 실리콘을 식각함으로써 폴리 게이트(23)를 형성한다. 이어서, 상기 게이트가 형성된 기판상에 질화막을 증착한 후 전면 식각으로 식각하여 게이트 측벽(24)을 형성하고, 불순물 이온 주입 공정으로 소오스/드레인(25)을 형성한다. 이어서, 상기 패드 산화막을 식각하여 게이트 절연막(26)을 형성한다.First, FIG. 2A is a step of forming a gate and a source / drain on a substrate on which a predetermined element is formed. As shown in the figure, a trench is formed on the substrate 21 on which the predetermined element is formed, and the device isolation film 22 is formed by filling the trench with an insulator. Subsequently, after the pad oxide film and the polysilicon are formed, the poly gate 23 is formed by etching the polysilicon. Subsequently, the nitride layer is deposited on the substrate on which the gate is formed, and then, the gate sidewall 24 is formed by etching the entire surface, and the source / drain 25 is formed by an impurity ion implantation process. Subsequently, the pad oxide layer is etched to form a gate insulating layer 26.
다음, 도 2b는 상기 게이트 및 소오스/드레인상에서 에피층을 형성하는 단계이다. 도에서 보는 바와 같이 실리사이드가 형성되어야 할 영역에서 에피층(27)이 에피텍셜 성장으로 형성된다. 이는 상기 실리사이드가 형성될 영영의 표면이 외부로 노출되어 있기 때문에 가능하다. 즉, 실리사이드를 형성하는 영역 이외의 영역은 산화물 또는 질화물과 같은 절연막으로 보호되고 있기 때문에 에피텍셜 성장이 일어나지 않아 에피층이 형성되지 않는다.Next, FIG. 2B is a step of forming an epitaxial layer on the gate and the source / drain. As shown in the figure, an epitaxial layer 27 is formed by epitaxial growth in a region where silicide is to be formed. This is possible because the surface of the spirit on which the silicide is to be formed is exposed to the outside. That is, since regions other than the region forming the silicide are protected by an insulating film such as oxide or nitride, epitaxial growth does not occur and no epitaxial layer is formed.
다음, 도 2c는 상기 에피층에 실리사이드 형성 물질을 이온 주입하는 단계이다. 도에서 보는 바와 같이 상기 형성된 에피층에 실리사이드화 공정에 필요한 실리사이드 형성 물질을 이온 주입(28)한다. 즉 Co, Ni, W, Pt 및 Ti 등과 같은 실리사이드 형성 물질을 20 내지 500keV의 에너지로 1.0E12 내지 1.0E20의 이온 농도로 상기 에피층에 이온 주입한다.Next, FIG. 2C is a step of ion implanting a silicide forming material into the epi layer. As shown in FIG. 1, the silicide forming material necessary for the silicide formation process is ion implanted into the epi layer formed. That is, silicide forming materials such as Co, Ni, W, Pt, and Ti are ion implanted into the epi layer at an ion concentration of 1.0E12 to 1.0E20 at an energy of 20 to 500 keV.
다음, 도 2d는 상기 기판을 열처리하여 실리사이드층을 형성하는 단계이다. 도에서 보는 바와 같이 실리사이드 형성 물질이 이온 주입된 에피층을 열처리하여 실리사이드층(29)을 형성한다. 그리고 실리사이드화되지 않고 표면에 노출된 실리사이드 형성 물질은 스트립(strip) 공정으로 제거한다.Next, FIG. 2D is a step of forming a silicide layer by heat treating the substrate. As shown in FIG. 2, the epilayer into which the silicide forming material is ion-implanted is thermally treated to form the silicide layer 29. And the silicide forming material exposed to the surface without being silicided is removed by a strip process.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.
따라서, 본 발명의 반도체 소자의 실리사이드 형성 방법은 실리사이드를 형성할 영역에서 실리콘 에피층을 형성하고 이온 주입 공정으로 실리사이드 형성 물질을 에피층에 주입하여 실리사이드층을 형성함으로써, 실리사이드 형성으로 발생하는 실리콘의 소모를 방지하고, 이로 인해 기판을 보호하고 누설 전류를 방지하는 안정적인 소자를 구현할 수 있는 효과가 있다.Accordingly, the silicide formation method of the semiconductor device of the present invention forms a silicon epilayer in the region where silicide is to be formed, and forms a silicide layer by injecting a silicide forming material into the epi layer by an ion implantation process to form a silicide layer. This prevents consumption, thereby protecting the substrate and providing a stable device that prevents leakage current.
도 1a 내지 도 1d는 종래기술에 의한 실리사이드 형성 방법의 공정 단면도.1A to 1D are cross-sectional views of a silicide forming method according to the prior art.
도 2a 내지 도 2d는 본 발명에 의한 실리사이드 형성 방법의 공정 단면도.2A to 2D are cross-sectional views of a silicide forming method according to the present invention.
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