KR20050059926A - Method of forming a contact plug in a flash memory devices - Google Patents
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Abstract
본 발명은 플래쉬 메모리소자의 콘택 플러그 형성방법에 관한 것으로, 본 발명의 사상은 반도체 기판에 터널 산화막, 플로팅 게이트 전극용 제1 폴리 실리콘막, ONO막, 콘트롤 게이트 전극용 제2 폴리 실리콘막 및 금속 실리사이드막을 순차적으로 형성하는 단계, 상기 결과물 상에 제1 포토레지스트 패턴을 형성하여 이를 식각 마스크로 식각하여 플로팅 게이트전극 패턴, 콘트롤 게이트 전극 패턴 및 상기 제1 폴리 실리콘막을 노출하는 제1 콘택홀을 형성하는 단계, 상기 결과물에 질화막 및 층간 절연막을 순차적으로 형성하는 단계, 상기 결과물 상에 제2 포토레지스트 패턴을 형성하고 이를 식각 마스크로 상기 층간 절연막, 질화막, 금속 실리사이드막의 소정 영역을 식각하여 상기 금속 실리사이드막을 노출하는 제2 콘택홀을 형성하는 단계 및 상기 형성된 제1 콘택홀 및 제2 콘택홀을 매립하여 상기 제1 , 제2 폴리 실리콘막 및 금속실리사이드막을 동시에 노출하는 콘택 플러그를 형성하는 단계를 포함한다. The present invention relates to a method of forming a contact plug of a flash memory device, and the idea of the present invention is to provide a tunnel oxide film, a first polysilicon film for a floating gate electrode, an ONO film, a second polysilicon film for a control gate electrode, and a metal on a semiconductor substrate. Sequentially forming a silicide layer, and forming a first photoresist pattern on the resultant and etching the same by using an etching mask to form a first contact hole exposing the floating gate electrode pattern, the control gate electrode pattern, and the first polysilicon layer. And sequentially forming a nitride film and an interlayer insulating film on the resultant, forming a second photoresist pattern on the resultant, and etching a predetermined region of the interlayer insulating film, the nitride film, and the metal silicide film using an etching mask. Forming a second contact hole exposing the film and the mold Filling a first contact hole and a second contact hole, and forming a contact plug that simultaneously exposes the first and second polysilicon layers and the metal silicide layer.
Description
본 발명은 반도체 소자의 콘택 플러그 형성방법에 관한 것으로, 더욱 상세하게는 플래쉬 메모리소자의 콘택 플러그 형성방법에 관한 것이다. The present invention relates to a method of forming a contact plug of a semiconductor device, and more particularly to a method of forming a contact plug of a flash memory device.
도 1 내지 도 3은 종래 기술에 따른 플래쉬 메모리 소자의 콘택 플러그 형성방법을 설명하기 위한 단면도들이고, 이를 참조하여 설명하면 다음과 같다. 1 to 3 are cross-sectional views for describing a method for forming a contact plug of a flash memory device according to the prior art, which will be described below with reference to the drawings.
도 1을 참조하면, 반도체 기판(10) 상에 터널 산화막(12), 플로팅 게이트 전극용 제1 폴리 실리콘막(14), ONO막(16), 콘트롤 게이트 전극용 제2 폴리 실리콘막(18) 및 텅스텐 실리사이드막(20)을 순차적으로 형성한다. 이 결과물을 패터닝하여 플로팅 게이트 전극 패턴, 콘트롤 게이트 전극 패턴을 각각 형성한다. 상기 형성된 상기 게이트 전극 패턴 상에 제1 포토레지스트 패턴(미도시)을 형성한 후 이를 식각 마스크로 텅스텐 실리사이드막(20), 제2 폴리 실리콘막(18) 및 ONO막(16)을 식각하여 제1 폴리 실리콘막(14)을 노출하는 제1 콘택홀(CH1)을 형성한다. 상기 형성된 제1 포토레지스트 패턴(미도시)을 제거한다. Referring to FIG. 1, a tunnel oxide film 12, a first polysilicon film 14 for a floating gate electrode 14, an ONO film 16, and a second polysilicon film 18 for a control gate electrode are formed on a semiconductor substrate 10. And tungsten silicide film 20 are sequentially formed. This resultant is patterned to form a floating gate electrode pattern and a control gate electrode pattern, respectively. After forming a first photoresist pattern (not shown) on the formed gate electrode pattern, the tungsten silicide layer 20, the second polysilicon layer 18, and the ONO layer 16 are etched using the etching mask. A first contact hole CH1 exposing the first polysilicon film 14 is formed. The formed first photoresist pattern (not shown) is removed.
도 2를 참조하면, 상기 결과물의 게이트 전극 패턴의 측벽에 각각에 스페이서(22)를 형성하고, 상기 결과물 전면에 인접한 도전물질과의 절연층인 질화막(24)을 형성한다. Referring to FIG. 2, spacers 22 are formed on each sidewall of the gate electrode pattern of the resultant, and a nitride layer 24, which is an insulating layer with a conductive material adjacent to the entire surface of the resultant, is formed.
도 3을 참조하면, 상기 결과물 전면에 층간 절연막(26)을 형성하고, 상기 층간 절연막(26)의 소정 영역에 제2 포토레지스트 패턴(미도시)을 형성하고, 이를 식각마스크로 층간 절연막(26), 질화막(24) 및 텅스텐 실리사이드막(20)의 소정 두께를 식각하여, 제2 콘택홀(미도시)을 형성한다. 이 제2 콘택홀(미도시)에 텅스텐과 같은 도전물질을 매립하여 콘택 플러그(28)를 형성한다. Referring to FIG. 3, an interlayer insulating layer 26 is formed on the entire surface of the resultant, a second photoresist pattern (not shown) is formed on a predetermined region of the interlayer insulating layer 26, and the interlayer insulating layer 26 is formed as an etching mask. ), A predetermined thickness of the nitride film 24 and the tungsten silicide film 20 is etched to form a second contact hole (not shown). A contact plug 28 is formed by filling a conductive material such as tungsten in the second contact hole (not shown).
이 콘택 플러그(28)는 제1 및 제2 텅스텐 실리사이드막과 동시에 접촉되도록 형성된다. The contact plug 28 is formed to be in contact with the first and second tungsten silicide films simultaneously.
이 콘택 플러그(28)를 정의하는 콘택홀은, 제1 콘택홀을 정의하는 제1 포토레지스트 패턴 형성, 이 패턴을 통한 식각 공정, 제2 콘택홀을 정의하는 제2 포토레지스트 패턴 형성, 이 패턴을 통한 식각 공정등 4번의 공정을 통해서 형성된다. The contact hole defining the contact plug 28 includes: forming a first photoresist pattern defining a first contact hole, an etching process through the pattern, forming a second photoresist pattern defining a second contact hole, and the pattern It is formed through 4 processes such as etching process through.
그러나 상기와 같은 다수의 공정단계의 추가로 인해, 콘택 플러그 형성에 대한 공정시간이 증가하게 되어, 원가 상승의 원인이 되는 문제점이 있다. However, due to the addition of a plurality of process steps as described above, there is a problem that the process time for forming a contact plug increases, causing a cost increase.
상술한 문제점을 해결하기 위한 본 발명의 목적은 플래쉬 메모리소자의 콘택 플러그를 형성함에 있어서, 공정 단계 수를 줄여 콘택 플러그 형성에 대한 공정시간을 감소시키는 플래쉬 메모리소자의 콘택 플러그 형성 방법을 제공함에 있다. SUMMARY OF THE INVENTION An object of the present invention is to provide a method of forming a contact plug of a flash memory device in which a process plug for forming a contact plug is reduced by reducing the number of process steps in forming a contact plug of a flash memory device. .
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판에 터널 산화막, 플로팅 게이트 전극용 제1 폴리 실리콘막, ONO막, 콘트롤 게이트 전극용 제2 폴리 실리콘막 및 금속 실리사이드막을 순차적으로 형성하는 단계, 상기 결과물 상에 제1 포토레지스트 패턴을 형성하여 이를 식각 마스크로 식각하여 플로팅 게이트전극 패턴, 콘트롤 게이트 전극 패턴 및 상기 제1 폴리 실리콘막을 노출하는 제1 콘택홀을 형성하는 단계, 상기 결과물에 질화막 및 층간 절연막을 순차적으로 형성하는 단계, 상기 결과물 상에 제2 포토레지스트 패턴을 형성하고 이를 식각 마스크로 상기 층간 절연막, 질화막, 금속 실리사이드막의 소정 영역을 식각하여 상기 금속 실리사이드막을 노출하는 제2 콘택홀을 형성하는 단계 및 상기 형성된 제1 콘택홀 및 제2 콘택홀을 매립하여 상기 제1 , 제2 폴리 실리콘막 및 금속실리사이드막을 동시에 노출하는 콘택 플러그를 형성하는 단계를 포함한다. According to an aspect of the present invention, a tunnel oxide film, a first polysilicon film for a floating gate electrode, an ONO film, a second polysilicon film for a control gate electrode, and a metal silicide film are sequentially formed on a semiconductor substrate. Forming a first photoresist pattern on the resultant and etching the same with an etch mask to form a first contact hole exposing the floating gate electrode pattern, the control gate electrode pattern and the first polysilicon layer; Sequentially forming an interlayer insulating layer; forming a second photoresist pattern on the resultant, and etching a predetermined region of the interlayer insulating layer, nitride layer, and metal silicide layer using an etch mask to expose the second silicide layer; Forming and filling the formed first and second contact holes. And forming the first and second contact plug exposed second polysilicon film and a metal silicide film at the same time.
상기 금속 실리사이드막은 텅스텐 실리사이드막인 것이 바람직하다. It is preferable that the said metal silicide film is a tungsten silicide film.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, but the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. In addition, when a film is described as being on or in contact with another film or semiconductor substrate, the film may be in direct contact with the other film or semiconductor substrate, or a third film is interposed therebetween. It may be done.
도 4 내지 도 7은 본 발명에 따른 플래쉬 메모리소자의 콘택 플러그 형성방법을 설명하기 위한 단면도들이다. 4 to 7 are cross-sectional views illustrating a method for forming a contact plug of a flash memory device according to the present invention.
도 4를 참조하면, 반도체 기판(30) 상에 터널 산화막(32), 플로팅 게이트 전극용 제1 폴리 실리콘막(34), ONO막(36), 콘트롤 게이트 전극용 제2 폴리 실리콘막(38) 및 텅스텐 실리사이드막(40)을 순차적으로 형성한다. Referring to FIG. 4, the tunnel oxide film 32, the first polysilicon film 34 for the floating gate electrode 34, the ONO film 36, and the second polysilicon film 38 for the control gate electrode are formed on the semiconductor substrate 30. And tungsten silicide film 40 are sequentially formed.
상기 텅스텐 실리사이드막(40)의 소정 영역에 제3 포토레지스트 패턴(미도시)을 형성한 후 이를 식각 마스크로 플로팅 게이트 전극 패턴, 콘트롤 게이트 전극 패턴, 제1 콘택홀(CH2)을 각각 형성한다. After forming a third photoresist pattern (not shown) in a predetermined region of the tungsten silicide layer 40, a floating gate electrode pattern, a control gate electrode pattern, and a first contact hole CH2 are formed using an etching mask.
상기 제3 포토레지스트 패턴(미도시)은 게이트 전극 패턴 정의뿐만 아니라 하부에 형성된 제1 및 제2 폴리 실리콘막(34, 38)을 노출하는 콘택홀 정의를 위해 형성한다. The third photoresist pattern (not shown) is formed not only to define the gate electrode pattern, but also to define contact holes exposing the first and second polysilicon layers 34 and 38 formed thereunder.
즉, 제3 포토레지스트 패턴은 게이트 전극 패턴용 포토레지스트 패턴을 형성한 후 이 패턴에 콘택홀용 포토레지스트 패턴이 형성되도록 함으로써 형성된다. That is, the third photoresist pattern is formed by forming a photoresist pattern for the gate electrode pattern and then forming a contact hole photoresist pattern in the pattern.
따라서 상기 형성된 제3 포토레지스트 패턴을 식각마스크로 텅스텐 실리사이드막(40), 제2 폴리 실리콘막(38), ONO막(36), 제1 폴리 실리콘막(34), 터널 산화막(32)을 순차적으로 식각하여, 게이트 전극 패턴 및 제1 콘택홀(CH2)을 형성한다. 이어서, 상기 제3 포토레지스트 패턴(미도시)을 제거한다. Accordingly, the formed third photoresist pattern may be sequentially formed of a tungsten silicide layer 40, a second polysilicon layer 38, an ONO layer 36, a first polysilicon layer 34, and a tunnel oxide layer 32. Etching to form a gate electrode pattern and a first contact hole (CH2). Subsequently, the third photoresist pattern (not shown) is removed.
도 5를 참조하면, 상기 형성된 게이트 전극 패턴의 측벽에 스페이서(42)를 형성하고, 상기 결과물의 벽면을 따라, 인접한 도전물질과의 절연층인 질화막(44)을 형성하고, 상기 질화막(44)이 형성된 결과물 전면에 층간 절연막(46)을 형성한다. Referring to FIG. 5, a spacer 42 is formed on sidewalls of the formed gate electrode pattern, and a nitride film 44, which is an insulating layer with an adjacent conductive material, is formed along the wall surface of the resultant product, and the nitride film 44 is formed. The interlayer insulating film 46 is formed on the entire formed product.
도 6을 참조하면, 상기 형성된 층간 절연막(40)상에 텅스텐 실리사이드막을 노출하기 위한 제2 콘택홀을 정의하는 제4 포토레지스트 패턴(미도시)을 형성한다. 이어서, 상기 패턴을 식각 마스크로 층간 절연막(46), 질화막(44) 및 텅스텐 실리사이드막(40)의 소정 깊이를 식각하여 텅스텐 실리사이드막(40)을 노출하는 제4 콘택홀(CH3)을 형성한다. 상기 제4 콘택홀(CH3)을 정의하는 식각 공정은 텅스텐 실리사이드막 상부에 형성된 층간 절연막(46) 및 질화막(44)의 식각뿐만 아니라 제4 콘택홀 내부에 형성된 층간 절연막(46) 및 질화막(44)의 식각도 수행된다. Referring to FIG. 6, a fourth photoresist pattern (not shown) defining a second contact hole for exposing a tungsten silicide layer is formed on the formed interlayer insulating layer 40. Next, the fourth contact hole CH3 exposing the tungsten silicide layer 40 is formed by etching a predetermined depth of the interlayer insulating layer 46, the nitride layer 44, and the tungsten silicide layer 40 using the pattern as an etching mask. . The etching process for defining the fourth contact hole CH3 may include not only etching of the interlayer insulating layer 46 and the nitride layer 44 formed on the tungsten silicide layer, but also interlayer insulating layer 46 and nitride layer 44 formed in the fourth contact hole. ) Etching is also performed.
이때, 상기 제4 콘택홀의 저면 및 측벽 일부에는 상기 질화막(44)이 잔존하게 되는 데, 이는 H3PO4 와 NH4OH를 이용한 식각액을 통한 식각공정을 수행하여 제거하게 된다. 또한, 상기 잔존한 질화막의 제거공정시 제4 포토레지스트 패턴(미도시)도 함께 제거된다.In this case, the nitride layer 44 remains on portions of the bottom and sidewalls of the fourth contact hole, which are removed by performing an etching process using an etchant using H 3 PO 4 and NH 4 OH. In addition, a fourth photoresist pattern (not shown) is also removed during the removal of the remaining nitride film.
도 7을 참조하면, 상기 형성된 제4 콘택홀(CH3)에 텅스텐과 같은 도전물질을 형성하여 콘택 플러그(48)의 형성을 완료한다. Referring to FIG. 7, a conductive material such as tungsten is formed in the formed fourth contact hole CH3 to complete formation of the contact plug 48.
본 발명에 의하면, 플래쉬 메모리소자의 게이트 전극 형성방법에 있어서, 상기 게이트 전극 식각공정시 제1 콘택홀 형성공정을 동시에 수행함으로써, 제1 콘택홀 정의를 위한 포토레지스트 패턴 형성 및 이 패턴을 통한 식각공정은 생략되므로, 공정단계가 축소된다. According to the present invention, in the method of forming a gate electrode of a flash memory device, by simultaneously performing a first contact hole forming process during the gate electrode etching process, forming a photoresist pattern for defining a first contact hole and etching through the pattern Since the process is omitted, the process step is reduced.
이상에서 살펴본 바와 같이 본 발명에 의하면, 본 발명에 의하면, 플래쉬 메모리소자의 게이트 전극 형성방법에 있어서, 상기 게이트 전극 식각공정시 제1 콘택홀 형성공정을 동시에 수행함으로써, 제1 콘택홀 정의를 위한 포토레지스트 패턴 형성 및 이 패턴을 통한 식각공정은 생략되므로, 공정단계가 축소되어, 콘택 플러그 형성에 대한 공정시간을 감소되는 효과가 있다. As described above, according to the present invention, according to the present invention, in the method of forming a gate electrode of a flash memory device, by simultaneously performing a first contact hole forming process during the gate electrode etching process, Since the photoresist pattern formation and the etching process through the pattern are omitted, the process step is reduced, thereby reducing the process time for forming the contact plug.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.Although the present invention has been described in detail only with respect to specific embodiments, it is apparent to those skilled in the art that modifications or changes can be made within the scope of the technical idea of the present invention, and such modifications or changes belong to the claims of the present invention. something to do.
도 1 내지 도 3은 종래 기술에 따른 플래쉬 메모리소자의 콘택 플러그 형성방법을 설명하기 위한 단면도들이고, 1 to 3 are cross-sectional views illustrating a method for forming a contact plug of a flash memory device according to the prior art;
도 4 내지 도 7은 본 발명에 따른 플래쉬 메모리소자의 콘택 플러그 형성방법을 설명하기 위한 단면도들이다. 4 to 7 are cross-sectional views illustrating a method for forming a contact plug of a flash memory device according to the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
30: 반도체 기판 32: 터널 산화막30 semiconductor substrate 32 tunnel oxide film
34: 제1 폴리 실리콘막 36: ONO막34: first polysilicon film 36: ONO film
38: 제2 폴리 실리콘막 40: 텅스텐 실리사이드막 38: second polysilicon film 40: tungsten silicide film
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| Date | Code | Title | Description |
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |