KR20030091533A - MOS transistor having source/drain of triangle-type impurity doping profile and fabrication method thereof - Google Patents
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Abstract
Description
본 발명은 집적회로 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 모스 트랜지스터 및 그 제조방법에 관한 것이다.The present invention relates to an integrated circuit semiconductor device and a method for manufacturing the same, and more particularly to a MOS transistor and a method for manufacturing the same.
집적회로 반도체 소자의 집적도가 높아짐에 따라 최소 선폭의 크기는 해마다 감소되고 있다. 이에 따라, 모스 트랜지스터의 채널 길이(channel length) 및 폭(width)도 점차 감소되어 단채널 효과(short channel effect) 및 단폭효과(narrow width effect)가 발생한다. 따라서, 상기 단채널 효과 및 단폭 효과를 어떻게 감소시키며 제어할 것인가가 집적회로 반도체 소자 구현의 가장 큰 열쇠가 되고 있다.As the degree of integration of integrated circuit semiconductor devices increases, the minimum line width decreases year by year. As a result, the channel length and width of the MOS transistor are gradually reduced to generate a short channel effect and a narrow width effect. Therefore, how to reduce and control the short channel effect and the short width effect is the key to implementing an integrated circuit semiconductor device.
상기 단채널 효과를 감소시키기 위해 여러 가지 방식의 접근들이 이루어지고있다. 그 중에서 모스 트랜지스터의 소오스 및 드레인을 어떤 구조 및 어떠한 방법으로 형성할 것인가에 대한 연구도 다양한 방식으로 이루어지고 있다.Various approaches are taken to reduce the short channel effect. Among them, studies on how and how to form the source and the drain of the MOS transistor have been made in various ways.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상기 단채널효과를 억제할 수 있는 모스 트랜지스터를 제공하는 데 있다.Accordingly, it is an object of the present invention to provide a MOS transistor capable of suppressing the short channel effect.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상기 모스 트랜지스터의 신규한 제조방법을 제공하는 데 있다.In addition, another technical problem to be achieved by the present invention is to provide a novel manufacturing method of the MOS transistor.
도 1 내지 도 8은 본 발명에 의한 모스 트랜지스터의 제조방법을 설명하기 위하여 도시한 단면도들이다.1 to 8 are cross-sectional views illustrating a method of manufacturing a MOS transistor according to the present invention.
상기 기술적 과제를 달성하기 위하여, 본 발명의 모스 트랜지스터는 기판 상에 형성된 게이트 스택 패턴과, 상기 게이트 스택 패턴의 양측벽에 얼라인되어 상기 기판 내에 형성되고, 불순물 이온의 도핑 프로파일이 게이트 스택 패턴의 양측벽으로부터 점점 깊어지는 삼각형 형태를 갖는 소오스/드레인을 구비한다.In order to achieve the above technical problem, the MOS transistor of the present invention is formed in the substrate by aligning the gate stack pattern formed on the substrate and both side walls of the gate stack pattern, and the doping profile of the impurity ions is formed in the gate stack pattern. Source / drain having a triangular shape that gradually deepens from both side walls.
상기 게이트 스택 패턴의 양측벽 상의 하부 부분에는 상기 게이트 스택 패턴의 양측벽으로부터 두께가 점점 작아지는 산화막 패턴이 형성되어 있을 수 있다. 상기 게이트 스택 패턴의 양측벽 상의 상부 부분에는 질화막 스페이서가 형성되어 있을 수 있다.An oxide layer pattern may be formed in lower portions on both sidewalls of the gate stack pattern from both sidewalls of the gate stack pattern. Nitride layer spacers may be formed on upper portions of both sidewalls of the gate stack pattern.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명의 모스 트랜지스터의 제조방법은 반도체 기판 상에 게이트 스택 패턴을 형성한 후 상기 게이트 스택 패턴을 감싸는 제1 산화막을 형성한다. 상기 게이트 스택 패턴의 양측벽의 제1 산화막 상에 제1 질화막 스페이서를 형성한 후, 상기 기판 및 상기 게이트 스택 패턴의 표면 상에 제2 산화막을 형성하되 상기 게이트 스택 패턴의 양측벽의 상부의 제1 질화막 스페이서는 노출시킨다. 상기 노출된 제1 질화막 스페이서 및 제1 산화막 상에 제2 질화막 스페이서를 형성한 후, 상기 제2 질화막 스페이서 하부의 제2 산화막을 식각하여 상기 게이트 스택 패턴의 양측벽에서부터의 두께가 점점 얇아지는 제2 산화막 패턴을 형성한다. 상기 제2 질화막 스페이서를 제거한 후 상기 제2 산화막 패턴을 통하여 상기 기판에 불순물을 이온주입하여 상기 게이트 스택 패턴의 양측벽으로부터 불순물 이온의 도핑 프로파일이 점점 깊어지는 삼각형 형태의 소오스/드레인을 형성한다. 상기 제2 산화막 패턴 상의 게이트 스택 패턴의 양측벽에 제3 질화막 스페이서를 형성한다.In order to achieve the above technical problem, in the method of manufacturing the MOS transistor of the present invention, after forming a gate stack pattern on a semiconductor substrate, a first oxide film surrounding the gate stack pattern is formed. After forming a first nitride film spacer on the first oxide film on the both side walls of the gate stack pattern, and forming a second oxide film on the surface of the substrate and the gate stack pattern, the second oxide film on the upper side of both side walls of the gate stack pattern 1 The nitride film spacer is exposed. After forming the second nitride film spacer on the exposed first nitride film spacer and the first oxide film, the second oxide film under the second nitride film spacer is etched to become thinner from both side walls of the gate stack pattern 2 An oxide film pattern is formed. After removing the second nitride layer spacer, impurities are implanted into the substrate through the second oxide layer pattern to form a triangular source / drain in which a doping profile of impurity ions deepens from both sidewalls of the gate stack pattern. Third nitride film spacers are formed on both sidewalls of the gate stack pattern on the second oxide film pattern.
상기 게이트 스택 패턴을 형성한 후 상기 게이트 스택 패턴에 얼라인되도록 LDD(lightly doped drain) 이온주입을 실시할 수 있다. 상기 제2 산화막의 식각은 습식 식각 방법을 이용하여 수행할 수 있다. 상기 불순물 이온의 도핑 프로파일은 제2 산화막의 식각에 따른 두께에 의해 조절될 수 있다. 상기 제2 질화막 스페이서 제거시 상기 게이트 스택 패턴의 양측벽 상의 제1 질화막 스페이서도 일부 식각될 수 있다.After the gate stack pattern is formed, lightly doped drain (LDD) ion implantation may be performed to align the gate stack pattern. The etching of the second oxide layer may be performed using a wet etching method. The doping profile of the impurity ions may be controlled by the thickness according to the etching of the second oxide layer. When the second nitride layer spacer is removed, some of the first nitride layer spacers on both sidewalls of the gate stack pattern may be etched.
이상과 같이 본 발명의 모스 트랜지스터는 소오스/드레인을 삼각형 형태를 하여 단채널 효과를 감소시킬 뿐만 아니라 오프 상태의 누설전류를 감소시켜 문턱 전압을 낮출 수 있다.As described above, the MOS transistor of the present invention may reduce the short-circuit effect by reducing the source / drain triangle shape and reduce the leakage current in the off state to lower the threshold voltage.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention; However, embodiments of the present invention illustrated below may be modified in various other forms, and the scope of the present invention is not limited to the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. In the drawings, the size or thickness of films or regions is exaggerated for clarity. In addition, when a film is described as "on" another film or substrate, the film may be directly on top of the other film, and a third other film may be interposed therebetween.
먼저, 도 8을 참조하여 본 발명에 의한 모스 트랜지스터를 설명한다.First, a MOS transistor according to the present invention will be described with reference to FIG. 8.
구체적으로, 본 발명에 의한 모스 트랜지스터는 기판(11) 상에 게이트 스택 패턴(21)이 형성되어 있다. 상기 게이트 스택 패턴(21)은 게이트 절연막(13), 게이트 전극(15,17) 및 캡핑막(19)으로 구성한다. 상기 게이트 절연막(13)은 산화막으로 구성하며, 상기 게이트 전극(15,17)은 폴리실리콘막(15)과 금속막(17), 예컨대 텅스텐 실리사이드막으로 구성하며, 상기 캡핑막(19)은 질화막으로 구성한다.Specifically, in the MOS transistor according to the present invention, the gate stack pattern 21 is formed on the substrate 11. The gate stack pattern 21 includes a gate insulating layer 13, gate electrodes 15 and 17, and a capping layer 19. The gate insulating film 13 is formed of an oxide film, and the gate electrodes 15 and 17 are formed of a polysilicon film 15 and a metal film 17, for example, a tungsten silicide film, and the capping film 19 is formed of a nitride film. Consists of.
상기 게이트 스택 패턴(21)을 둘러싸면서 상기 기판(11) 상에는 제1 산화막(25)이 형성되어 있다. 상기 게이트 스택 패턴의 양측벽 상의 하부 부분에는 질화막 스페이서(27a)를 게재하여 제2 산화막 패턴(29a)이 형성되어 있다. 상기 제2 산화막 패턴(29a)은 상기 게이트 스택 패턴(21)의 양측벽에서 거리가 멀어질수록 두께가 얇은 형태로 구성된다. 상기 제2 산화막 패턴(29a) 상의 상기 게이트 스택 패턴(21)의 양측벽에도 질화막 스페이서(29)가 형성되어 있다.A first oxide layer 25 is formed on the substrate 11 while surrounding the gate stack pattern 21. A second oxide film pattern 29a is formed by placing a nitride film spacer 27a on lower portions of both sidewalls of the gate stack pattern. The second oxide layer pattern 29a has a thinner thickness as the distance from both side walls of the gate stack pattern 21 increases. Nitride layer spacers 29 are formed on both sidewalls of the gate stack pattern 21 on the second oxide layer pattern 29a.
또한, 상기 게이트 스택 패턴(21)의 양측벽에 얼라인되어 상기 기판(11) 내에 불순물 이온의 도핑 프로파일이 게이트 스택 패턴(21)의 양측벽으로부터 점점깊어지는 삼각형 형태를 갖는 소오스/드레인(33)을 구비한다. 이렇게 소오스/드레인(33)이 삼각형 형태를 갖게 되면 모스 트랜지스터의 단채널 효과를 감소시킬 수 있다. 더하여, 모스 트랜지스터의 소오스/드레인(33)을 삼각형 형태로 구현하면 오프 상태의 누설전류를 감소시킬 수 있고 이에 따라 문턱 전압을 낮출 수 있다.In addition, the source / drain 33 has a triangular shape aligned with both sidewalls of the gate stack pattern 21 such that a doping profile of impurity ions in the substrate 11 is deeper from both sidewalls of the gate stack pattern 21. It is provided. Thus, when the source / drain 33 has a triangular shape, the short channel effect of the MOS transistor may be reduced. In addition, when the source / drain 33 of the MOS transistor is implemented in a triangular form, the leakage current in the off state can be reduced, thereby lowering the threshold voltage.
도 1 내지 도 8은 본 발명에 의한 모스 트랜지스터의 제조방법을 설명하기 위하여 도시한 단면도들이다.1 to 8 are cross-sectional views illustrating a method of manufacturing a MOS transistor according to the present invention.
도 1을 참조하면, 기판(11), 예컨대 실리콘 기판 상에 게이트 스택 패턴(21)을 형성한다. 상기 게이트 스택 패턴(21)은 게이트 절연막(13), 게이트 전극(15,17) 및 캡핑막(19)으로 형성한다. 상기 게이트 절연막(13)은 산화막으로 형성하며, 상기 게이트 전극(15,17)은 폴리실리콘막(15)과 금속막(17), 예컨대 텅스텐 실리사이드막으로 형성하며, 상기 캡핑막(19)은 질화막으로 형성한다.Referring to FIG. 1, a gate stack pattern 21 is formed on a substrate 11, for example, a silicon substrate. The gate stack pattern 21 is formed of a gate insulating layer 13, gate electrodes 15 and 17, and a capping layer 19. The gate insulating layer 13 is formed of an oxide film, and the gate electrodes 15 and 17 are formed of a polysilicon layer 15 and a metal layer 17, for example, a tungsten silicide layer, and the capping layer 19 is formed of a nitride layer. To form.
다음에, 상기 게이트 스택 패턴(21)이 형성된 기판의 전면에 LDD(lightly doped drain) 이온 주입(ion implantation)을 실시하여 상기 기판(11) 내에 상기 게이트 스택 패턴에 얼라인되도록 불순물 영역(23)을 형성한다. 상기 불순물 영역(23)은 후의 불순물 이온주입을 통하여 소오스 및 드레인으로 포함되는 부분이다. 상기 불순물은 기판과 반대 도전형으로 이온주입을 실시한다. 예컨대, 기판(11)이 P형 기판일 경우 불순물은 N형 불순물을 주입한다.Next, an impurity region 23 may be aligned on the entire surface of the substrate on which the gate stack pattern 21 is formed to align with the gate stack pattern in the substrate 11 by performing lightly doped drain (LDD) ion implantation. To form. The impurity region 23 is a portion included as a source and a drain through subsequent impurity ion implantation. The impurities are implanted with ions opposite to the substrate. For example, when the substrate 11 is a P-type substrate, impurities are implanted with N-type impurities.
도 2를 참조하면, 상기 게이트 스택 패턴(21)이 형성된 기판(11)의 전면에 제1 산화막(25)을 형성한다. 상기 제1 산화막(25)은 게이트 스택 패턴(21)을 감싸도록 형성된다. 다시 말해, 제1 산화막(25)은 게이트 스택 패턴(21)의 양측벽, 표면 및 기판(11) 상에 형성된다.Referring to FIG. 2, the first oxide layer 25 is formed on the entire surface of the substrate 11 on which the gate stack pattern 21 is formed. The first oxide layer 25 is formed to surround the gate stack pattern 21. In other words, the first oxide film 25 is formed on both side walls, the surface of the gate stack pattern 21, and the substrate 11.
이어서, 상기 제1 산화막(25)이 형성된 기판(11)의 전면에 질화막을 형성한 후 이방성식각하여 상기 게이트 스택 패턴(21)의 양측벽의 제1 산화막(25) 상에 제1 질화막 스페이서(27)를 형성한다. 상기 제1 질화막 스페이서(27) 형성을 위한 질화막 식각시 상기 게이트 스택 패턴(21)의 상부 표면의 제1 산화막(25)이 유실되지 않도록 한다.Subsequently, a nitride film is formed on the entire surface of the substrate 11 on which the first oxide film 25 is formed, and then anisotropically etched to form a first nitride film spacer on the first oxide film 25 on both sidewalls of the gate stack pattern 21. 27). When the nitride layer is etched to form the first nitride layer spacer 27, the first oxide layer 25 on the upper surface of the gate stack pattern 21 may not be lost.
도 3을 참조하면, 상기 제1 산화막(25) 및 제1 질화막 스페이서(27)가 형성된 기판의 전면에 제2 산화막(29)을 충분한 두께로 형성한다. 상기 제2 산화막(29)은 통상 스텝 커버리지(step coverage)가 우수하지 못한 방식으로 증착되기 때문에 게이트 스택 패턴(21)의 양측벽의 상부 일정 부분에는 상대적으로 두께가 두껍지 못하고 게이트 스택 패턴(21)의 양측벽의 상단부에만 두껍게 형성되어 도 3과 같은 형태가 된다.Referring to FIG. 3, a second oxide film 29 is formed to a sufficient thickness on the entire surface of the substrate on which the first oxide film 25 and the first nitride film spacer 27 are formed. Since the second oxide layer 29 is deposited in a manner in which the step coverage is not excellent, the gate stack pattern 21 may not be relatively thick at upper portions of both side walls of the gate stack pattern 21. Only thickly formed on the upper end of both side walls of the form becomes as shown in FIG.
도 4를 참조하면, 습식 식각(wet etch) 방식으로 상기 게이트 스택 패턴의 양측벽 상의 상부 부분 및 상단부의 제2 산화막(29)을 식각한다. 이렇게 되면, 게이트 스택 패턴(21)의 양측벽의 상부 부분의 제2 산화막(29)은 식각되어 제1 질화막 스페이서(29)가 노출되고, 상기 게이트 스택 패턴(21)의 표면 및 기판(11) 상의 제1 산화막(25) 상에는 적정 높이로 제2 산화막(29)이 형성된 상태가 된다.Referring to FIG. 4, the second oxide layer 29 of the upper portion and the upper portion on both sidewalls of the gate stack pattern may be etched by a wet etch method. In this case, the second oxide layer 29 of the upper portions of both side walls of the gate stack pattern 21 are etched to expose the first nitride layer spacer 29, and the surface of the gate stack pattern 21 and the substrate 11 are exposed. On the first oxide film 25 of the phase, the second oxide film 29 is formed at an appropriate height.
도 5를 참조하면, 상기 제1 질화막 스페이서(27)가 기판(11)의 전면에 질화막을 형성한 후 건식식각한다. 이렇게 되면, 상기 게이트 스택 패턴(21)의 양측벽의 상부 부분에 노출된 제1 질화막 스페이서(27) 및 기판(11) 상에 형성된 제2 산화막(29) 상에 제2 질화막 스페이서(31)가 형성된다. 상기 제2 질화막 스페이서(31) 사이의 간격은 충분히 좁게 형성한다.Referring to FIG. 5, the first nitride layer spacer 27 is formed on the entire surface of the substrate 11 and then dry-etched. In this case, the second nitride film spacers 31 are disposed on the first nitride film spacers 27 exposed on the upper portions of both side walls of the gate stack pattern 21 and the second oxide film 29 formed on the substrate 11. Is formed. The gap between the second nitride film spacers 31 is formed to be sufficiently narrow.
도 6을 참조하면, 상기 제2 질화막 스페이서(31)의 하부에 형성된 제2 산화막(29)을 습식 식각 방법으로 등방성 식각하여 제2 산화막 패턴(29a)을 형성한다. 이때, 좁은 제2 질화막 스페이서(31) 사이로 산화막 식각 용액이 침투되기 때문에 도 6과 같이 게이트 스택 패턴(21) 사이의 중심에서 제2 산화막 패턴(29a)의 두께가 가장 얇고 게이트 스택 패턴(21)에 가까워질수록 제2 산화막 패턴(29a)의 두께가 두꺼워지는 모양이 된다. 다시 말해, 제2 산화막 패턴(29a)은 게이트 스택 패턴(21)의 양측벽 상에서는 두께가 두껍고 상기 게이트 스택 패턴(21)의 양측벽에서 멀어질수록 얇게 된다. 상기 제2 산화막 패턴(29a)의 모양은 식각 속도 및 시간을 이용하여 조절할 수 있다.Referring to FIG. 6, a second oxide layer pattern 29a is formed by isotropically etching the second oxide layer 29 formed under the second nitride layer spacer 31 by a wet etching method. At this time, since the oxide etching solution penetrates between the narrow second nitride film spacers 31, the thickness of the second oxide film pattern 29a is the thinnest at the center between the gate stack patterns 21 and the gate stack pattern 21 as shown in FIG. 6. As it approaches, the thickness of the second oxide film pattern 29a becomes thicker. In other words, the second oxide layer pattern 29a is thicker on both sidewalls of the gate stack pattern 21 and becomes thinner as it moves away from both sidewalls of the gate stack pattern 21. The shape of the second oxide layer pattern 29a may be adjusted using an etching rate and a time.
도 7을 참조하면, 상기 게이트 스택 패턴(21)의 양측벽 상에 형성되어 있는 제1 질화막 스페이서(27) 및 제2 질화막 스페이서(31)를 습식 식각 방법으로 식각한다. 이때, 상기 제2 질화막 스페이서(31)는 완전히 제거되고 제1 질화막 스페이서(27)는 일부만 식각된다.Referring to FIG. 7, the first nitride layer spacer 27 and the second nitride layer spacer 31 formed on both sidewalls of the gate stack pattern 21 are etched by a wet etching method. In this case, the second nitride film spacer 31 is completely removed, and only part of the first nitride film spacer 27 is etched.
이어서, 상기 제2 산화막 패턴(29a)을 통하여 상기 게이트 스택 패턴(21)에 얼라인되도록 기판(11)의 전면에 불순물을 이온주입하여 소오스/드레인(33)을 형성한다. 이때, 상기 제2 산화막 패턴(29a)의 두께가 게이트 스택 패턴(21)의 양측벽에서부터의 거리에 따라 다르므로 소오스/드레인(33)의 불순물 이온의 도핑 프로파일이 삼각형 모양에 가깝도록 형성된다. 이렇게 소오스/드레인(33)이 삼각형 형태를 갖게 되면 모스 트랜지스터의 단채널 효과를 감소시킬 수 있다. 더하여, 모스 트랜지스터의 소오스/드레인(33)을 삼각형 형태로 구현하면 오프 상태의 누설전류를 감소시킬 수 있고 이에 따라 문턱 전압을 낮출 수 있는 장점이 있다.Subsequently, an ion is implanted into the entire surface of the substrate 11 to be aligned with the gate stack pattern 21 through the second oxide layer pattern 29a to form a source / drain 33. In this case, since the thickness of the second oxide layer pattern 29a varies with distances from both side walls of the gate stack pattern 21, the doping profile of the impurity ions of the source / drain 33 is formed to be close to a triangular shape. Thus, when the source / drain 33 has a triangular shape, the short channel effect of the MOS transistor may be reduced. In addition, when the source / drain 33 of the MOS transistor is implemented in a triangular form, it is possible to reduce the leakage current in the off state, thereby lowering the threshold voltage.
도 8을 참조하면, 상기 제2 산화막 패턴(29a) 상의 게이트 스택 패턴(21) 양측벽 상에 제3 질화막 스페이서(35)를 형성하여 모스 트랜지스터를 완성한다. 계속적인 집적회로 반도체 소자의 공정은 일반적인 공정에 따른다.Referring to FIG. 8, the MOS transistor is completed by forming third nitride layer spacers 35 on both sidewalls of the gate stack pattern 21 on the second oxide layer pattern 29a. The process of the continuous integrated circuit semiconductor device follows the general process.
상술한 바와 같이 본 발명의 모스 트랜지스터는 단채널 효과를 감소시키기 위해 모스 트랜지스터의 소오스 및 드레인 형태를 삼각형 모양으로 형성한다. 이렇게 모스 트랜지스터의 소오스 및 드레인을 삼각형 형태로 구현하면 오프 상태의 누설전류를 감소시킬 수 있고 이에 따라 문턱 전압을 낮출 수 있는 장점이 있다.As described above, the MOS transistor of the present invention forms the source and drain forms of the MOS transistor in a triangular shape in order to reduce the short channel effect. When the source and the drain of the MOS transistor are implemented in a triangular form, the leakage current in the off state can be reduced, thereby lowering the threshold voltage.
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2002
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