KR20010026466A - Pulse driver in semiconductor memory device - Google Patents

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Abstract

PURPOSE: A pulse driver is provided to transmit a pulse inputting signal with a faster speed than a conventional pulse inputting signal. CONSTITUTION: The driver includes a pulse driving portion(110), a reset controlling portion(120) and an output resetting portion(130). The pulse driving portion provides an NMOS transistor(131) and a PMOS transistor having a different size and inverts a pulse inputting signal and then generates an output signal. The reset controlling portion generates a reset signal which is enabled in response to disabling of the pulse inputting signal and disabled in response to disabling of the output signal. The output resetting portion resets the output signal in response to enabling of the reset signal. The pulse driving provides an inverter(111) consisted of the NMOS transistor and the PMOS transistor. The reset controlling portion provides a delaying portion, an inversion AND operating portion and an inverting portion. The delaying portion delays the output signal as a predetermined time. The inversion AND operating portion inverts an output of the delaying portion and the pulse inputting signal and then operates an AND operation. The inverting portion generates the reset signal by inverting an output signal of the inversion AND operating portion.

Description

반도체 메모리 장치의 펄스 드라이버{Pulse driver in semiconductor memory device}Pulse driver in semiconductor memory device

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 큰 용량성 부하(large capacitive load)를 가지는 내부 펄스 입력 신호를 고속으로 전송할 수 있는 반도체 메모리 장치의 펄스 드라이버에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a pulse driver of a semiconductor memory device capable of transmitting an internal pulse input signal having a large capacitive load at a high speed.

일반적으로 반도체 메모리 장치의 칩 내부에서는 스태틱(static) 또는 펄스 형태의 신호가 전송된다. 또한, 반도체 메모리 칩이 대용량화 및 고속화됨에 따라 임의의 신호가 구동해야 하는 용량성 부하는 증가하고, 신호의 전송 지연 시간은 감소되어야 한다.In general, a signal in a static or pulse form is transmitted inside a chip of a semiconductor memory device. In addition, as the semiconductor memory chip becomes larger and faster, the capacitive load that any signal must drive increases, and the signal transmission delay time must decrease.

통상, 반도체 메모리 장치의 구동 방법은 인버터, NAND 게이트, NOR 게이트 등과 같은 CMOS 기본 로직으로 로직을 구성한 다음 인버터를 최종 드라이버로 이용하는 방법을 사용한다. 상기 인버터 드라이버는 큰 용량성 부하를 구동하기 위하여 큰 트랜지스터 폭을 갖는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성된다. 여기서, PMOS 트랜지스터와 NMOS 트랜지스터의 사이즈 비에 의하여 로직 임계값(logic threshold)이 결정되며, 로직 임계값은 보통 1/3Vdd∼2/3Vdd 근처에 있다.In general, a method of driving a semiconductor memory device uses a method of configuring logic with CMOS basic logic such as an inverter, a NAND gate, and a NOR gate, and then using the inverter as a final driver. The inverter driver is composed of a PMOS transistor and an NMOS transistor having a large transistor width to drive a large capacitive load. Here, the logic threshold is determined by the size ratio of the PMOS transistor and the NMOS transistor, and the logic threshold is usually near 1 / 3Vdd to 2 / 3Vdd.

그러나, 상기와 같이 PMOS 트랜지스터와 NMOS 트랜지스터의 사이즈가 모두 큰 경우의 로직 임계 전압은 신호의 전송 시간을 빠르게 하는데 장애가 되어 반도체 메모리 칩의 고속화에 걸림돌이 되는 문제점이 있었다.However, the logic threshold voltage in the case where both the size of the PMOS transistor and the NMOS transistor are large as described above has a problem in that the transfer time of the signal is hindered, which hinders the speed of the semiconductor memory chip.

이에 본 발명은 펄스 입력 신호를 종래 보다 빠른 속도로 전송할 수 있는 반도체 메모리 장치의 펄스 드라이버를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a pulse driver of a semiconductor memory device capable of transmitting a pulse input signal at a faster speed than in the prior art.

상기한 목적을 달성하기 위하여 본 발명에 의한 반도체 메모리 장치의 펄스 드라이버는 사이즈가 다른 NMOS 트랜지스터와 PMOS 트랜지스터를 구비하여 펄스 입력 신호를 반전시켜 출력 신호를 발생하는 펄스 구동부와, 상기 펄스 입력 신호의 디스에이블에 응답하여 인에이블되고 상기 출력 신호의 디스에이블에 응답하여 디스에이블되는 리셋 신호를 발생하는 리셋 제어부와, 상기 리셋 신호의 인에이블에 응답하여 상기 출력 신호를 리셋시키는 출력 리셋부를 구비한 것을 특징으로 한다.In order to achieve the above object, a pulse driver of a semiconductor memory device according to the present invention includes a pulse driver including an NMOS transistor and a PMOS transistor having a different size to invert a pulse input signal to generate an output signal, and a disc of the pulse input signal. And a reset control unit that is enabled in response to the enable and generates a reset signal disabled in response to the disable of the output signal, and an output reset unit that resets the output signal in response to the enable of the reset signal. It is done.

상기 펄스 구동부는 상기 NMOS 트랜지스터와 상기 PMOS 트랜지스터로 이루어진 인버터를 구비하는 것이 바람직하다.Preferably, the pulse driver includes an inverter including the NMOS transistor and the PMOS transistor.

상기 리셋 제어부는 상기 출력 신호를 소정 시간 지연시키는 지연부와, 상기 지연부의 출력 신호와 상기 펄스 입력 신호를 반전 논리곱 연산하는 반전 논리곱 연산부와, 상기 반전 논리곱 연산부의 출력 신호를 반전시켜 상기 리셋 신호를 발생하는 반전부를 구비하는 것이 바람직하다.The reset control unit may include a delay unit for delaying the output signal by a predetermined time, an inverse AND product calculating unit for performing an AND logic operation on the output signal of the delay unit, and the pulse input signal, and inverting an output signal of the inversion AND product operation unit. It is preferable to have an inverting portion for generating a reset signal.

상기 출력 리셋부는 상기 펄스 구동부의 출력단에 연결된 드레인과 상기 리셋 신호가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 NMOS 트랜지스터를 구비하는 것이 바람직하다.Preferably, the output reset unit includes an NMOS transistor having a drain connected to an output terminal of the pulse driver, a gate to which the reset signal is applied, and a source to which a ground voltage is applied.

도 1은 종래 기술의 일례에 따른 펄스 드라이버의 회로도,1 is a circuit diagram of a pulse driver according to an example of the prior art;

도 2는 본 발명의 일 실시예에 따른 펄스 드라이버의 회로도,2 is a circuit diagram of a pulse driver according to an embodiment of the present invention;

도 3은 도 2에 도시된 각 신호들의 타이밍도이다.FIG. 3 is a timing diagram of each signal shown in FIG. 2.

본 발명의 이해를 돕기 위하여 본 발명의 일 실시예와 비교되는 종래 기술의 일례를 첨부한 도면을 참조하여 먼저 설명하기로 한다.An example of the related art compared with an embodiment of the present invention will be described first with reference to the accompanying drawings in order to help understanding of the present invention.

도 1은 종래 기술의 일례에 따른 펄스 드라이버의 회로도로서, 상기 펄스 드라이버(10)는 펄스 입력 신호(ΦINb)를 반전시켜 출력 신호(ΦOUT)를 발생하는 3개의 인버터들(11, 12, 13)로 구성되어 있다. 통상, 큰 버스 부하는 큰 RC 지연을 유발시킬 수 있고, RC 부하가 클수록 마지막 인버터(13)를 이루고 있는 PMOS 트랜지스터와 NMOS 트랜지스터의 사이즈를 크게 해야만 한다(PMOS 트랜지스터: strong, NMOS 트랜지스터: strong).1 is a circuit diagram of a pulse driver according to an example of the related art, in which the pulse driver 10 inverts the pulse input signal Φ IN b to generate three inverters 11 and 12 generating an output signal Φ OUT . , 13). In general, a large bus load may cause a large RC delay, and the larger the RC load, the larger the size of the PMOS transistors and NMOS transistors constituting the last inverter 13 (PMOS transistors: strong, NMOS transistors: strong).

그러나, 상기와 같이 사이즈가 큰 PMOS 트랜지스터와 NMOS 트랜지스터의 입력단에 동시에 입력 신호가 전송되면 PMOS 트랜지스터와 NMOS 트랜지스터가 서로 경쟁(fighting)을 하게 되어 MOS 트랜지스터들의 사이즈 증가에도 불구하고 전송 속도는 더 빨라지지 않는다. 따라서, 본 발명에 의한 반도체 메모리 장치의 펄스 드라이버는 사이즈가 다른 PMOS 트랜지스터와 NMOS 트랜지스터로 구성된 인버터를 구비한다.However, when the input signal is simultaneously transmitted to the input terminals of the large PMOS transistor and the NMOS transistor as described above, the PMOS transistor and the NMOS transistor are fighting with each other, and thus the transmission speed is not increased even though the size of the MOS transistors is increased. Do not. Therefore, the pulse driver of the semiconductor memory device according to the present invention includes an inverter composed of PMOS transistors and NMOS transistors of different sizes.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings, preferred embodiments of the present invention will be described in detail.

도 2는 본 발명의 일 실시예에 따른 펄스 드라이버의 회로도로서, 상기 펄스 드라이버(100)는 펄스 입력 신호(ΦINb)를 반전시켜 출력 신호(ΦOUT)를 발생하는 펄스 구동부(110)와, 상기 펄스 입력 신호(ΦINb)의 디스에이블에 응답하여 인에이블되고 상기 출력 신호(ΦOUT)의 디스에이블에 응답하여 디스에이블되는 리셋 신호(ΦR)를 발생하는 리셋 제어부(120)와, 상기 리셋 신호(ΦR)의 인에이블에 응답하여 상기 출력 신호(ΦOUT)를 리셋시키는 출력 리셋부(130)로 구성되어 있다.2 is a circuit diagram of a pulse driver according to an embodiment of the present invention, wherein the pulse driver 100 may include a pulse driver 110 for inverting a pulse input signal Φ IN b to generate an output signal Φ OUT . And a reset controller 120 which is enabled in response to the disable of the pulse input signal Φ IN b and generates a reset signal Φ R which is disabled in response to the disable of the output signal Φ OUT . And an output reset unit 130 for resetting the output signal Φ OUT in response to the enable of the reset signal Φ R.

상기 펄스 구동부(110)는 사이즈가 다른 NMOS 트랜지스터와 PMOS 트랜지스터로 이루어진 인버터(111)로 구성되어 있다. 본 발명의 일 실시예에서 펄스 입력 신호(ΦINb)는 네거티브 펄스(negative pulse)이고 출력 신호(ΦOUT)는 포지티브 펄스(positive pulse)이므로 펄스 입력 신호(ΦINb)를 빠른 속도로 전송하기 위하여 PMOS 트랜지스터의 사이즈를 NMOS 트랜지스터의 사이즈보다 크게 한다(PMOS 트랜지스터: strong, NMOS 트랜지스터: weak).The pulse driver 110 includes an inverter 111 including NMOS transistors and PMOS transistors of different sizes. In one embodiment of the present invention, since the pulse input signal Φ IN b is a negative pulse and the output signal Φ OUT is a positive pulse, the pulse input signal Φ IN b is transmitted at a high speed. To do this, the size of the PMOS transistor is made larger than that of the NMOS transistor (strong for PMOS transistors, weak for NMOS transistors).

상기 리셋 제어부(120)는 상호 직렬로 연결되어 출력 신호(ΦOUT)를 소정 시간 지연시키는 2개의 인버터들(121, 122)과, 상기 인버터(122)의 출력 신호와 펄스 입력 신호(ΦINb)를 반전 논리곱 연산하는 NAND 게이트(123)와, 상기 NAND 게이트(123)의 출력 신호를 반전시켜 리셋 신호(ΦR)를 발생하는 인버터(124)로 구성되어 있다.The reset control unit 120 is connected in series with each other, two inverters 121 and 122 which delay the output signal Φ OUT for a predetermined time, and the output signal and the pulse input signal Φ IN b of the inverter 122. ) Is composed of a NAND gate 123 performing an inverse AND operation and an inverter 124 which inverts the output signal of the NAND gate 123 to generate a reset signal Φ R.

상기 출력 리셋부(130)는 펄스 구동부(110)의 인버터(111)의 출력단에 연결된 드레인과 리셋 신호(ΦR)가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 NMOS 트랜지스터(131)로 구성되어, 출력 신호(ΦOUT)를 강하게 리셋시킨다.The output reset unit 130 includes an NMOS transistor 131 having a drain connected to an output terminal of the inverter 111 of the pulse driver 110, a gate to which a reset signal Φ R is applied, and a source to which a ground voltage is applied. is, the stronger the reset output signal (Φ OUT).

상기와 같이 구성된 본 발명의 일 실시예에 따른 펄스 드라이버의 동작을 도 2 및 도 3을 참조하여 상세하게 설명한다.The operation of the pulse driver according to the exemplary embodiment of the present invention configured as described above will be described in detail with reference to FIGS. 2 and 3.

도 3은 도 2에 도시된 각 신호들의 타이밍도로서, 펄스 입력 신호(ΦINb)는 네거티브 펄스이고, 출력 신호(ΦOUT)는 포지티브 펄스이며, 리셋 신호(ΦR)는 포지티브 쇼트 펄스(positive short pulse)이다.3 is a timing diagram of each of the signals shown in FIG. 2, wherein the pulse input signal Φ IN b is a negative pulse, the output signal Φ OUT is a positive pulse, and the reset signal Φ R is a positive short pulse ( positive short pulse).

먼저, 펄스 입력 신호(ΦINb)가 "하이" 레벨에서 "로우" 레벨로 반전되면 인버터(111)의 NMOS 트랜지스터와 PMOS 트랜지스터 중 사이즈가 큰 PMOS 트랜지스터에 의해 출력 신호(ΦOUT)가 빠른 속도로 "로우" 레벨에서 "하이" 레벨로 천이한다. 즉, 인버터(111)는 로직 임계 전압이 시프트되어 "로우" 레벨 입력을 빠른 속도로 반전시킨다.First, when the pulse input signal Φ IN b is inverted from the "high" level to the "low" level, the output signal Φ OUT is rapidly increased by the larger PMOS transistor between the NMOS transistor and the PMOS transistor of the inverter 111. Transitions from the "low" level to the "high" level. That is, inverter 111 shifts the logic threshold voltage to invert the " low " level input at a rapid rate.

그 후, 펄스 입력 신호(ΦINb)가 "로우" 레벨에서 "하이" 레벨로 반전되면 처음에는 인버터(111)의 NMOS 트랜지스터에 의해 출력 신호(ΦOUT)는 "하이" 레벨에서 "로우" 레벨로 천이된다. 이 때, 리셋 제어부(120)는 리셋 신호(ΦR)를 발생하여 NMOS 트랜지스터(131)의 게이트에 인가하는데, 펄스 입력 신호(ΦINb)와 2개의 인버터들(121, 122)에 의해 소정 시간 지연된 출력 신호(ΦOUT)가 모두 "하이" 레벨이 되는 시점에 리셋 신호(ΦR)는 "하이" 레벨로 인에이블되어 사이즈가 큰 NMOS 트랜지스터(131)를 순간적으로 턴온시키므로 NMOS 트랜지스터(131)에 의해 출력 신호(ΦOUT)의 "로우" 레벨 천이 속도가 빨라진다. 이 후, 출력 신호(ΦOUT)의 "로우" 레벨에 응답하여 리셋 신호(ΦR)는 다시 "로우" 레벨로 디스에이블되고, NMOS 트랜지스터(131)는 턴오프된다.Then, when the pulse input signal Φ IN b is inverted from the "low" level to the "high" level, the output signal Φ OUT is initially "low" at the "high" level by the NMOS transistor of the inverter 111. Transition to level. At this time, the reset control unit 120 generates a reset signal Φ R and applies it to the gate of the NMOS transistor 131, which is determined by the pulse input signal Φ IN b and the two inverters 121 and 122. At the time when the time-delayed output signal Φ OUT is all at the "high" level, the reset signal Φ R is enabled at the "high" level to turn on the large size NMOS transistor 131 so that the NMOS transistor 131 is turned on. ) is "low" level, the transition rate of the output signal (Φ OUT) becomes faster by. Thereafter, in response to the "low" level of the output signal Φ OUT , the reset signal Φ R is again disabled to the "low" level, and the NMOS transistor 131 is turned off.

상기에서 리셋 제어부(120)는 출력 신호(ΦOUT)를 피드백받아 리셋 신호(ΦR)를 생성하므로 출력 펄스의 폭은 입력 펄스의 폭보다 다소 증가한다. 하지만, 도 2에 도시된 회로가 최종 구동단에 적용되는 경우 상기한 펄스 폭의 증가는 큰 문제가 되지 않으므로 본 발명의 회로는 최종 구동단에 적용되는 것이 유리하다.Since the reset control unit 120 receives the output signal Φ OUT and generates the reset signal Φ R , the width of the output pulse increases slightly than the width of the input pulse. However, when the circuit shown in FIG. 2 is applied to the final driving stage, the increase in the pulse width is not a big problem, and therefore, the circuit of the present invention is advantageously applied to the final driving stage.

이와 같이 본 발명에 의한 반도체 메모리 장치의 펄스 드라이버는 펄스 입력 신호를 종래의 인버터로만 구성된 펄스 드라이버보다 빠른 속도로 전송할 수 있기 때문에 반도체 메모리 칩의 고속화를 가능하게 하는 효과가 있다.As described above, the pulse driver of the semiconductor memory device according to the present invention can transmit a pulse input signal at a faster speed than a pulse driver composed of a conventional inverter, thereby enabling an increase in the speed of the semiconductor memory chip.

Claims (4)

사이즈가 다른 NMOS 트랜지스터와 PMOS 트랜지스터를 구비하여 펄스 입력 신호를 반전시켜 출력 신호를 발생하는 펄스 구동부와,A pulse driver including NMOS transistors and PMOS transistors of different sizes to invert a pulse input signal to generate an output signal; 상기 펄스 입력 신호의 디스에이블에 응답하여 인에이블되고 상기 출력 신호의 디스에이블에 응답하여 디스에이블되는 리셋 신호를 발생하는 리셋 제어부와,A reset control unit for generating a reset signal that is enabled in response to disabling the pulse input signal and disabled in response to disabling the output signal; 상기 리셋 신호의 인에이블에 응답하여 상기 출력 신호를 리셋시키는 출력 리셋부를 구비한 것을 특징으로 하는 반도체 메모리 장치의 펄스 드라이버.And an output reset unit for resetting the output signal in response to the enabling of the reset signal. 제 1 항에 있어서,The method of claim 1, 상기 펄스 구동부는The pulse driving unit 상기 NMOS 트랜지스터와 상기 PMOS 트랜지스터로 이루어진 인버터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 펄스 드라이버.And an inverter comprising the NMOS transistor and the PMOS transistor. 제 1 항에 있어서,The method of claim 1, 상기 리셋 제어부는The reset control unit 상기 출력 신호를 소정 시간 지연시키는 지연부와,A delay unit for delaying the output signal by a predetermined time; 상기 지연부의 출력 신호와 상기 펄스 입력 신호를 반전 논리곱 연산하는 반전 논리곱 연산부와,An inverse AND product calculating the inverse AND product of the delay signal and the output signal of the delay unit; 상기 반전 논리곱 연산부의 출력 신호를 반전시켜 상기 리셋 신호를 발생하는 반전부를 구비한 것을 특징으로 하는 반도체 메모리 장치의 펄스 드라이버.And an inversion unit for inverting an output signal of the inversion AND product and generating the reset signal. 제 1 항에 있어서,The method of claim 1, 상기 출력 리셋부는The output reset unit 상기 펄스 구동부의 출력단에 연결된 드레인과 상기 리셋 신호가 인가되는 게이트와 접지전압이 인가되는 소스를 가진 NMOS 트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 펄스 드라이버.And an NMOS transistor having a drain connected to an output terminal of the pulse driver, a gate to which the reset signal is applied, and a source to which a ground voltage is applied.
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