KR20000015349A - Capacitor fabricating method of semiconductor integrated circuit - Google Patents
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Abstract
Description
본 발명은 반도체 집적회로(IC)의 커패시터 제조방법에 관한 것으로, 보다 상세하게는 로직 회로나 아날로그 회로의 커패시터 제조시 유전막 손상이 발생되지 않도록 하여 커패시터의 특성을 향상시킬 수 있도록 한 반도체 집적회로의 커패시터 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a capacitor of a semiconductor integrated circuit (IC), and more particularly, to improve the characteristics of a capacitor by preventing dielectric film damage from being produced in a capacitor of a logic circuit or an analog circuit. It relates to a capacitor manufacturing method.
디램(DRAM)과 로직(Logic)이 머지된 MDL(Merged DRAM Logic)에 아날로그 회로를 적용하여 반도체 소자 제조시, 아날로그 회로의 커패시턴스(capacitance) 특성을 확보하기 위하여 아날로그 회로나 로직 회로의 커패시터를 PIP(poly insulator poly) 구조로 가져갈 경우에는 중첩된 열처리(예컨대, 하부전극을 형성하기 위한 인터 폴리 형성시의 열처리와 게이트 산화막 형성시의 열처리) 공정으로 인해 디램 셀의 특성이 열화되는 현상이 야기될 뿐 아니라 공정 진행 자체가 복잡하다는 문제가 발생하게 된다.Applying analog circuits to MDL (Merged DRAM Logic) in which DRAM and logic are merged, PIP capacitors of analog circuits or logic circuits in order to secure the capacitance characteristics of analog circuits during semiconductor device manufacturing In the case of the poly insulator poly structure, the characteristics of the DRAM cell may be degraded due to the overlapped heat treatment (for example, the heat treatment when forming the inter poly to form the lower electrode and the heat treatment when forming the gate oxide film). In addition, the process itself is complicated.
이에 따라, 최근에는 로직 회로나 아날로그 회로의 커패시터를 PIP 구조 대신에 MIM 구조로 가져가는 공정 개발이 이루어지고 있다. MIM 구조의 커패시터는 통상 다층 배선을 형성하는 과정에서 임의의 두 금속 사이에 유전막을 형성해 주는 방식으로 제조되므로, 소자 제조시 디램 셀의 특성 열화와 관련되는 별도의 열처리 공정이 요구되지 않을 뿐 아니라 공정 진행 자체가 간단하다는 잇점을 갖는다.Accordingly, in recent years, a process development for bringing a capacitor of a logic circuit or an analog circuit into a MIM structure instead of a PIP structure has been made. Since the capacitor of the MIM structure is usually manufactured by forming a dielectric film between any two metals in the process of forming a multi-layer wiring, a separate heat treatment process related to deterioration of characteristics of the DRAM cell is not required when manufacturing a device. The advantage is that the process itself is simple.
도 1 내지 도 4에는 MIM 구조를 갖는 종래의 로직 회로나 아날로그 회로의 커패시터 제조방법을 도시한 공정수순도가 제시되어 있다. 상기 공정수순도를 참조하여 그 제조방법을 제 4 단계로 구분하여 살펴보면 다음과 같다.1 to 4 show a process flowchart showing a capacitor manufacturing method of a conventional logic circuit or an analog circuit having a MIM structure. Referring to the process flow chart and looking at the manufacturing method divided into a fourth step as follows.
제 1 단계로서, 도 1에 도시된 바와 같이 절연기판(100) 상에 Al 합금 재질의 제 1 도전성막을 형성하고, 커패시터 형성부와 배선 패턴 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 제 1 도전성막을 식각하여 상기 기판(100) 상에 제 1 배선 패턴(102b)과 하부전극(102a)을 동시에 형성한다.As a first step, as shown in FIG. 1, a first conductive film made of Al alloy is formed on the insulating substrate 100, and a photosensitive film pattern (not shown) defining a capacitor forming portion and a wiring pattern forming portion is used as a mask. The first conductive layer is etched to simultaneously form the first wiring pattern 102b and the lower electrode 102a on the substrate 100.
제 2 단계로서, 도 2에 도시된 바와 같이 제 1 배선 패턴(102b)과 하부전극(102a)을 포함한 절연기판(100) 상에 층간 절연막(104)을 형성한 뒤, 상기 하부전극(102a)의 표면이 소정 부분 노출되도록 이를 선택식각하여 상기 절연막(104) 내에 제 1 비어 홀(h1)을 형성한다.As a second step, as shown in FIG. 2, after forming the interlayer insulating film 104 on the insulating substrate 100 including the first wiring pattern 102b and the lower electrode 102a, the lower electrode 102a is formed. The first via hole h1 is formed in the insulating layer 104 by selectively etching the exposed portion of the surface of the insulating layer 104.
제 3 단계로서, 도 3에 도시된 바와 같이 제 1 비어 홀(h1)의 내부와 층간 절연막(104) 상에 CVD법을 이용하여 유전막(106)을 형성한 뒤, 제 1 배선 패턴(102b)의 표면이 소정 부분 노출되도록 유전막(106)과 층간 절연막(104)을 선택식각하여 상기 절연막(104) 내에 제 2 비어 홀(h2)을 형성한다.As a third step, as shown in FIG. 3, after the dielectric film 106 is formed on the inside of the first via hole h1 and the interlayer insulating film 104 by CVD, the first wiring pattern 102b is formed. The second via hole h2 is formed in the insulating film 104 by selectively etching the dielectric film 106 and the interlayer insulating film 104 to expose a predetermined portion of the surface of the insulating film 104.
이어, 제 1 배선 패턴(102b)의 표면 노출부에 존재할 가능성이 있는 산화막(예컨대, 층간 절연막 식각 과정에서 생성된 식각부산물(Al2O3, 폴리머)이나 자연 산화막)을 제거하기 위하여 RF 바이어스(radio frequency bais)를 이용한 스퍼터 식각(일명, RF 스퍼터 식각이라 한다)을 실시한다. 이 과정에서 식각되는 산화막의 량은 보통 200 ~ 400Å 두께 정도로 보면 된다.Subsequently, an RF bias (for example, an etching by-product (Al 2 O 3 , polymer) or a natural oxide film generated during the interlayer insulation layer etching process) may be present in the surface exposed portion of the first wiring pattern 102b. Sputter etching (also called RF sputter etching) using a radio frequency bais is performed. The amount of oxide film etched in this process is usually about 200 ~ 400Å thickness.
제 4 단계로서, 도 4에 도시된 바와 같이 제 2 비어 홀(h2)내에만 선택적으로 W 재질의 도전성 플러그(108)를 형성한 뒤, 상기 결과물 전면에 Al 합금 재질의 제 2 도전성막을 형성하고, 커패시터 형성부와 배선 패턴 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 제 2 도전성막을 식각하여 제 2 배선 패턴(110b)과 상부전극(110a)을 형성해 주므로써, 본 공정 진행을 완료한다.As a fourth step, as shown in FIG. 4, a conductive plug 108 made of W material is selectively formed only in the second via hole h2, and a second conductive film made of Al alloy is formed on the entire surface of the resultant. The second conductive film is etched using a photosensitive film pattern (not shown) defining the capacitor forming portion and the wiring pattern forming portion as a mask to form the second wiring pattern 110b and the upper electrode 110a. To complete.
그 결과, 절연기판(100) 상의 소정 부분에는 도전성 플러그(108b)를 사이에 두고 그 상·하부에 제 1 및 제 2 배선 패턴(102b),(110b)이 순차 적층된 구조의 배선 패턴이 형성되고, 상기 배선 패턴 일측의 절연기판(100) 상에는 유전막(106)을 사이에 두고, 그 상·하부에 Al 재질의 하부전극(102a)과 상부전극(110a)이 순차 적층된 구조(MIM 구조)의 커패시터가 형성된다.As a result, a wiring pattern having a structure in which first and second wiring patterns 102b and 110b are sequentially stacked is formed on a predetermined portion on the insulating substrate 100 with the conductive plug 108b interposed therebetween. The dielectric substrate 106 is interposed on the insulating substrate 100 on one side of the wiring pattern, and the lower electrode 102a and the upper electrode 110a of Al are sequentially stacked on the upper and lower portions thereof (MIM structure). Capacitors are formed.
그러나, 상기 공정을 적용하여 로직 회로나 아날로그 회로의 커패시터를 제조할 경우에는 공정 진행 과정에서 다음과 같은 문제가 발생된다.However, when manufacturing a capacitor of a logic circuit or an analog circuit by applying the above process, the following problem occurs during the process.
RF 스퍼터 식각 과정에서, 제 1 배선 패턴(102b) 상의 산화막(층간 절연막 식각 과정에서 생성된 식각부산물(Al2O3, 폴리머)이나 자연 산화막)외에 커패시터가 형성될 부분인 제 1 비어 홀(h1) 내의 유전막도 일부 함께 손상(attack)을 받게 되므로, 유전막의 막질 특성 저하로 인해 커패시턴스의 전압 계수(Voltage Coeffecient of Capacitance:이하, VCC라 한다)가 증가되는 현상이 발생하게 된다.In the RF sputter etching process, a first via hole h1 that is a portion in which a capacitor is formed in addition to an oxide film (an etch byproduct (Al 2 O 3 , a polymer) or a natural oxide film generated in an interlayer insulating layer etching process) on the first wiring pattern 102b. Since the dielectric film in the c) is also partially damaged (attack), due to the deterioration of the film quality of the dielectric film, the voltage coefficient of capacitance (hereinafter referred to as VCC) increases.
이와 같이 VCC가 증가하게 될 경우, 전압 변화에 따른 커패시턴스의 변화량이 커질 수밖에 없어 소자 구동시 커패시턴스의 산포(distribution) 변이(variation)가 크게 나타날 뿐 아니라 커패시터의 어레이 매칭(array matching) 특성이 불균일하게 나타나는 등의 여러 가지 문제가 발생하게 되어 커패시터의 특성이 저하되는 현상이 야기되므로, 이에 대한 개선책이 시급하게 요구되고 있다.In this case, when the VCC increases, the capacitance variation due to the voltage change is inevitably increased, resulting in a large variation in capacitance variation when the device is driven, and an uneven array matching characteristic of the capacitor. Since various problems, such as appearing, are caused to deteriorate the characteristics of the capacitor, there is an urgent need for improvement.
이에 본 발명의 목적은, 로직 회로나 아날로그 회로의 커패시터 제조시, 하부전극 상에 유전막과 도전성막 재질의 에치스토퍼막이 형성된 상태에서 제 1 비어 홀 형성 공정과 RF 스퍼터 식각 공정이 진행되도록 공정을 변경해 주므로써, RF 스퍼터 식각시 야기되는 유전막의 손상을 막을 수 있도록 하여 VCC 감소를 통해 집적회로의 커패시터 특성을 향상시킬 수 있도록 한 반도체 집적회로의 커패시터 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to change the process so that the first via hole forming process and the RF sputter etching process are performed while the etch stopper film of the dielectric film and the conductive film is formed on the lower electrode when the capacitor of the logic circuit or the analog circuit is manufactured. Accordingly, the present invention provides a method of manufacturing a capacitor of a semiconductor integrated circuit, which can prevent the damage of the dielectric film caused by RF sputter etching, thereby improving the capacitor characteristics of the integrated circuit by reducing the VCC.
도 1 내지 도 4는 종래 기술에 의한 로직 회로나 아날로그 회로의 커패시터 제조방법을 도시한 공정수순도,1 to 4 is a process flowchart showing a capacitor manufacturing method of a logic circuit or an analog circuit according to the prior art,
도 5 내지 도 8은 본 발명에 의한 로직 회로나 아날로그 회로의 커패시터 제조방법을 도시한 공정수순도이다.5 to 8 are process flowcharts showing a capacitor manufacturing method of a logic circuit or an analog circuit according to the present invention.
상기 목적을 달성하기 위하여 본 발명에서는 절연기판 상에 제 1 도전성막을 형성하는 단계와; 상기 제 1 도전성막 상의 커패시터 형성부에만 선택적으로 유전막과 도전성막 재질의 에치스토퍼막을 순차적으로 형성하는 단계와; 상기 제 1 도전성막을 선택식각하여 상기 유전막 하단에 놓여지는 하부전극과 제 1 배선 패턴을 동시에 형성하는 단계와; 상기 결과물 전면에 층간 절연막을 형성하는 단계와; 상기 에치스토퍼막의 표면과 상기 제 1 배선 패턴의 표면이 소정 부분 노출되도록 상기 층간 절연막을 선택식각하여, 그 내부에 제 1 및 제 2 비어 홀을 형성하는 단계와; RF 스퍼터 식각을 실시하는 단계와; 상기 제 1 및 제 2 비어 홀 내에 도전성 플러그를 형성하는 단계와; 상기 도전성 플러그를 포함한 상기 층간 절연막 상에 제 2 도전성막을 형성하는 단계; 및 상기 제 2 도전성막을 선택식각하여 상기 제 2 비어 홀 내의 상기 도전성 플러그와 연결되는 제 2 배선 패턴과, "도전성 플러그/도전성막 패턴"의 적층막 구조를 갖는 상부전극을 동시에 형성하는 단계로 이루어진 반도체 집적회로의 커패시터 제조방법이 제공된다.In order to achieve the above object, the present invention includes the steps of forming a first conductive film on an insulating substrate; Selectively forming a dielectric film and an etch stopper film of a conductive film material selectively only in the capacitor forming portion on the first conductive film; Selectively etching the first conductive layer to simultaneously form a lower electrode placed under the dielectric layer and a first wiring pattern; Forming an interlayer insulating film on the entire surface of the resultant material; Selectively etching the interlayer insulating film to expose a portion of the surface of the etch stopper film and a surface of the first wiring pattern to form first and second via holes therein; Performing RF sputter etching; Forming a conductive plug in the first and second via holes; Forming a second conductive film on the interlayer insulating film including the conductive plug; And selectively etching the second conductive film to simultaneously form a second wiring pattern connected to the conductive plug in the second via hole and an upper electrode having a laminated film structure of a “conductive plug / conductive film pattern”. A method for manufacturing a capacitor of a semiconductor integrated circuit is provided.
이때, 상기 제 1 및 제 2 도전성막 형성후에는 막질 패터닝 특성을 향상시킬 목적으로 각각 반사방지막(anti-reflection layer)을 형성하는 단계를 더 포함하는 것이 바람직하며, RF 스퍼터 식각은 식각부산물이 200 ~ 400Å 정도 제거될 때까지 실시하는 것이 바람직하다.In this case, after the formation of the first and second conductive layers, it is preferable to further include forming an anti-reflection layer, respectively, for the purpose of improving the film patterning property, and the RF sputter etching is performed by etching etching products. It is preferable to carry out until it removes about 400 kPa.
상기 공정을 거쳐 로직 회로나 아날로그 회로의 커패시터를 제조할 경우, 유전막 상에 도전성막 재질의 에치스토퍼막이 형성되어 있는 상태에서 RF 스퍼터 식각 공정이 진행되므로, 상기 식각 공정으로 인해 유전막이 손상되는 것을 막을 수 있게 되어 유전막의 막질 특성 저하로 인해 VCC가 증가되는 것을 막을 수 있게 된다.When the capacitor of the logic circuit or the analog circuit is manufactured through the above process, the RF sputter etching process is performed while the etch stopper film of the conductive film is formed on the dielectric film, thereby preventing the dielectric film from being damaged by the etching process. It is possible to prevent the increase in VCC due to the deterioration of the film quality of the dielectric film.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
본 발명은 하부전극 상에 유전막과 도전성막 재질의 에치스토퍼막이 형성된 상태에서 제 1 비어 홀 형성 공정과 RF 스퍼터 식각 공정이 진행되도록 로직 회로나 아날로그 회로의 커패시터 제조 공정을 변경해 주므로써, RF 식각 공정으로 인해 야기되는 유전막 손상을 방지하고 하부전극과 상부전극 간의 쇼트 발생을 막을 수 있도록 하는데 주안점을 둔 기술이다.The present invention changes the capacitor manufacturing process of a logic circuit or an analog circuit so that a first via hole forming process and an RF sputter etching process are performed in a state where an etch stopper film of a dielectric film and a conductive film is formed on a lower electrode. The technology focuses on preventing the damage caused by the dielectric film and preventing short circuit between the lower electrode and the upper electrode.
도 5 내지 도 8에는 이와 관련된 본 발명에 의한 로직 회로나 아날로그 회로의 커패시터 제조방법을 도시한 공정수순도가 제시되어 있다. 상기 공정수순도를 참조하여 그 제조방법을 제 4 단계로 구분하여 살펴보면 다음과 같다.5 to 8 show a process flowchart showing a capacitor manufacturing method of a logic circuit or an analog circuit according to the present invention. Referring to the process flow chart and looking at the manufacturing method divided into a fourth step as follows.
제 1 단계로서, 도 5에 도시된 바와 같이 절연기판(200) 상에 Al 합금이나 Cu 합금 재질의 제 1 도전성막(202)을 형성하고, 그 위에 유전막(204)과 도전성막 재질의 에치스토퍼막(206)을 순차적으로 형성한다. 이때, 유전막(204)은 산화막이나 질화막의 단층 구조나 이들이 조합된 적층막 구조(예컨대, "산화막/질화막"의 적층막 구조나 "산화막/질화막/산화막"의 적층막 구조)로 형성되며, 에치스토퍼막(206)은 Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N의 단층 구조나 이들이 조합된 적층막 구조로 형성된다. 이어, 커패시터 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 에치스토퍼막(206)과 유전막(204)을 순차적으로 식각하여, 상기 제 1 도전성막(202) 상의 커패시터 형성부에만 선택적으로 에치스토퍼막(206)과 유전막(204)을 남긴다.As a first step, as shown in FIG. 5, the first conductive film 202 of Al alloy or Cu alloy is formed on the insulating substrate 200, and the dielectric film 204 and the etch stopper of the conductive film are formed thereon. The film 206 is formed sequentially. At this time, the dielectric film 204 is formed of a single layer structure of an oxide film or a nitride film, or a laminated film structure in which these are combined (for example, a laminated film structure of an "oxide film / nitride film" or a laminated film structure of an "oxide film / nitride film / oxide film"). The stopper film 206 has a single layer structure of Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, WN, W-Si-N, Ta-Si-N, WBN, Ti-Si-N, or a combination thereof. It is formed in a laminated film structure. Subsequently, the etch stopper film 206 and the dielectric film 204 are sequentially etched using a photoresist pattern (not shown) defining the capacitor formation portion as a mask, and selectively only to the capacitor formation portion on the first conductive film 202. The etch stopper film 206 and the dielectric film 204 are left.
제 2 단계로서, 도 6에 도시된 바와 커패시터 형성부와 배선 패턴 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 제 1 도전성막(202)을 식각하여 상기 기판(200) 상에 제 1 배선 패턴(202b)과 하부전극(202a)을 동시에 형성한 다음, 상기 결과물 전면에 층간 절연막(208)을 형성하고, 이를 CMP 공정을 이용하여 평탄화한다. 이때, 하부전극(202a)은 에치스토퍼막(206)과 유전막(204) 하단에 놓여지도록 형성된다.As a second step, the first conductive film 202 is etched using a photosensitive film pattern (not shown) defining a capacitor forming portion and a wiring pattern forming portion as a mask as shown in FIG. 6, and formed on the substrate 200. After the first wiring pattern 202b and the lower electrode 202a are formed at the same time, an interlayer insulating film 208 is formed on the entire surface of the resultant and then planarized by using a CMP process. In this case, the lower electrode 202a is formed to be disposed under the etch stopper film 206 and the dielectric film 204.
제 3 단계로서, 도 7에 도시된 바와 같이 에치스토퍼막(206)과 제 1 배선 패턴(202b)의 표면이 소정 부분 노출되도록 층간 절연막(208)을 선택식각하여 상기 절연막(208) 내부에 제 1 및 제 2 비어 홀(h1),(h2)을 형성한다. 그후, 제 1 배선 패턴(202b)의 표면 노출부에 존재할 가능성이 있는 산화막(예컨대, 층간 절연막 식각 과정에서 생성된 식각부산물(Al2O3, CuO, 폴리머)이나 자연 산화막)을 제거하기 위하여 RF 스퍼터 식각을 실시한다. 이 과정에서 식각되는 산화막의 량은 보통 200 ~ 400Å 두께 정도로 보면 된다.As a third step, as shown in FIG. 7, the interlayer insulating film 208 is selectively etched to expose a predetermined portion of the surface of the etch stopper film 206 and the first wiring pattern 202b, thereby forming the interlayer insulating film 208 inside the insulating film 208. The first and second via holes h1 and h2 are formed. Thereafter, the RF film is removed to remove an oxide film (eg, an etch byproduct (Al 2 O 3 , CuO, polymer) or a natural oxide film generated during the interlayer insulating film etching process) that may be present in the surface exposed portion of the first wiring pattern 202b. Sputter etching is performed. The amount of oxide film etched in this process is usually about 200 ~ 400Å thickness.
제 4 단계로서, 도 8에 도시된 바와 같이 제 1 및 제 2 비어 홀(h1),(h2)을 포함한 층간 절연막(208) 상에 CVD(chemical vapour deposition)법이나 PVD(physical vapour deposition)법을 이용하여 W, Al 합금, Cu 합금 등의 재질로 이루어진 도전성막을 형성한 다음, 이를 CMP 공정이나 에치백 공정으로 평탄화시켜 제 1 및 제 2 비어 홀(h1),(h2) 내에 각각 도전성 플러그(210a),(210b)를 형성한다. 이때, 도전성 플러그(210a),(210b)가 W으로 형성되었을 경우에는 제 1 배선 패턴(202b)과 W 막질 간의 리프팅(lifting)을 방지함과 동시에 막질 증착 특성을 향상시켜 주기 위하여 제 1 및 제 2 비어 홀(h1),(h2) 내부에 Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N의 단층 구조나 이들이 조합된 적층막 구조를 갖는 장벽 금속막(미 도시)을 더 형성해 주어야 한다. 이어, 상기 도전성 플러그(210a),(210b)를 포함한 층간 절연막(208) 상에 Al 합금이나 Cu 합금 재질의 제 2 도전성막을 형성하고, 커패시터 형성부와 배선 패턴 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 제 2 도전성막을 식각하여 제 2 배선 패턴(212b)과 도전성 패턴(212a)을 형성해 주므로써, 본 공정 진행을 완료한다.As a fourth step, as shown in FIG. 8, a chemical vapor deposition (CVD) method or a physical vapor deposition (PVD) method is performed on the interlayer insulating film 208 including the first and second via holes h1 and h2. Using a W, Al alloy, Cu alloy, and the like to form a conductive film, and then planarizing it by a CMP process or an etch back process to form a conductive plug (1) in the first and second via holes h1 and h2, respectively. 210a) and 210b. In this case, when the conductive plugs 210a and 210b are formed of W, the first and the first films may be prevented from being lifted between the first wiring pattern 202b and the W film, and the film deposition properties may be improved. In the two via holes h1 and h2, Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, WN, W-Si-N, Ta-Si-N, WBN, Ti-Si-N It is necessary to further form a barrier metal film (not shown) having a single layer structure or a laminated film structure in which these layers are combined. Subsequently, a second conductive film made of an Al alloy or a Cu alloy material is formed on the interlayer insulating film 208 including the conductive plugs 210a and 210b, and a photosensitive film pattern (not shown) defining a capacitor forming part and a wiring pattern forming part. ), The second conductive film is etched to form the second wiring pattern 212b and the conductive pattern 212a, thereby completing the process.
그 결과, 절연기판(200) 상의 소정 부분에는 도전성 플러그(210b)를 사이에 두고 그 상·하부에 제 1 및 제 2 배선 패턴(202b),(212b)이 순차 적층된 구조의 배선 패턴이 형성되고, 상기 배선 패턴 일측의 절연기판(200) 상에는 유전막(204)과 도전성막 재질의 에치스토퍼막(206)을 사이에 두고 그 상·하부에 도전성막 재질의 하부전극(202a)과 "도전성 플러그(210a)/도전성막 패턴(212a)" 형태의 상부전극(212a)이 순차 적층된 구조(MIM 구조)의 커패시터가 형성된다.As a result, a wiring pattern having a structure in which first and second wiring patterns 202b and 212b are sequentially stacked is formed on a predetermined portion of the insulating substrate 200 with the conductive plug 210b interposed therebetween. On the insulating substrate 200 on one side of the wiring pattern, a dielectric film 204 and an etch stopper film 206 made of a conductive film are interposed therebetween, and a lower electrode 202a of a conductive film material and a "conductive plug" are disposed on the upper and lower portions thereof. A capacitor having a structure (MIM structure) in which an upper electrode 212a having a form of "210a / conductive film pattern 212a" "is sequentially stacked is formed.
이와 같이 커패시터를 제조할 경우, RF 스퍼터 식각시 에치스토퍼막(206)을 이용하여 커패시터 형성부(제 1 비어 홀 내부)의 유전막(204)이 손상되는 것을 막을 수 있게 되므로, VCC를 줄일 수 있게 될 뿐 아니라 전압 변화에 따른 커패시턴스의 변화를 최소화할 수 있게 되어 커패시턴스의 산포 특성과 커패시터의 어레이 매칭 특성을 개선할 수 있게 된다.When the capacitor is manufactured as described above, the etch stopper film 206 can be used to prevent damage to the dielectric film 204 of the capacitor forming part (inside the first via hole) during the RF sputter etching, thereby reducing the VCC. In addition, it is possible to minimize the change in capacitance due to the change in voltage, thereby improving the dispersion characteristics of the capacitance and the array matching characteristics of the capacitor.
한편, 본 발명의 일 변형예로서 상기 커패시터 형성 공정은 막질 패터닝 특성을 향상시킬 목적으로 상기 제 1 및 제 2 도전성막 형성후 그 위에 각각 반사 방지막(anti-reflection layer)(미 도시)을 더 형성해 준 뒤, 커패시터 형성부와 배선 라인 형성부를 한정하는 감광막 패턴(미 도시)을 마스크로 이용하여 상기 반사 방지막과 제 1 및 제 2 도전성막을 식각해 주는 방식으로 공정을 진행할 수도 있다. 이때 사용되는 반사 방지막의 대표적인 예로는 Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, W-N, W-Si-N, Ta-Si-N, W-B-N, Ti-Si-N의 단층 구조나 이들이 조합된 적층 구조를 들 수 있다.On the other hand, as a modification of the present invention, the capacitor forming process further forms an anti-reflection layer (not shown) thereon after the formation of the first and second conductive films for the purpose of improving film patterning characteristics. Afterwards, the process may be performed by etching the anti-reflection film and the first and second conductive films using a photosensitive film pattern (not shown) defining the capacitor forming part and the wiring line forming part as a mask. Representative examples of the anti-reflection film used at this time are a single layer structure of Ti, Ta, W, Mo, TiN, TiW, TaN, MoN, WN, W-Si-N, Ta-Si-N, WBN, Ti-Si-N. The laminated structure which combined these is mentioned.
이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상내에서 당 분야의 통상의 지식으로 그 변형이나 개량이 가능함은 물론이다.As mentioned above, although this invention was demonstrated concretely through the Example, this invention is not limited to this, A deformation | transformation and improvement are possible by the common knowledge of the art within the technical idea of this invention.
이상에서 살펴본 바와 같이 본 발명에 의하면, RF 스퍼터 식각시 에치스토퍼막을 이용하여 커패시터 형성부의 유전막을 보호할 수 있게 되므로, 상기 식각 공정 진행시 야기되던 유전막의 손상을 막을 수 있게 될 뿐 아니라 VCC를 줄일 수 있게 되어 집적회로의 커패시터 특성을 향상시킬 수 있게 된다.As described above, according to the present invention, the etch stopper layer may be used to protect the dielectric layer of the capacitor forming portion during the RF sputter etching, thereby not only preventing the damage of the dielectric layer caused during the etching process but also reducing the VCC. It is possible to improve the capacitor characteristics of the integrated circuit.
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| KR100431810B1 (en) * | 2001-10-19 | 2004-05-17 | 주식회사 하이닉스반도체 | A semiconductor device and a manufacturing method for a metal-insulator-metal capacitor of semiconductor device |
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