KR102216380B1 - Methods for patterning of semiconductor device - Google Patents

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Abstract

본 발명은 정확한 선폭을 구현할 수 있는 반도체 소자의 패터닝 방법에 관한 것으로서, 기판 상에 대상막을 형성하는 단계; 상기 대상막 상에 제 1 박막 패턴을 형성하는 단계; 상기 제 1 박막 패턴 상에 제 1 박막과 식각선택비를 가지는 제 2 박막을 균일하게 형성하기 위하여, 상기 기판 상에 전구체가스를 제공하여 상기 제 1 박막 패턴 상에 상기 전구체가스의 적어도 일부가 흡착되는 제 1 단계, 상기 기판 상에 제 1 퍼지가스를 제공하는 제 2 단계, 상기 기판 상에 상기 반응가스를 공급하되 펄스형 플라즈마(pulsed plasma)를 발생시킴으로써 상기 제 1 박막 패턴 상에 단위증착막을 형성하는 제 3 단계 및 상기 기판 상에 제 2 퍼지가스를 제공하는 제 4 단계를 포함하는 단위사이클을 적어도 1회 이상 수행하는 플라즈마 원자층 증착법(PEALD)에 의하여 상기 제 2 박막을 증착하는 단계; 상기 제 2 박막에 대하여 전면식각 공정을 수행하여 상기 제 1 박막 패턴의 측부에 위치하는 제 2 박막 패턴을 형성하는 단계; 상기 제 1 박막 패턴을 선택적으로 제거하는 단계; 및 상기 제 2 박막 패턴을 마스크 패턴으로 하여 상기 대상막을 식각하여 대상막 패턴을 형성하는 단계;를 포함한다. The present invention relates to a method for patterning a semiconductor device capable of implementing an accurate line width, comprising: forming a target film on a substrate; Forming a first thin film pattern on the target film; In order to uniformly form the first thin film and the second thin film having an etch selectivity on the first thin film pattern, a precursor gas is provided on the substrate so that at least a portion of the precursor gas is adsorbed onto the first thin film pattern. In the first step, a second step of providing a first purge gas on the substrate, supplying the reaction gas to the substrate and generating a pulsed plasma to form a unit deposition film on the first thin film pattern. Depositing the second thin film by means of a plasma atomic layer deposition method (PEALD) performing at least one unit cycle including a third step of forming and a fourth step of providing a second purge gas on the substrate; Forming a second thin film pattern positioned on a side of the first thin film pattern by performing a front etching process on the second thin film; Selectively removing the first thin film pattern; And forming a target layer pattern by etching the target layer using the second thin film pattern as a mask pattern.

Description

반도체 소자의 패터닝 방법{Methods for patterning of semiconductor device}TECHNICAL FIELD [Methods for patterning of semiconductor device]

본 발명은 반도체 소자의 패터닝 방법에 관한 것으로서, 보다 상세하게는 정확한 선폭을 구현할 수 있는 반도체 소자의 패터닝 방법에 관한 것이다.The present invention relates to a method for patterning a semiconductor device, and more particularly, to a method for patterning a semiconductor device capable of implementing an accurate line width.

반도체 소자가 고집적화 됨에 따라 미세 선폭을 가지는 패턴이 요구되고 있다. 하지만, 현재 개발되어 상용화된 노광 장비의 한계 상 일정 크기 이하의 미세 패턴을 형성하는 것은 매우 어려운 실정이다. 이에 따라, 현재 상용화된 노광 장비를 그대로 이용하면서 미세한 선폭을 갖는 패턴을 구현하기 위하여 SAMP (Self-Aligned Multiple Patterning) 공정기술이 제안되고 있다. 최근에는 설계에 따른 정확한 선폭을 구현할 수 있는 SAMP 공정의 개발이 요청되고 있다. As semiconductor devices become highly integrated, a pattern having a fine line width is required. However, it is very difficult to form a fine pattern less than a certain size due to the limitations of the currently developed and commercialized exposure equipment. Accordingly, SAMP (Self-Aligned Multiple Patterning) process technology has been proposed in order to implement a pattern having a fine line width while using the currently commercialized exposure equipment as it is. In recent years, development of a SAMP process capable of implementing an accurate line width according to the design is requested.

본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 정확한 선폭을 구현할 수 있는 SAMP 공정을 포함하는 반도체 소자의 패터닝 방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.An object of the present invention is to solve various problems including the above problems, and an object thereof is to provide a method for patterning a semiconductor device including a SAMP process capable of implementing an accurate line width. However, these problems are exemplary, and the scope of the present invention is not limited thereby.

상기 과제를 해결하기 위한 본 발명의 일 관점에 따른 반도체 소자의 패터닝 방법을 제공한다. 상기 반도체 소자의 패터닝 방법은 기판 상에 대상막을 형성하는 단계; 상기 대상막 상에 제 1 박막 패턴을 형성하는 단계; 상기 제 1 박막 패턴 상에 제 1 박막과 식각선택비를 가지는 제 2 박막을 균일하게 형성하기 위하여, 상기 기판 상에 전구체가스를 제공하여 상기 제 1 박막 패턴 상에 상기 전구체가스의 적어도 일부가 흡착되는 제 1 단계, 상기 기판 상에 제 1 퍼지가스를 제공하는 제 2 단계, 상기 기판 상에 상기 반응가스를 공급하되 펄스형 플라즈마(pulsed plasma)를 발생시킴으로써 상기 제 1 박막 패턴 상에 단위증착막을 형성하는 제 3 단계 및 상기 기판 상에 제 2 퍼지가스를 제공하는 제 4 단계를 포함하는 단위사이클을 적어도 1회 이상 수행하는 플라즈마 원자층 증착법(PEALD)에 의하여 상기 제 2 박막을 증착하는 단계; 상기 제 2 박막에 대하여 전면식각 공정을 수행하여 상기 제 1 박막 패턴의 측부에 위치하는 제 2 박막 패턴을 형성하는 단계; 상기 제 1 박막 패턴을 선택적으로 제거하는 단계; 및 상기 제 2 박막 패턴을 마스크 패턴으로 하여 상기 대상막을 식각하여 대상막 패턴을 형성하는 단계;를 포함한다. It provides a method for patterning a semiconductor device according to an aspect of the present invention for solving the above problems. The patterning method of the semiconductor device includes forming a target film on a substrate; Forming a first thin film pattern on the target film; In order to uniformly form the first thin film and the second thin film having an etch selectivity on the first thin film pattern, a precursor gas is provided on the substrate so that at least a portion of the precursor gas is adsorbed onto the first thin film pattern. In the first step, a second step of providing a first purge gas on the substrate, supplying the reaction gas to the substrate and generating a pulsed plasma to form a unit deposition film on the first thin film pattern. Depositing the second thin film by means of a plasma atomic layer deposition method (PEALD) performing at least one unit cycle including a third step of forming and a fourth step of providing a second purge gas on the substrate; Forming a second thin film pattern positioned on a side of the first thin film pattern by performing a front etching process on the second thin film; Selectively removing the first thin film pattern; And forming a target layer pattern by etching the target layer using the second thin film pattern as a mask pattern.

상기 반도체 소자의 패터닝 방법에서, 상기 제 3 단계는 플라즈마의 온오프 동작이 반복 수행됨으로써 플라즈마에 의해 생성된 상기 반응가스의 이온들이 상기 제 1 박막 패턴에 흡착된 상기 전구체가스의 물질과 반응하고 나머지는 퍼지되는 단계가 반복하여 수행됨으로써 상기 제 2 박막의 불순물 농도를 상대적으로 감소시키고 상기 제 1 박막 패턴의 측부에 위치하는 상기 제 2 박막의 밀도가 상대적으로 증가되는 단계를 포함할 수 있다. In the patterning method of the semiconductor device, in the third step, the on-off operation of the plasma is repeatedly performed, so that ions of the reaction gas generated by plasma react with the material of the precursor gas adsorbed on the first thin film pattern, and the remaining May include a step of relatively reducing the impurity concentration of the second thin film and relatively increasing the density of the second thin film positioned on the side of the first thin film pattern by repeatedly performing the purging step.

상기 반도체 소자의 패터닝 방법에서, 상기 제 2 박막을 증착하는 단계에서, 상기 펄스형 플라즈마(pulsed plasma)는 주파수가 10 Hz 내지 1000 kHz의 범위를 가지고, 듀티 사이클(duty cycle)은 10 내지 90%의 범위를 가질 수 있다. In the patterning method of the semiconductor device, in the step of depositing the second thin film, the pulsed plasma has a frequency in the range of 10 Hz to 1000 kHz, and a duty cycle is 10 to 90%. It can have a range of.

상기 반도체 소자의 패터닝 방법의 상기 제 2 박막을 증착하는 단계에서, 상기 듀티 사이클을 변경함으로써 상기 제 1 박막 패턴의 측부에 위치하는 상기 제 2 박막의 막질을 제어할 수 있다. In the step of depositing the second thin film in the patterning method of the semiconductor device, the film quality of the second thin film positioned at the side of the first thin film pattern may be controlled by changing the duty cycle.

상기 반도체 소자의 패터닝 방법에서, 상기 제 2 박막은 산화막을 포함할 수하는 있다. In the patterning method of the semiconductor device, the second thin film may include an oxide film.

상기 반도체 소자의 패터닝 방법에서, 상기 전구체가스는 실리콘(Si), 티타늄(Ti) 및 탄탈륨(Ta) 중 어느 하나를 함유하는 무기물 또는 유기화합물일 수 있다. In the patterning method of the semiconductor device, the precursor gas may be an inorganic material or an organic compound containing any one of silicon (Si), titanium (Ti), and tantalum (Ta).

상기 반도체 소자의 패터닝 방법에서, 상기 반응가스는 O2, N2O 및 O3 중 어느 하나일 수 있다. In the patterning method of the semiconductor device, the reaction gas may be any one of O 2 , N 2 O and O 3 .

상기 반도체 소자의 패터닝 방법의 상기 단계들은 SAMP (Self-Aligned Multiple Patterning) 와 같은 다중 패터닝(Multiple patterning) 공정의 일부를 구성할 수 있다. The steps of the method for patterning the semiconductor device may constitute part of a multiple patterning process such as self-aligned multiple patterning (SAMP).

상기 과제를 해결하기 위한 본 발명의 다른 관점에 따른 반도체 소자의 패터닝 방법을 제공한다. 상기 반도체 소자의 패터닝 방법은 단차를 가지는 구조체 상에 전구체가스를 제공하여 상기 전구체가스의 적어도 일부가 흡착되는 제 1 단계; 상기 구조체 상에 제 1 퍼지가스를 제공하는 제 2 단계; 상기 구조체 상에 반응가스를 공급하되 펄스형 플라즈마(pulsed plasma)를 발생시킴으로써 상기 구조체 상에 단위증착막을 형성하는 제 3 단계; 및 상기 구조체 상에 제 2 퍼지가스를 제공하는 제 4 단계;를 포함하는 단위사이클을 적어도 1회 이상 수행하여 상기 구조체 상에 박막을 증착하되, 상기 펄스형 플라즈마의 듀티 사이클을 변경함으로써 상기 구조체 상에 증착된 박막 중에서 상기 단차 측벽에 위치하는 박막의 막질을 제어하는 것을 특징으로 한다. A method for patterning a semiconductor device according to another aspect of the present invention for solving the above problems is provided. The patterning method of the semiconductor device includes: a first step of providing a precursor gas on a structure having a step to adsorb at least a portion of the precursor gas; A second step of providing a first purge gas on the structure; A third step of forming a unit deposition film on the structure by supplying a reaction gas onto the structure and generating a pulsed plasma; And a fourth step of providing a second purge gas on the structure; depositing a thin film on the structure by performing a unit cycle including at least one or more times, and changing the duty cycle of the pulsed plasma on the structure It is characterized in that the film quality of the thin film positioned on the stepped sidewall among the thin films deposited in

상기한 바와 같이 이루어진 본 발명의 일부 실시예들에 따르면, 정확한 선폭을 구현할 수 있는 반도체 소자의 패터닝 방법을 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.According to some embodiments of the present invention made as described above, a method for patterning a semiconductor device capable of implementing an accurate line width may be provided. Of course, the scope of the present invention is not limited by these effects.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 패터닝 방법을 순차적으로 도해하는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 패터닝 방법에서 플라즈마 원자층 증착법(PEALD)에 의하여 제 2 박막을 증착하는 단계를 단계적으로 도해하는 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 패터닝 방법에서 플라즈마 원자층 증착법(PEALD)에 의하여 제 2 박막을 증착하는 과정을 도해하는 단면도이다.
도 4는 본 발명의 비교예에 따른 반도체 소자의 패터닝 방법에서 플라즈마 원자층 증착법(PEALD)에 의하여 제 2 박막을 증착하는 단계를 단계적으로 도해하는 도면이다.
도 5는 본 발명의 비교예에 따른 반도체 소자의 패터닝 방법에서 플라즈마 원자층 증착법(PEALD)에 의하여 제 2 박막을 증착하는 과정을 도해하는 단면도이다.
도 6은 본 발명의 일 실시예 및 비교예에 따른 반도체 소자의 패터닝 방법에서 제 2 박막 패턴을 구현하는 과정을 도해하는 단면도이다. 1 is a cross-sectional view sequentially illustrating a method of patterning a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a diagram illustrating a step of depositing a second thin film by means of a plasma atomic layer deposition (PEALD) method in a method of patterning a semiconductor device according to an exemplary embodiment of the present invention.
3 is a cross-sectional view illustrating a process of depositing a second thin film by means of a plasma atomic layer deposition (PEALD) method in a method of patterning a semiconductor device according to an embodiment of the present invention.
FIG. 4 is a diagram illustrating a step of depositing a second thin film by means of a plasma atomic layer deposition (PEALD) method in a method of patterning a semiconductor device according to a comparative example of the present invention.
5 is a cross-sectional view illustrating a process of depositing a second thin film by means of a plasma atomic layer deposition (PEALD) method in a method of patterning a semiconductor device according to a comparative example of the present invention.
6 is a cross-sectional view illustrating a process of implementing a second thin film pattern in a method of patterning a semiconductor device according to an embodiment and a comparative example of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 여러 실시예들을 예시적으로 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

명세서 전체에 걸쳐서, 막, 패턴, 영역 또는 기판과 같은 하나의 구성요소가 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 상기 다른 구성요소 "상에" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. Throughout the specification, when referring to a component such as a film, pattern, region or substrate as being “on” another component, the one component directly contacts “on” the other component, or , It can be interpreted that there may be other components interposed therebetween. On the other hand, when it is mentioned that one component is positioned "directly on" another component, it is interpreted that there are no other components interposed therebetween.

이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것일 수 있다. 동일한 부호는 동일한 요소를 지칭한다.Hereinafter, embodiments of the present invention will be described with reference to the drawings schematically showing ideal embodiments of the present invention. In the drawings, for example, depending on manufacturing techniques and/or tolerances, variations of the illustrated shape can be expected. Accordingly, embodiments of the inventive concept should not be construed as being limited to the specific shape of the region shown in the present specification, but should include, for example, a change in shape caused by manufacturing. In addition, in the drawings, the thickness or size of each layer may be exaggerated for convenience and clarity of description. Identical symbols refer to the same elements.

본 발명의 일부 실시예들에서 박막의 형성 방법은 화학적 기상 증착법(CVD) 또는 원자층 증착법(ALD; Atomic Layer Deposition)으로 구현될 수 있다. 특히, 원자층 증착법은 소스가스 및 반응가스 등을 기판이 배치된 반응기 내에 시간에 따라 불연속적으로 공급함으로써 증착이 구현되는 시분할 방식뿐만 아니라, 소스가스 및 반응가스 등이 공간적으로 이격되면서 연속적으로 공급되는 시스템 내에 기판이 순차적으로 이동함으로써 증착이 구현되는 공간분할 방식을 포함할 수 있다. In some embodiments of the present invention, a method of forming a thin film may be implemented by chemical vapor deposition (CVD) or atomic layer deposition (ALD). In particular, the atomic layer deposition method is a time-division method in which deposition is realized by discontinuously supplying a source gas and a reaction gas into a reactor in which the substrate is arranged over time, as well as a source gas and a reaction gas are continuously supplied while being spatially spaced apart. It may include a spatial division method in which deposition is implemented by sequentially moving the substrates in the system.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 패터닝 방법을 순차적으로 도해하는 단면도이다. 1 is a cross-sectional view sequentially illustrating a method of patterning a semiconductor device according to an embodiment of the present invention.

도 1의 (a) 내지 (g)를 순차적으로 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 패터닝 방법은 기판(10) 상에 대상막(20)을 형성하는 단계; 대상막(20) 상에 제 1 박막 패턴(30a)을 형성하는 단계; 제 1 박막 패턴(30a) 상에 플라즈마 원자층 증착법(PEALD)에 의하여 제 2 박막(40)을 증착하는 단계; 제 2 박막(40)에 대하여 전면식각 공정을 수행하여 제 1 박막 패턴(30a)의 측부에 위치하는 제 2 박막 패턴(40a)을 형성하는 단계; 제 1 박막 패턴(30a)을 선택적으로 제거하는 단계; 및 제 2 박막 패턴(40a)을 마스크 패턴으로 하여 대상막(20)을 식각하여 대상막 패턴(20a)을 형성하는 단계;를 포함한다. Referring to FIGS. 1A to 1G sequentially, a method for patterning a semiconductor device according to an embodiment of the present invention includes forming a target film 20 on a substrate 10; Forming a first thin film pattern 30a on the target film 20; Depositing a second thin film 40 on the first thin film pattern 30a by a plasma atomic layer deposition method (PEALD); Forming a second thin film pattern 40a positioned on a side of the first thin film pattern 30a by performing a front etching process on the second thin film 40; Selectively removing the first thin film pattern 30a; And forming the target layer pattern 20a by etching the target layer 20 using the second thin film pattern 40a as a mask pattern.

상기 단계들은 SAMP (Self-Aligned Multiple Patterning)와 같은 다중 패터닝(Multiple patterning) 공정에 적용될 수 있다. 예를 들어, 상기 단계들은, 도면에 도시된 것처럼, 더블 패터닝 공정(DPT; Double Patterning Technology)의 일부를 구성할 수 있다. 또한, 도면에 도시하지는 않았으나, 상기 단계들은, 예를 들어, 쿼드러플 패터닝 공정(QPT; Quadraple Patterning Technology)의 일부를 구성할 수도 있다. The above steps may be applied to a multiple patterning process such as Self-Aligned Multiple Patterning (SAMP). For example, the steps may constitute a part of a double patterning process (DPT), as shown in the drawing. Further, although not shown in the drawings, the steps may constitute, for example, a part of a quadraple patterning technology (QPT).

기판(10)은, 예를 들어, 반도체 기판, 도전체 기판 또는 절연체 기판 등을 포함할 수 있다. 다만, 기판(10)을 구성하는 물질에 의하여 본 발명의 권리범위가 한정되는 것은 아니다. The substrate 10 may include, for example, a semiconductor substrate, a conductor substrate, or an insulator substrate. However, the scope of the present invention is not limited by the material constituting the substrate 10.

대상막(20)과 제 1 박막 패턴(30a)은 식각 선택비를 가지는 물질로 각각 이루어질 수 있다. 대상막(20)과 제 2 박막 패턴(40a)은 식각 선택비를 가지는 물질로 각각 이루어질 수 있다. 제 1 박막 패턴(30a)과 제 2 박막 패턴(40a)은 식각 선택비를 가지는 물질로 각각 이루어질 수 있다. 본 명세서에서 두 구성요소가 식각 선택비를 가진다는 것은 특정 조건 하에서 식각 공정을 수행할 경우 각각의 구성요소를 이루는 물질의 식각률 차이로 어느 하나의 구성요소가 의미있게 잔류하되 다른 나머지 하나의 구성요소가 효과적으로 제거될 수 있다는 것을 의미할 수 있다. The target layer 20 and the first thin film pattern 30a may be formed of a material having an etch selectivity, respectively. The target layer 20 and the second thin film pattern 40a may be formed of a material having an etch selectivity, respectively. Each of the first thin film pattern 30a and the second thin film pattern 40a may be formed of a material having an etch selectivity. In the present specification, the fact that the two components have an etch selectivity means that when the etching process is performed under certain conditions, one component remains meaningfully, but the other component is the difference in the etch rate of the material constituting each component. It could mean that can be removed effectively.

도 1의 (c)를 참조하면, 제 1 박막 패턴(30a) 상에 플라즈마 원자층 증착법(PEALD)에 의하여 제 2 박막(40)을 균일하게 증착한다. 제 1 박막 패턴(30a)은 단차를 가지는 구조체로서, 예를 들어, 복수의 라인 앤드 스페이스(line and space) 패턴을 포함할 수 있다. Referring to FIG. 1C, a second thin film 40 is uniformly deposited on the first thin film pattern 30a by a plasma atomic layer deposition method (PEALD). The first thin film pattern 30a is a structure having a step difference, and may include, for example, a plurality of line and space patterns.

도 2는 본 발명의 일 실시예에 따른 반도체 소자의 패터닝 방법에서 플라즈마 원자층 증착법(PEALD)에 의하여 제 2 박막을 증착하는 단계를 단계적으로 도해하는 도면이고, 도 3은 본 발명의 일 실시예에 따른 반도체 소자의 패터닝 방법에서 플라즈마 원자층 증착법(PEALD)에 의하여 제 2 박막을 증착하는 과정을 도해하는 단면도이다. FIG. 2 is a diagram illustrating a step of depositing a second thin film by means of a plasma atomic layer deposition (PEALD) method in a patterning method of a semiconductor device according to an embodiment of the present invention, and FIG. 3 is an embodiment of the present invention. Is a cross-sectional view illustrating a process of depositing a second thin film by a plasma atomic layer deposition method (PEALD) in the patterning method of a semiconductor device according to FIG.

도 2 및 도 3을 함께 참조하면, 플라즈마 원자층 증착법(PEALD)에 의하여 제 2 박막(40)을 증착하는 단계는 기판(10) 상에 전구체(precursor) 가스를 제공하여 제 1 박막 패턴(30a) 상에 상기 전구체 가스의 적어도 일부가 흡착되는 제 1 단계; 기판(10) 상에 제 1 퍼지가스(purge gas)를 제공하는 제 2 단계; 기판(10) 상에 상기 반응가스를 공급하되 펄스형 플라즈마(pulsed plasma)를 발생시킴으로써 제 1 박막 패턴(30a) 상에 단위증착막을 형성하는 제 3 단계 및 기판(10) 상에 제 2 퍼지가스(purge gas)를 제공하는 제 4 단계를 포함하는 단위사이클을 적어도 1회 이상 수행함으로써 구현된다. 도 2에서는, 예시적으로, 상기 단위사이클이 2회 수행되는 과정을 도해한다. Referring to FIGS. 2 and 3 together, in the step of depositing the second thin film 40 by the plasma atomic layer deposition (PEALD) method, the first thin film pattern 30a is provided by providing a precursor gas on the substrate 10. A first step in which at least a portion of the precursor gas is adsorbed onto); A second step of providing a first purge gas on the substrate 10; A third step of forming a unit deposition film on the first thin film pattern 30a by supplying the reaction gas to the substrate 10 but generating a pulsed plasma, and a second purge gas on the substrate 10 It is implemented by performing at least one unit cycle including the fourth step of providing (purge gas). In FIG. 2, as an example, a process in which the unit cycle is performed twice is illustrated.

제 2 박막(40)은, 예시적으로, 산화막을 포함할 수 있다. 한편, 상기 전구체가스는, 예시적으로, 실리콘(Si), 티타늄(Ti) 및 탄탈륨(Ta) 중 어느 하나를 함유하는 무기물 또는 유기화합물일 수 있으며, 상기 반응가스는, 예시적으로, O2, N2O 및 O3 중 어느 하나일 수 있다. The second thin film 40 may include, for example, an oxide film. Meanwhile, the precursor gas may be an inorganic material or an organic compound containing any one of silicon (Si), titanium (Ti), and tantalum (Ta), and the reaction gas is, by way of example, O 2 , N 2 O and O 3 may be any one of.

제 2 박막(40)을 증착하는 단계에서, 상기 펄스형 플라즈마(pulsed plasma)는 주파수가 10 Hz 내지 1000 kHz의 범위를 가질 수 있다. 또한, 상기 펄스형 플라즈마에서 듀티 사이클(duty cycle)은 10 내지 90%의 범위를 가질 수 있는 바, 예를 들어, 온 타임(on time)은 5 μs 내지 90 ms의 범위를 가지며, 오프 타임(off time)은 5 μs 내지 90 ms의 범위를 가질 수 있다. 통상적으로 알에프(RF) 플라즈마는 플라즈마가 계속 온 상태임을 전제로 하는 것임에 반하여, 펄스형 플라즈마는 상대적으로 짧은 시간에 플라즈마가 온 상태와 오프 상태를 교대로 반복하는 것을 전제로 하는 것임을 구분해야 한다. In the step of depositing the second thin film 40, the pulsed plasma may have a frequency ranging from 10 Hz to 1000 kHz. In addition, in the pulsed plasma, a duty cycle may have a range of 10 to 90%, for example, an on time may have a range of 5 μs to 90 ms, and an off time ( off time) may have a range of 5 μs to 90 ms. In general, RF plasma is based on the premise that the plasma is continuously on, whereas the pulsed plasma is based on the premise that the plasma is alternately turned on and off in a relatively short time. .

본 발명자는, 제 2 박막(40)을 증착하는 단계 중에서, 기판(10) 상에 반응가스를 공급하되 펄스형 플라즈마(pulsed plasma)를 발생시켜 단위증착막을 형성하는 과정을 도입함으로써 제 1 박막 패턴(30a)의 측부에 위치하는 제 2 박막(40)의 밀도(density)가 개선될 수 있음을 확인하였다. 나아가, 상기 펄스형 플라즈마의 듀티 사이클을 변경함으로써 제 1 박막 패턴(30a)의 측부에 위치하는 제 2 박막(40)의 막질을 제어할 수 있음을 확인하였다. In the step of depositing the second thin film 40, the present inventors supply a reaction gas on the substrate 10, but generate a pulsed plasma to form a unit deposition film. It was confirmed that the density of the second thin film 40 positioned on the side of (30a) can be improved. Furthermore, it was confirmed that the film quality of the second thin film 40 positioned on the side of the first thin film pattern 30a can be controlled by changing the duty cycle of the pulsed plasma.

펄스형 플라즈마를 사용할 경우 짧은 시간 내에 플라즈마가 온/오프를 반복하면서 플라즈마의 직진성이 감소된다. 이는 이온 충돌(ion bombardment)에 의하여 생기는 단차 구조의 상하부(top/bottom)와 측벽(side) 상의 박막 간의 밀도 차이를 감소 내지 역전시키는 장점이 있다. In the case of using a pulsed plasma, the linearity of the plasma decreases while the plasma repeats on/off within a short time. This has the advantage of reducing or reversing the difference in density between the thin film on the top/bottom and sidewalls of the stepped structure caused by ion bombardment.

즉, 상기 제 3 단계는 플라즈마의 온오프 동작이 반복 수행됨으로써 플라즈마에 의해 생성된 상기 반응가스의 이온들이 제 1 박막 패턴(30a)에 흡착된 상기 전구체가스의 물질과 반응하고 나머지는 퍼지되는 단계가 반복하여 수행됨으로써 제 2 박막(40)의 불순물 농도를 상대적으로 감소시키고 제 1 박막 패턴(30a)의 측부에 위치하는 제 2 박막(40)의 밀도가 상대적으로 증가되는 단계를 포함할 수 있다. That is, the third step is a step in which the on-off operation of the plasma is repeatedly performed so that the ions of the reaction gas generated by the plasma react with the material of the precursor gas adsorbed on the first thin film pattern 30a, and the rest is purged. By being repeatedly performed, the impurity concentration of the second thin film 40 is relatively reduced, and the density of the second thin film 40 positioned on the side of the first thin film pattern 30a is relatively increased. .

이하에서는, 제 2 박막(40)을 증착하는 단계 중에서, 기판(10) 상에 반응가스를 공급하되 상술한 펄스형 플라즈마(pulsed plasma)를 발생시키는 것이 아니라 소위 다이렉트 플라즈마(direct plasma)를 발생시켜 단위증착막을 형성하는 과정을 비교예로서 설명한다. Hereinafter, in the step of depositing the second thin film 40, a reaction gas is supplied onto the substrate 10, but not by generating the above-described pulsed plasma, but by generating a so-called direct plasma. The process of forming the unit deposition film will be described as a comparative example.

도 4는 본 발명의 비교예에 따른 반도체 소자의 패터닝 방법에서 플라즈마 원자층 증착법(PEALD)에 의하여 제 2 박막을 증착하는 단계를 단계적으로 도해하는 도면이고, 도 5는 본 발명의 비교예에 따른 반도체 소자의 패터닝 방법에서 플라즈마 원자층 증착법(PEALD)에 의하여 제 2 박막을 증착하는 과정을 도해하는 단면도이다.4 is a diagram illustrating step by step of depositing a second thin film by a plasma atomic layer deposition method (PEALD) in the patterning method of a semiconductor device according to a comparative example of the present invention, and FIG. A cross-sectional view illustrating a process of depositing a second thin film by a plasma atomic layer deposition method (PEALD) in a semiconductor device patterning method.

도 4 및 도 5를 함께 참조하면, 플라즈마 원자층 증착법(PEALD)에 의하여 제 2 박막(40)을 증착하는 단계는 기판(10) 상에 전구체(precursor) 가스를 제공하여 제 1 박막 패턴(30a) 상에 상기 전구체 가스의 적어도 일부가 흡착되는 제 1 단계; 기판(10) 상에 제 1 퍼지가스(purge gas)를 제공하는 제 2 단계; 기판(10) 상에 상기 반응가스를 공급하되 다이렉트 플라즈마(direct plasma)를 발생시킴으로써 제 1 박막 패턴(30a) 상에 단위증착막을 형성하는 제 3 단계 및 기판(10) 상에 제 2 퍼지가스(purge gas)를 제공하는 제 4 단계를 포함하는 단위사이클을 적어도 1회 이상 수행함으로써 구현된다. 도 4에서는, 예시적으로, 상기 단위사이클이 2회 수행되는 과정을 도해한다. Referring to FIGS. 4 and 5 together, in the step of depositing the second thin film 40 by the plasma atomic layer deposition method (PEALD), the first thin film pattern 30a is provided by providing a precursor gas on the substrate 10. A first step in which at least a portion of the precursor gas is adsorbed onto); A second step of providing a first purge gas on the substrate 10; A third step of forming a unit deposition film on the first thin film pattern 30a by supplying the reaction gas to the substrate 10 but generating a direct plasma, and a second purge gas on the substrate 10 ( It is implemented by performing at least one unit cycle including the fourth step of providing purge gas). In FIG. 4, by way of example, a process in which the unit cycle is performed twice is illustrated.

다이렉트 플라즈마를 사용하는 경우, 플라즈마의 직진성으로 인하여 단차 구조의 상하부(top/bottom)에 형성되는 제 2 박막(40)에 비하여 단차 구조의 측벽(side)에 형성되는 제 2 박막(40)이 낮은 밀도(density)를 가지는 것으로 확인되었다. 낮은 밀도를 가지는 측벽 상의 제 2 박막(40)은 제 2 박막(40)을 식각하는 과정에서 과식각(over etching)되어 원하는 크기의 제 2 박막 패턴(40a)을 구현하기 어려운 단점을 가진다. In the case of using direct plasma, the second thin film 40 formed on the sidewall of the stepped structure is lower than the second thin film 40 formed on the top/bottom of the stepped structure due to the linearity of the plasma. It was confirmed to have a density (density). The second thin film 40 on the sidewall having a low density has a disadvantage in that it is difficult to implement the second thin film pattern 40a having a desired size because it is over-etched in the process of etching the second thin film 40.

도 6은 본 발명의 일 실시예 및 비교예에 따른 반도체 소자의 패터닝 방법에서 제 2 박막 패턴을 구현하는 과정을 도해하는 단면도이다.6 is a cross-sectional view illustrating a process of implementing a second thin film pattern in a method of patterning a semiconductor device according to an embodiment and a comparative example of the present invention.

도 6의 (a), (b), (c) 는 본 발명의 비교예에 따른 반도체 소자의 패터닝 방법에서 제 2 박막 패턴을 구현하는 과정을 도해하며, 도 6의 (a), (b), (d) 는 본 발명의 일 실시예에 따른 반도체 소자의 패터닝 방법에서 제 2 박막 패턴을 구현하는 과정을 도해하는 것이다. 6A, 6B, and 6C illustrate a process of implementing a second thin film pattern in a method for patterning a semiconductor device according to a comparative example of the present invention, and FIGS. 6A and 6B , (d) illustrates a process of implementing a second thin film pattern in a method for patterning a semiconductor device according to an embodiment of the present invention.

도 6의 (a)를 참조하면, 기판(10) 상에 대상막(20)을 형성한 후, 대상막(20) 상에 제 1 박막 패턴(30a)을 형성한다. Referring to FIG. 6A, after forming the target film 20 on the substrate 10, the first thin film pattern 30a is formed on the target film 20.

도 6의 (b)를 참조하면, 제 1 박막 패턴(30a) 상에 플라즈마 원자층 증착법(PEALD)에 의하여 제 2 박막(40)을 균일하게 증착한다. 다만, 본 발명의 비교예에 따른 반도체 소자의 패터닝 방법에서는 도 4 및 도 5에 도시된 것처럼 다이렉트 플라즈마(direct plasma)를 발생시켜 단위증착막을 형성하는 플라즈마 원자층 증착법(PEALD)을 사용하는 반면에, 본 발명의 일 실시예에 따른 반도체 소자의 패터닝 방법에서는 도 2 및 도 3에 도시된 것처럼 펄스형 플라즈마(pulsed plasma)를 발생시켜 단위증착막을 형성하는 플라즈마 원자층 증착법(PEALD)을 사용한다. Referring to FIG. 6B, the second thin film 40 is uniformly deposited on the first thin film pattern 30a by the plasma atomic layer deposition method (PEALD). However, in the patterning method of a semiconductor device according to the comparative example of the present invention, a plasma atomic layer deposition method (PEALD) in which a unit deposition film is formed by generating direct plasma as shown in FIGS. 4 and 5 is used. , In the patterning method of a semiconductor device according to an embodiment of the present invention, as shown in FIGS. 2 and 3, a plasma atomic layer deposition method (PEALD) is used to form a unit deposition layer by generating a pulsed plasma.

도 6의 (c)를 참조하면, 본 발명의 비교예에 따른 반도체 소자의 패터닝 방법에서는 제 2 박막(40)에 대하여 전면식각 공정을 수행하여 제 1 박막 패턴(30a)의 상부에 위치하는 제 2 박막(40)과 제 1 박막 패턴(30a) 사이의 제 2 박막(40)을 제거하고, 제 1 박막 패턴(30a)의 측부에 위치하는 제 2 박막(40)만 잔류하게 되어 제 2 박막 패턴(40a)을 형성하게 된다. 이 경우, 다이렉트 플라즈마의 직진성에 기인하여 제 1 박막 패턴(30a)의 측부에 위치하는 제 2 박막(40)의 밀도가 상대적으로 낮아서 상기 전면식각 공정에서 일부가 제거되어 원하는 크기의 제 2 박막 패턴(40a)을 구현할 수 없다는 문제점이 있다. Referring to FIG. 6C, in the patterning method of a semiconductor device according to the comparative example of the present invention, a front etching process is performed on the second thin film 40 to form a first thin film pattern 30a. 2 The second thin film 40 between the thin film 40 and the first thin film pattern 30a is removed, and only the second thin film 40 positioned on the side of the first thin film pattern 30a remains. A pattern 40a is formed. In this case, due to the straightness of the direct plasma, the density of the second thin film 40 positioned on the side of the first thin film pattern 30a is relatively low, so that a part of the second thin film pattern having a desired size is removed in the front etching process. There is a problem that (40a) cannot be implemented.

도 6의 (d)를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 패터닝 방법에서는 제 2 박막(40)에 대하여 전면식각 공정을 수행하여 제 1 박막 패턴(30a)의 상부에 위치하는 제 2 박막(40)과 제 1 박막 패턴(30a) 사이의 제 2 박막(40)을 제거하고, 제 1 박막 패턴(30a)의 측부에 위치하는 제 2 박막(40)만 잔류하게 되어 제 2 박막 패턴(40a)을 형성하게 된다. 이 경우, 펄스형 플라즈마는 직진성을 상대적으로 감소시켜 제 1 박막 패턴(30a)의 측부에 위치하는 제 2 박막(40)의 밀도가 상대적으로 높아져서 상기 전면식각 공정에서도 원하는 크기의 제 2 박막 패턴(40a)을 구현할 수 있다. Referring to FIG. 6D, in the patterning method of a semiconductor device according to an embodiment of the present invention, a front etching process is performed on the second thin film 40 to be positioned above the first thin film pattern 30a. The second thin film 40 between the second thin film 40 and the first thin film pattern 30a is removed, and only the second thin film 40 positioned on the side of the first thin film pattern 30a remains. A thin film pattern 40a is formed. In this case, the pulse-type plasma relatively decreases the straightness, so that the density of the second thin film 40 positioned on the side of the first thin film pattern 30a is relatively high, so that the second thin film pattern ( 40a) can be implemented.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.The present invention has been described with reference to the embodiments shown in the drawings, but these are merely exemplary, and those of ordinary skill in the art will appreciate that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention should be determined by the technical spirit of the appended claims.

10 : 기판
20 : 대상막
30a : 제 1 박막 패턴
40 : 제 2 박막
40a : 제 2 박막 패턴10: substrate
20: target film
30a: first thin film pattern
40: second thin film
40a: second thin film pattern

Claims (9)

기판 상에 대상막을 형성하는 단계;
상기 대상막 상에 제 1 박막 패턴을 형성하는 단계;
상기 제 1 박막 패턴 상에 제 1 박막과 식각선택비를 가지는 제 2 박막을 균일하게 형성하기 위하여, 상기 기판 상에 전구체가스를 제공하여 상기 제 1 박막 패턴 상에 상기 전구체가스의 적어도 일부가 흡착되는 제 1 단계; 상기 기판 상에 제 1 퍼지가스를 제공하는 제 2 단계; 상기 기판 상에 반응가스를 공급하되 펄스형 플라즈마(pulsed plasma)를 발생시킴으로써 상기 제 1 박막 패턴 상에 단위증착막을 형성하는 제 3 단계; 및 상기 기판 상에 제 2 퍼지가스를 제공하는 제 4 단계;를 포함하는 단위사이클을 적어도 1회 이상 수행하는 플라즈마 원자층 증착법(PEALD)에 의하여 상기 제 2 박막을 증착하는 단계;
상기 제 2 박막에 대하여 전면식각 공정을 수행하여 상기 제 2 박막 중에서 상기 제 1 박막 패턴의 상부에 위치하는 제 2 박막과 상기 제 1 박막 패턴 사이의 제 2 박막을 제거하고, 상기 제 1 박막 패턴의 측부에 위치하는 제 2 박막만 잔류하게 되어 제 2 박막 패턴을 형성하는 단계;
상기 제 1 박막 패턴을 선택적으로 제거하는 단계; 및
상기 제 2 박막 패턴을 마스크 패턴으로 하여 상기 대상막을 식각하여 대상막 패턴을 형성하는 단계;
를 포함하되,
상기 펄스형 플라즈마를 사용하여 플라즈마의 직진성을 감소시킴으로써 상기 제 1 박막 패턴의 상부에 위치하는 제 2 박막과 상기 제 1 박막 패턴 사이의 제 2 박막의 밀도와, 상기 제 1 박막 패턴의 측부에 위치하는 제 2 박막의 밀도 간의 차이를 감소시켜 상기 제 2 박막 패턴의 밀도를 상기 펄스형 플라즈마를 사용하지 않을 경우보다 상대적으로 증가시키는 것을 특징으로 하는,
반도체 소자의 패터닝 방법.Forming a target film on the substrate;
Forming a first thin film pattern on the target film;
In order to uniformly form the first thin film and the second thin film having an etch selectivity on the first thin film pattern, a precursor gas is provided on the substrate so that at least a portion of the precursor gas is adsorbed onto the first thin film pattern. The first step; A second step of providing a first purge gas on the substrate; A third step of forming a unit deposition film on the first thin film pattern by supplying a reaction gas onto the substrate and generating a pulsed plasma; And a fourth step of providing a second purge gas on the substrate; depositing the second thin film by means of a plasma atomic layer deposition method (PEALD) performing at least one unit cycle including;
A front etching process is performed on the second thin film to remove the second thin film between the second thin film and the first thin film pattern among the second thin films, and the first thin film pattern Forming a second thin film pattern by remaining only the second thin film positioned on the side of
Selectively removing the first thin film pattern; And
Forming a target layer pattern by etching the target layer using the second thin film pattern as a mask pattern;
Including,
Density of a second thin film between the second thin film pattern and the first thin film pattern and the second thin film positioned above the first thin film pattern by reducing the linearity of the plasma using the pulsed plasma, and positioned on the side of the first thin film pattern By reducing the difference between the density of the second thin film, characterized in that the density of the second thin film pattern is relatively increased compared to when the pulsed plasma is not used,
Method for patterning semiconductor devices. 제 1 항에 있어서,
상기 제 3 단계는 플라즈마의 온오프 동작이 반복 수행됨으로써 플라즈마에 의해 생성된 상기 반응가스의 이온들이 상기 제 1 박막 패턴에 흡착된 상기 전구체가스의 물질과 반응하고 나머지는 퍼지되는 단계가 반복하여 수행됨으로써 상기 제 2 박막의 불순물 농도를 상대적으로 감소시키고 상기 제 1 박막 패턴의 측부에 위치하는 상기 제 2 박막의 밀도가 상대적으로 증가되는 단계를 포함하는, 반도체 소자의 패터닝 방법.The method of claim 1,
In the third step, the on-off operation of the plasma is repeatedly performed, so that the ions of the reaction gas generated by the plasma react with the material of the precursor gas adsorbed on the first thin film pattern, and the remainder is purged. Thereby relatively reducing the impurity concentration of the second thin film and relatively increasing the density of the second thin film positioned on the side of the first thin film pattern. 제 1 항에 있어서,
상기 제 2 박막을 증착하는 단계에서, 상기 펄스형 플라즈마(pulsed plasma)는 주파수가 10 Hz 내지 1000 kHz의 범위를 가지고, 듀티 사이클(duty cycle)은 10 내지 90%의 범위를 가지는 것을 특징으로 하는, 반도체 소자의 패터닝 방법.The method of claim 1,
In the step of depositing the second thin film, the pulsed plasma has a frequency ranging from 10 Hz to 1000 kHz, and a duty cycle ranging from 10 to 90%. , Method for patterning a semiconductor device. 제 3 항에 있어서,
상기 제 2 박막을 증착하는 단계에서, 상기 듀티 사이클을 변경함으로써 상기 제 1 박막 패턴의 측부에 위치하는 상기 제 2 박막의 막질을 제어하는 것을 특징으로 하는, 반도체 소자의 패터닝 방법.The method of claim 3,
In the step of depositing the second thin film, the film quality of the second thin film positioned on the side of the first thin film pattern is controlled by changing the duty cycle. 제 1 항에 있어서,
상기 제 2 박막은 산화막을 포함하는 것을 특징으로 하는, 반도체 소자의 패터닝 방법.The method of claim 1,
The method of patterning a semiconductor device, characterized in that the second thin film includes an oxide film. 제 1 항에 있어서,
상기 전구체가스는 실리콘(Si), 티타늄(Ti) 및 탄탈륨(Ta) 중 어느 하나를 함유하는 무기물 또는 유기화합물인 것을 특징으로 하는, 반도체 소자의 패터닝 방법.The method of claim 1,
The precursor gas is an inorganic material or an organic compound containing any one of silicon (Si), titanium (Ti), and tantalum (Ta). 제 1 항에 있어서,
상기 반응가스는 산소성분(O)을 함유하는 O2, N2O 및 O3 중 어느 하나인 것을 특징으로 하는, 반도체 소자의 패터닝 방법.The method of claim 1,
The reaction gas is a method of patterning a semiconductor device, characterized in that any one of O 2 , N 2 O and O 3 containing an oxygen component (O). 제 1 항에 있어서,
상기 단계들은 SAMP (Self-Aligned Multiple Patterning) 공정의 일부를 구성하는 것을 특징으로 하는, 반도체 소자의 패터닝 방법.The method of claim 1,
The steps are characterized in that to form part of a SAMP (Self-Aligned Multiple Patterning) process, a method for patterning a semiconductor device. 삭제delete
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11948777B2 (en) 2021-06-30 2024-04-02 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102686758B1 (en) * 2018-06-29 2024-07-18 에이에스엠 아이피 홀딩 비.브이. Method for depositing a thin film and manufacturing a semiconductor device
KR102368955B1 (en) * 2019-11-11 2022-03-02 한양대학교 산학협력단 Method for selectively manufacturing a material film and Method for manufacturing a metal film

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100062592A1 (en) 2008-09-09 2010-03-11 Tokyo Electron Limited Method for forming gate spacers for semiconductor devices
US20110217838A1 (en) 2010-03-05 2011-09-08 Asm Japan K.K. Method for forming interconnect structure having airgap
US20150126042A1 (en) * 2013-11-07 2015-05-07 Novellus Systems, Inc. Soft landing nanolaminates for advanced patterning

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6451390B1 (en) * 2000-04-06 2002-09-17 Applied Materials, Inc. Deposition of TEOS oxide using pulsed RF plasma
KR101073135B1 (en) * 2007-08-14 2011-10-12 주식회사 하이닉스반도체 Method for forming fine pattern in semiconductor device
US8912097B2 (en) * 2009-08-20 2014-12-16 Varian Semiconductor Equipment Associates, Inc. Method and system for patterning a substrate
KR101993725B1 (en) * 2014-11-25 2019-06-27 주식회사 원익아이피에스 Method of fabricating thin film using plasma enhanced atomic layer deposition
US9673059B2 (en) * 2015-02-02 2017-06-06 Tokyo Electron Limited Method for increasing pattern density in self-aligned patterning integration schemes

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100062592A1 (en) 2008-09-09 2010-03-11 Tokyo Electron Limited Method for forming gate spacers for semiconductor devices
US20110217838A1 (en) 2010-03-05 2011-09-08 Asm Japan K.K. Method for forming interconnect structure having airgap
US20150126042A1 (en) * 2013-11-07 2015-05-07 Novellus Systems, Inc. Soft landing nanolaminates for advanced patterning

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11948777B2 (en) 2021-06-30 2024-04-02 Samsung Electronics Co., Ltd. Method of manufacturing semiconductor device

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