KR101848244B1 - 계단형 게이트 전극을 포함하는 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 계단형 게이트 전극을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다. 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 다수의 에피택셜층(epitaxial layer) 구조의 반도체 기판 상에 캡층(cap layer)을 형성하고 상기 캡층의 일부를 식각하여 활성영역을 형성하는 단계, 상기 활성영역과 상기 캡층 상에 제 1 질화막, 제 2 질화막 및 게이트 형성을 위한 레지스트 패턴을 순차적으로 형성하는 단계, 상기 레지스트 패턴을 통해 상기 제 2 질화막과 상기 제 1 질화막을 순차적으로 식각하고 상기 레지스트 패턴을 제거하여 계단형의 게이트 절연막 패턴을 형성하는 단계, 상기 제 2 질화막 상에 게이트 헤드 패턴을 형성하는 단계, 상기 게이트 절연막 패턴을 통해 상기 반도체 기판 최상부의 쇼트키층 일부를 식각하여 언더컷(under-cut) 영역을 형성하는 단계, 상기 게이트 절연막 패턴과 상기 게이트 헤드 패턴을 통해 내열성 금속을 증착하여 계단형의 게이트 전극을 형성하는 단계 및 상기 게이트 헤드 패턴을 제거하고 절연막을 증착하는 단계를 포함한다.

Description

계단형 게이트 전극을 포함하는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE INCLUDING STEP INDEX GATE ELECTRODE AND FABRICATION METHOD THEREOF}
본 발명은 전계효과형 고주파 반도체 소자에 관한 것으로, 계단형 게이트 전극을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
도 1a 내지 도 1d는 종래 기술에 의한 고전자 이동도 트랜지스터(HEMT) 또는 금속-반도체 전계효과 트랜지스터(MESFET)과 같은 전계효과형 고주파 반도체 소자의 제조 방법을 나타낸 도면이다.
먼저, 도 1a와 같이, SiC 기판(101), AlN 버퍼층(103), 도핑되지 않은 GaN 채널층(105), 도핑되지 않은 AlGaN 스페이서층(107) 및 도핑되지 않은 AlGaN 쇼트키층(109)이 적층된 구조의 반도체 기판을 건식 식각(dry etching)하여 활성영역을 정의한다.
이어서, 도 1b와 같이, 오믹(Ohmic) 금속 전극(111)을 형성한 후 PMMA와 co-polymer 레지스트를 도포하고 전자선 리소그라피 방법으로 노광하여 T형 레지스트 패턴(113)을 형성한다.
이어서, 도 1c와 같이, 진공증착 장비를 사용하여 Ni/Au로 구성된 게이트 금속(115)을 증착하고, 리프트 오프(Lift-off) 공정을 통해 레지스트 패턴(113)을 제거하면 도 1d와 같은 T형 게이트 전극(117)이 완성된다.
그러나, 위와 같은 방법으로 형성된 종래의 반도체 소자에서는 PMMA와 co-polymer를 사용하여 T형 레지스트 패턴을 형성하였기 때문에, 미세한 게이트 길이를 갖는 T형 게이트 전극을 형성할 경우에는 게이트 패턴의 좁은 개구부 부근에서 게이트 금속이 균일하게 증착되지 않는 문제가 있다. 또한, 게이트 전극의 저항을 낮추기 위해 게이트 금속을 두껍게 증착할 경우에는 진공증착 장비의 온도가 높아져 레지스트 패턴이 변형되기 때문에, T형 게이트 전극을 안정적으로 형성할 수 없게 된다.
또한, 기존의 T형 게이트 전극을 사용하여 고주파 반도체 소자를 제작하는 경우에는 게이트와 드레인 전극 사이에 높은 전기장이 발생하여 반도체 소자의 파괴전압이 낮아지고 소자의 신뢰성이 떨어지는 문제가 있다.
본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로, 미세한 길이를 갖는 게이트 전극을 포함하는 고주파 반도체 소자를 안정적으로 제조할 수 있는 방법을 제공하는 것을 목적으로 한다.
또한, 계단형의 게이트 전극을 형성하여 저항 값이 작고, 게이트와 드레인 전극 사이의 전기장을 완화할 수 있으며, 파괴전압이 높은 고주파 반도체 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위한 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 다수의 에피택셜층(epitaxial layer) 구조의 반도체 기판 상에 캡층(cap layer)을 형성하고 상기 캡층의 일부를 식각하여 활성영역을 형성하는 단계, 상기 활성영역과 상기 캡층 상에 제 1 질화막, 제 2 질화막 및 게이트 형성을 위한 레지스트 패턴을 순차적으로 형성하는 단계, 상기 레지스트 패턴을 통해 상기 제 2 질화막과 상기 제 1 질화막을 순차적으로 식각하고 상기 레지스트 패턴을 제거하여 계단형의 게이트 절연막 패턴을 형성하는 단계, 상기 제 2 질화막 상에 게이트 헤드 패턴을 형성하는 단계, 상기 게이트 절연막 패턴을 통해 상기 반도체 기판 최상부의 쇼트키층 일부를 식각하여 언더컷(under-cut) 영역을 형성하는 단계, 상기 게이트 절연막 패턴과 상기 게이트 헤드 패턴을 통해 내열성 금속을 증착하여 계단형의 게이트 전극을 형성하는 단계 및 상기 게이트 헤드 패턴을 제거하고 절연막을 증착하는 단계를 포함한다.
상기 언더컷 영역에는 상기 게이트 전극과 상기 쇼트키층 사이에 공기공동(air-cavity)이 형성될 수 있다.
본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 상기 제 2 질화막의 형성 이전에 상기 캡층의 양 측면 상에 Ti, Al, Ni, Pd 및 Au 중 적어도 하나의 금속을 증착하여 오믹(Ohmic) 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 의한 반도체 소자는, 다수의 에피택셜층 구조를 가지고, 최상부의 쇼트키층 일부에는 언더컷 영역이 형성되는 반도체 기판, 상기 반도체 기판 상에 순차적으로 형성되어 계단형의 게이트 절연막 패턴을 형성하는 캡층, 제 1 질화막 및 제 2 질화막 및 상기 게이트 절연막 패턴을 통해 내열성 금속이 증착되어 형성되는 계단형의 게이트 전극을 포함하고, 상기 언더컷 영역에는 상기 게이트 전극과 상기 쇼트키층 사이에 공기공동이 형성되는 것을 특징으로 한다.
본 발명에 의하면, 광 포토레지스트와 식각률이 서로 다른 2층의 질화막을 이용하여 미세한 계단형의 게이트 전극을 가지는 고주파 반도체 소자를 안정적으로 제조할 수 있다.
또한, 계단형의 게이트 전극 및 게이트 전극과 쇼트키층과의 접촉 부분에 공기공동을 형성함으로써, 낮은 게이트 저항을 가지고 파괴전압이 높은 반도체 소자를 제조할 수 있다.
도 1a 내지 도 1d는 종래 기술에 의한 전계효과형 고주파 반도체 소자의 제조 방법을 나타낸 도면.
도 2a 내지 도 2h는 본 발명의 일 실시예에 의한 계단형 게이트 전극을 포함하는 반도체 소자의 제조 방법을 나타낸 도면.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 의한 계단형 게이트 전극을 포함하는 반도체 소자의 제조 방법을 나타낸 도면이다.
도 2a 내지 도 2h를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자의 제조 방법은, 다수의 에피택셜층(epitaxial layer) 구조의 반도체 기판(200) 상에 캡층(cap layer)(211)을 형성하고 캡층(211)의 일부를 식각하여 활성영역(210)을 형성하는 단계, 활성영역(210)과 캡층(211) 상에 제 1 질화막(215), 제 2 질화막(217) 및 게이트 형성을 위한 레지스트 패턴(219)을 순차적으로 형성하는 단계, 레지스트 패턴(219)을 통해 제 2 질화막(217)과 제 1 질화막(215)을 순차적으로 식각하고 레지스트 패턴(219)을 제거하여 계단형의 게이트 절연막 패턴(220)을 형성하는 단계, 제 2 질화막(215) 상에 게이트 헤드 패턴(221)을 형성하는 단계, 게이트 절연막 패턴(220)을 통해 반도체 기판(200) 최상부의 쇼트키층(209) 일부를 식각하여 언더컷(under-cut) 영역(230)을 형성하는 단계, 게이트 절연막 패턴(220)과 게이트 헤드 패턴(221)을 통해 내열성 금속을 증착하여 계단형의 게이트 전극(223)을 형성하는 단계 및 게이트 헤드 패턴(221)을 제거하고 절연막(227)을 증착하는 단계를 포함한다.
구체적으로, 먼저 도 2a와 같이 다수의 에피택셜층 구조의 반도체 기판(200) 상에 도핑되지 않은 GaN 캡층(211)을 형성하고, 광 레지스트 패턴을 사용하여 캡층(211)을 건식 식각하여 활성영역(210)을 형성한다. 여기에서 반도체 기판(200)은 SiC 기판(201), AlN 버퍼층(203), 도핑되지 않은 GaN 채널층(205), 도핑되지 않은 AlGaN 스페이서층(207) 및 도핑되지 않은 AlGaN 쇼트키층(209)을 포함하는 구조로 형성될 수 있다. 이 때 캡층(211)의 양 측면 상에 진공 증착 장치를 이용하여 Ti, Al, Ni, Pd 및 Au 중 적어도 하나의 금속을 증착한 후 830℃에서 열처리하여 오믹(Ohmic) 전극(213)을 형성할 수 있다. 오믹 전극(213)은 드레인 및 소스 전극으로 기능할 수 있다.
이어서, 도 2b와 같이 활성영역(210)과 캡층(211) 상에 계단형 게이트 전극 형성을 위한 제 1 질화막(215)과 제 2 질화막(217)을 형성한다. 이 때 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정이 사용될 수 있고, 제 1 질화막(215)은 320℃ ~ 350℃의 고온에서 1500Å 두께로, 제 2 질화막(217)은 100℃의 저온에서 1500Å 두께로 증착될 수 있다.
이어서, 도 2c와 같이 광 리소그라피 방법으로 미세한 게이트 영역을 정의하기 위한 레지스트 패턴(219)을 형성한다.
이어서, 도 2d 및 도 2e와 같이 레지스트 패턴(219)을 통해 제 2 질화막(217)과 제 1 질화막(215)을 차례로 건식 식각하고 레지스트 패턴(219)을 제거하여 계단형의 개구부를 가지는 게이트 절연막 패턴(220)을 형성한다. 이 때 제 1, 2 질화막(215, 217)의 식각률 차이로 인해 제 1 질화막(215)보다 제 2 질화막(217)의 개구부가 더 넓은 계단 모양의 패턴(220)이 만들어지게 된다.
이어서, 도 2f와 같이 광 리소그라피 방법으로 게이트 헤드 패턴(221)을 형성하고, SF6를 이용하는 ICP(Inductive Coupled Plasma) 건식 식각 장치를 사용하여 쇼트키층(209)의 일부를 식각하여 언더컷 영역(230)을 형성한다.
이어서, 도 2g와 같이 스퍼터링(Sputtering) 증기증착법을 사용하여 WNx, WSix, W 및 Mo 중 적어도 하나의 내열성 금속을 증착시켜 게이트 전극(223)을 형성한다. 여기에서, 언더컷 영역(230)에는 쇼트키층(209)과 게이트 전극(223) 사이에 공기공동(air-cavity)(225)이 형성된다.
이어서, 도 2h와 같이 게이트 헤드 패턴(221)을 리프트-오프(lift-off) 방법으로 제거하고, 반도체 소자를 보호하기 위한 절연막(227)을 증착함으로써 고주파 반도체 소자의 제작이 완료된다.
이와 같이, 광 포토레지스트와 식각률이 서로 다른 2층의 질화막(215, 217)을 이용하여 미세한 계단형의 게이트 전극(223)을 안정적으로 형성할 수 있고, 추가적인 식각 공정을 통해 쇼트키층(209)과의 접촉 부분에 공기공동(225)을 형성할 수 있다. 본 발명에 의해 제조된 반도체 소자는 낮은 게이트 저항을 가지게 되고, 게이트와 드레인 전극 사이에서 발생하는 전기장을 완화할 수 있기 때문에 파괴전압이 높은 장점이 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
101, 201 : SiC 기판 103, 203 : AlN 버퍼층
105, 205 : GaN 채널층 107, 207 : AlGaN 스페이서층
109, 209 : AlGaN 쇼트키층 111 : 오믹 금속 전극
113 : T형 레지스트 패턴 115 : 게이트 금속
117 : T형 게이트 전극 200 : 반도체 기판
210 : 활성영역 220 : 게이트 절연막 패턴
230 : 언더컷 영역 211 : 캡층
213 : 오믹 전극 215 : 제 1 질화막
217 : 제 2 질화막 219 : 레지스트 패턴
221 : 게이트 헤드 패턴 223 : 내열성 금속
225 : 게이트 전극 227 : 절연막

Claims (11)

  1. 다수의 에피택셜층(epitaxial layer) 구조의 반도체 기판 상에 캡층(cap layer)을 형성하고 상기 캡층의 일부를 식각하여 활성영역을 형성하는 단계;
    상기 활성영역과 상기 캡층 상에 제 1 질화막, 제 2 질화막 및 게이트 형성을 위한 레지스트 패턴을 순차적으로 형성하는 단계;
    상기 레지스트 패턴을 통해 상기 제 2 질화막과 상기 제 1 질화막을 순차적으로 식각하고 상기 레지스트 패턴을 제거하여 계단형의 게이트 절연막 패턴을 형성하는 단계;
    상기 제 2 질화막 상에 게이트 헤드 패턴을 형성하는 단계;
    상기 게이트 절연막 패턴을 통해 상기 반도체 기판 최상부의 쇼트키층 일부를 식각하여 언더컷(under-cut) 영역을 형성하는 단계;
    상기 게이트 절연막 패턴과 상기 게이트 헤드 패턴을 통해 내열성 금속을 증착하여 계단형의 게이트 전극을 형성하는 단계; 및
    상기 게이트 헤드 패턴을 제거하고 절연막을 증착하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 언더컷 영역에는 상기 게이트 전극과 상기 쇼트키층 사이에 공기공동(air-cavity)이 형성되는
    반도체 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 반도체 기판은 SiC 기판, AlN 버퍼층, GaN 채널층, AlGaN 스페이서층 및 AlGaN 쇼트키층이 적층된 구조를 가지는
    반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 제 1 질화막은 PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정을 통해 섭씨 320도 내지 350도에서 1500Å의 두께로 증착되는
    반도체 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 제 2 질화막은 PECVD 공정을 통해 섭씨 100도에서 1500Å의 두께로 증착되는
    반도체 소자의 제조 방법.
  6. 제 1항에 있어서,
    상기 게이트 전극은 스퍼터링(Sputtering)법에 의해 WNx, WSix, W 및 Mo 중 적어도 하나의 내열성 금속을 증착하여 형성되는
    반도체 소자의 제조 방법.
  7. 제 1항에 있어서,
    상기 제 2 질화막의 형성 이전에, 상기 캡층의 양 측면 상에 Ti, Al, Ni, Pd 및 Au 중 적어도 하나의 금속을 증착하여 오믹(Ohmic) 전극을 형성하는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
  8. 다수의 에피택셜층(epitaxial layer) 구조를 가지고, 최상부의 쇼트키층 일부에는 언더컷(under-cut) 영역이 형성되는 반도체 기판;
    상기 반도체 기판 상에 순차적으로 형성되어 계단형의 게이트 절연막 패턴을 형성하는 캡층(cap layer), 제 1 질화막 및 제 2 질화막;
    상기 캡층과 상기 제 1 질화막 사이의 양 측면에 형성된 오믹 전극; 및
    상기 게이트 절연막 패턴을 통해 내열성 금속이 증착되어 형성되는 계단형의 게이트 전극
    을 포함하고, 상기 언더컷 영역에는 상기 게이트 전극과 상기 쇼트키층 사이에 공기공동(air-cavity)이 형성되며,
    상기 제 1 질화막은 상기 쇼트키층의 상면, 상기 캡층의 상면 및 상기 오믹 전극의 상면과 접하는
    반도체 소자.
  9. 제 8항에 있어서,
    상기 반도체 기판은 SiC 기판, AlN 버퍼층, GaN 채널층, AlGaN 스페이서층 및 AlGaN 쇼트키층이 적층된 구조를 가지는
    반도체 소자.
  10. 제 8항에 있어서,
    상기 게이트 전극은 스퍼터링(Sputtering)법에 의해 증착된 WNx, WSix, W 및 Mo 중 적어도 하나의 내열성 금속으로 형성되는
    반도체 소자.
  11. 제 8항에 있어서,
    상기 오믹 전극은 Ti, Al, Ni, Pd 및 Au 중 적어도 하나의 금속으로 형성되는
    반도체 소자.
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