KR101386189B1

KR101386189B1 - 박막 트랜지스터 표시판 및 이의 제조 방법

Info

Publication number: KR101386189B1
Application number: KR1020080025997A
Authority: KR
Inventors: 배주한; 김장겸
Original assignee: 삼성디스플레이 주식회사
Priority date: 2008-03-20
Filing date: 2008-03-20
Publication date: 2014-04-17
Also published as: US20090236604A1; US8293564B2; US20110129952A1; US7888717B2; KR20090100679A

Abstract

박막 트랜지스터 표시판은 컬러필터와 게이트 라인을 포함한다. 컬러필터는 역 테이퍼 형상으로 형성되고, 게이트 라인 공정시 컬러필터의 역 테이퍼 형상에 의해 게이트 라인이 패터닝된다. 이에 따라, 박막 트랜지스터 표시판은 마스크 개수를 감소시키고, 제조 원가를 감소시키며, 생산성을 향상시킨다.

Description

박막 트랜지스터 표시판 및 이의 제조 방법{THIN FILM TRANSISTOR DISPLAY SUBSTRATE AND METHOD OF FARICATING THE SAME}

본 발명은 표시장치용 박막 트랜지스터 표시판에 관한 것으로, 더욱 상세하게는 컬러필터를 구비하는 박막 트랜지스터 표시판 및 이의 제조 방법에 관한 것이다.

일반적으로, 액정표시패널은 다수의 박막으로 이루어지며, 각 박막을 패터닝하기 위해 고가의 마스크들이 사용된다. 이러한 마스크들은 액정표시패널의 원가를 상승시키는 주된 요인이 된다.

이러한 문제점을 해결하기 위해, 어레이 기판을 형성는데 필요한 마스크의 개수를 줄이는 방안들이 대두되고 있다. 그 일환으로, 리프트-오프(lift-off) 공정을 이용하여 어레이 기판을 형성하는 방법이 제안되고 있다. 그러나, 리프트-오프 공정은 공정 마진이 낮아 제품의 수율이 저하된다. 또한, 컬러필터-온-어레이(Color filter-On-Array; 이하, COA) 구조를 갖는 어레이 기판의 경우, 컬러필터를 형성하기 위한 추가의 마스크가 요구되므로, 어레이 기판의 공정에 필요한 마스크 개수가 증가한다.

본 발명의 목적은 마스크 개수를 감소시킬 수 있는 박막 트랜지스터 표시판을 제공하는 것이다.

또한, 본 발명의 목적은 상기한 박막 트랜지스터 표시판을 제조하는 방법을 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 하나의 특징에 따른 박막 트랜지스터 표시판은, 베이스 기판, 컬러필터, 데이터 라인, 게이트 라인, 박막 트랜지스터 및 화소전극으로 이루어진다.

구체적으로, 베이스 기판은 스위칭 영역을 포함하는 화소영역, 상기 화소영역과 인접한 제1 배선영역, 및 상기 화소영역과 인접하고 상기 제1 배선영역과 교차하는 제2 배선영역이 정의된다. 컬러필터는 상기 화소영역에서 상기 스위칭 영역을 제외한 영역과 상기 제2 배선영역에 형성되고, 역 테이퍼 형상을 갖는다. 게이트 라인은 제1 배선영역에 형성된다. 데이터 라인은 상기 제2 배선영역에서 상기 컬러필터의 상부에 형성된다. 박막 트랜지스터는 상기 스위칭 영역에 형성되고, 상기 게이트 라인 및 상기 데이터 라인과 연결된다. 화소전극은 상기 화소영역에 형성되고, 상기 박막 트랜지스터와 전기적으로 연결된다.

게이트 라인은 제1 게이트층과 상기 제1 게이트층의 상면에 형성된 제2 게이트층을 포함한다. 여기서, 제1 게이트층은 데이터 라인과 서로 다른 재질로 이루어 지고, 상기 제2 게이트층은 상기 데이터 라인과 동일한 재질로 이루어진다.

또한, 상기한 본 발명의 목적을 실현하기 위한 하나의 특징에 따른 박막 트랜지스터 표시판을 제조하는 방법은 다음과 같다.

먼저, 스위칭 영역을 포함하는 화소영역과 상기 화소영역과 인접한 제1 배선영역 및 상기 화소영역과 인접하고 상기 제1 배선영역과 교차하는 제2 배선영역이 정의된 베이스 기판 상부에 스위칭 영역을 제외한 화소영역과 제2 배선영역에 역 테이퍼 형상으로 컬러필터를 형성한다. 이어, 상기 컬러필터의 역 테이퍼 형상을 이용하여 게이트 라인과 박막 트랜지스터의 게이트 전극을 형성한다. 상기 게이트 라인의 상부에 게이트 절연층과 반도체막 및 제3 금속층을 순차적으로 형성한다. 상기 게이트 절연층과 상기 반도체막 및 상기 제3 금속층을 식각하여 게이트 절연막, 상기 박막 트랜지스터의 소오스 전극과 드레인 전극 및 반도체층, 및 데이터 라인을 형성한다. 이어, 상기 베이스 기판의 화소 영역에 화소 전극을 형성한다.

상술한 본 발명에 따르면, 컬러필터를 역테이퍼 형상으로 형성한 후 컬러필터를 패턴 마스크로 이용하여 게이트 라인과 게이트 전극을 형성한다. 이에 따라, 박막 트랜지스터 표시판은 컬러필터를 구비하면서도 마스크 개수를 감소시키고, 제조 원가를 절감하며, 생산성을 향상시킬 수 있다.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.

도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판을 나타낸 평면도이고, 도 2는 도 1의 절단선 I-I' 에 따른 단면도이다.

도 1 및 도 2를 참조하면, 본 발명의 박막 트랜지스터 표시판(101)은 베이스 기판(110), 컬러필터(120), 적어도 하나의 게이트 라인(GL), 적어도 하나의 데이터 라인(DL), 박막 트랜지스터(130) 및 화소 전극(160)을 포함한다.

구체적으로, 상기 베이스 기판(110)은 스위칭 영역(SA)을 포함하는 화소영역(PA)과 제1 및 제2 배선영역(LA1, LA2)이 정의된다. 상기 제1 및 제2 배선영역(LA1, LA2)은 상기 화소영역(PA)과 인접하고, 서로 교차한다.

상기 베이스 기판(110) 상에는 상기 컬러필터(120)가 형성된다. 상기 컬러필터(120)는 상기 화소영역(PA)에서 상기 스위칭 영역(SA)을 제외한 영역과 상기 제2 배선영역(LA2)에 형성된다. 상기 컬러필터(120)는 상기 베이스 기판(110)과 접하는 하면으로부터 상면으로 갈수록 그 폭이 점차 넓어지는 역 테이퍼 형상을 갖고, 광을 이용하여 소정의 색을 발현한다. 상기 컬러필터(120)는 약 10000Å 내지 약 15000Å의 두께로 형성될 수 있다.

상기 베이스 기판(110) 상의 상기 제1 배선영역(LA1)에는 게이트 신호를 전송하는 상기 게이트 라인(GL)이 형성된다. 상기 게이트 라인(GL)은 상기 베이스 기판(110)의 상면에 형성된 제1 게이트층(GL1) 및 상기 제1 게이트층(GL1)의 상면에 형성된 제2 게이트층(GL2)을 구비한다. 상기 제1 및 제2 게이트층(GL1, GL2)은 서로 다른 금속재질로 이루어질 수 있다.

본 발명의 일례로, 상기 제1 게이트층(GL1)은 인듐 틴 옥사이드(Indium Tin Oxide: ITO) 또는 인듐 징크 옥사이드(Indium Zinc Oxide: IZO)와 같은 투명한 도전성 물질로 이루어지고, 상기 제2 게이트층(GL2)은 불투명한 금속재질로 이루어진다. 상기 박막 트랜지스터 표시판(101) 형성 시, 상기 게이트 라인(GL)은 상기 컬러필터(120)에 의해 패터닝된다. 상기 게이트 라인(GL)은 약 4000Å 내지 약 5000Å의 두께로 형성될 수 있다.

한편, 상기 제2 배선영역(LA2)에는 상기 데이터 라인(DL)이 형성된다. 상기 데이터 라인(DL)은 상기 컬러필터(120)의 상부에 형성되고, 데이터 신호를 전송한다. 상기 데이터 라인(DL)은 상기 제1 게이트층(GL1)과 서로 다른 재질로 이루어지고, 상기 제2 게이트층(GL2)과 동일한 재질로 이루어질 수도 있다. 이 실시예에 있어서, 상기 데이터 라인(DL)은 단일막으로 이루어지나, 이중막 또는 삼중막으로 이루어질 수도 있다.

상기 화소영역(PA)의 스위칭 영역(SA)에는 상기 박막 트랜지스터(130)가 형성된다. 상기 박막 트랜지스터(130)는 상기 게이트 라인(GL) 및 상기 데이터 라인(DL)과 전기적으로 접속된다.

구체적으로, 상기 박막 트랜지스터(130)는 상기 게이트 라인(GL)으로부터 분기되어 상기 베이스 기판(110)의 상면에 형성된 게이트 전극(131), 상기 게이트 전극(131)의 상부에 순차적으로 형성된 액티브 층(132)과 오믹 콘택층(133), 상기 데이터 라인(DL)으로부터 분기되어 상기 오믹 콘택층(133)의 상부에 형성된 소오스 전극(134), 및 상기 소오스 전극(134)과 동일층에 형성된 드레인 전극(135)을 포함한다. 상기 액티브 층(132)은 약 500Å 내지 약 2500Å의 두께로 형성될 수 있으 며, 상기 오믹 콘택층(133)은 약 1400Å 내지 약 600Å의 두께로 형성될 수 있다.

상기 게이트 전극(131)은 상기 베이스 기판(110)의 상면에 형성된 제1 전극층(131a) 및 상기 제1 전극층(131a)의 상면에 형성된 제2 전극층(131b)으로 이루어진다. 상기 제1 전극층(131a)은 상기 제1 게이트층(GL1)과 함께 형성되고, 상기 제1 게이트층(GL1)과 동일한 재질로 이루어진다. 상기 제2 전극층(131b)은 상기 제2 게이트층(GL2)과 함께 형성되고, 상기 제2 게이트층(GL2)과 동일한 재질로 이루어진다. 상기 박막 트랜지스터 표시판(101) 형성시, 상기 게이트 라인(GL)과 마찬가지로 상기 게이트 전극(131) 또한 상기 컬러필터(120)에 의해 패터닝된다.

이와 같이, 상기 박막 트랜지스터 표시판(101)은 상기 컬러필터(120)를 역테이퍼 형상으로 형성하여 상기 컬러필터(120)를 식각 패턴으로 상기 게이트 라인(GL)과 상기 게이트 전극(131)을 형성한다. 이에 따라, 상기 박막 트랜지스터 표시판(101)은 공정시 상기 게이트 라인(GL)과 상기 게이트 전극(131)을 형성하기 위한 마스크를 생략할 수 있으므로, 공정에 필요한 마스크 수를 감소시키고, 제조 원가를 감소시킨다.

한편, 상기 박막 트랜지스터(130)가 형성된 상기 베이스 기판(110)의 상부에는 상기 화소전극(160)이 형성된다. 상기 화소전극(160)은 상기 화소영역(PA)에 대응하여 형성되고, 상기 드레인 전극(135)과 전기적으로 연결된다. 상기 화소전극(160)은 상기 드레인 전극(135) 및 상기 컬러필터(120)의 상면을 부분적으로 커버한다. 이와 같이, 상기 박막 트랜지스터 표시판(101)은 별도의 컨택홀을 형성하지 않고 상기 화소전극(160)과 상기 드레인 전극(135)이 접속되므로, 공정 시 마스 크 수를 감소시킬 수 있다.

본 발명의 일례로, 상기 화소전극(160)은 상기 제1 게이트층(GL1)과 동일한 재질로 이루어진다. 즉, 상기 화소전극(160)은 투명한 금속 재질, 예컨대, ITO나 IZO로 이루어질 수도 있다.

한편, 상기 박막 트랜지스터 표시판(101)은 게이트 절연막(140) 및 반도체 라인(SCL)을 더 포함할 수 있다.

상기 게이트 절연막(140)은 상기 게이트 라인(GL) 및 상기 게이트 전극(131)이 형성된 상기 베이스 기판(110) 상에 형성된다. 상기 게이트 절연막(140)은 상기 스위칭 영역(SA)과 상기 제1 및 제2 배선영역(LA1, LA2)에 형성된다. 상기 게이트 절연막(140)은 상기 게이트 전극(131)의 상면과 상기 게이트 라인(GL)의 상면을 커버하고, 상기 데이터 라인(DL)의 하부에 형성된다. 상기 게이트 절연막(140)은 약 1500Å 내지 약 2500Å의 두께로 형성될 수 있다.

상기 반도체 라인(SCL)은 상기 게이트 절연막(140)의 상면에서 상기 제1 및 제2 배선영역(LA1)에 형성되고, 상기 데이터 라인(DL)과 함께 패터닝된다. 상기 반도체 라인(SCL)은 제1 및 제2 반도체 라인(SCL1, SCL2)으로 이루어진다. 상기 제1 반도체 라인(SCL1)은 상기 게이트 절연막(140)의 상면에 형성되고, 상기 액티브층(132)과 연결되며, 상기 액티브층(132)과 동일한 재질로 형성된다. 상기 제2 반도체 라인(SCL2)은 상기 제1 반도체 라인(SCL1)의 상면에 형성되고, 상기 오믹 콘택층(133)과 연결되며, 상기 오믹 콘택층(133)과 동일한 재질로 이루어진다.

한편, 상기 게이트 라인(GL)의 단부에는 상기 게이트 신호를 입력받는 게이 트 패드(GP)가 형성되고, 상기 게이트 절연막(140)과 상기 반도체 라인(SCL)은 상기 게이트 패드(GP)의 상부에서 제거되어 상기 게이트 패드(GP)를 노출하는 제1 비아홀(VH1)이 형성된다. 본 발명의 일례로, 상기 게이트 패드(GP)의 제2 게이트층(GL2) 상기 제1 비아홀(VH1)에서 제거되고, 이에 따라, 상기 게이트 패드(GP)의 제1 게이트층(GL1)이 상기 제1 비아홀(VH1)을 통해 노출된다.

또한, 상기 게이트 패드(GP)의 상부에는 제1 전극패드(171)가 구비된다. 상기 제1 전극패드(171)는 상기 제1 비아홀(VH1)을 통해 상기 게이트 패드(GP)의 제1 게이트층(GL1)과 전기적으로 연결된다. 상기 제1 전극패드(171)는 상기 화소전극(160)과 함께 형성되고, 상기 화소전극(160)과 동일한 재질로 이루어진다.

상기 게이트 라인(GL)과 마찬가지로, 상기 데이터 라인(DL)의 일단부에는 상기 데이터 신호가 입력되는 데이터 패드(DP)가 형성되고, 상기 데이터 패드(DP)의 상면에는 제2 전극패드(173)가 형성된다.

한편, 상기 박막 트랜지스터 표시판(101)은 보호막(150)을 더 포함할 수 있다. 상기 보호막(150)은 상기 게이트 라인(GL)과 상기 데이터 라인(DL) 및 상기 박막 트랜지스터(130)가 형성된 베이스 기판(110) 상에 형성된다. 상기 보호막(150)은 상기 베이스 기판(110)의 제1 배선영역(LA1)에서 게이트 절연막(140)의 상부에 형성되고, 상기 베이스 기판(110)의 제2 배선영역(LA2)에서 상기 데이터 라인(DL) 상면에 형성된다. 상기 보호막(150)은 상기 화소영역(PA)에서 상기 화소전극(160)이 형성된 영역을 제외한 영역에 형성되어 상기 박막 트랜지스터(130)를 부분적으로 커버한다.

상기 보호막(150)은 상기 제1 비아홀(VH1)이 형성된 영역에서 제거되어 상기 게이트 패드(GP)를 노출시킨다. 또한, 상기 보호막(150)은 데이터 패드(DP)의 상부에서 제거되어 제2 비아홀(VH2)이 형성된다. 상기 데이터 패드(DP)는 상기 제2 비아홀(VH2)을 통해 노출되고, 제2 전극패드(173)는 상기 제2 비아홀(VH2)에 형성되어 상기 데이터 패드(DP)와 접한다.

한편, 상기 박막 트랜지스터 표시판(101)은 플로팅 라인(FL)을 더 포함한다. 상기 플로팅 라인(FL)은 상기 제2 배선영역(LA2)에서 상기 게이트 절연막(140)과 상기 컬러필터(120)와의 사이에 위치하고, 상기 제2 게이트층(GL2)과 동일한 재질로 이루어진다. 상기 플로팅 라인(FL)은 상기 데이터 라인(DL)이 패터닝되는 과정에서 함께 패터닝된다.

또한, 상기 박막 트랜지스터 표시판(101)은 유지전압을 전송하는 유지전압 라인(SL) 및 유지전극(SE)을 더 포함할 수 있다. 상기 유지전압 라인(SL) 및 상기 유지전극(SE)은 상기 게이트 라인(GL)과 동일한 재질로 이루어지고, 상기 게이트 라인(GL)이 형성되는 과정에서 함께 형성되며, 상기 게이트 라인(GL)과 동일층에 형성된다. 상기 유지전극(SE)은 상기 유지전압 라인(SL)으로부터 연장되어 상기 화소영역(PA)에 형성되고, 상기 게이트 라인(GL)과 마찬가지로 이중막(SE1, SE2)으로 이루어진다. 상기 유지전압 라인(SL)과 상기 유지전극(SE)의 상면에는 상기 게이트 절연막(140)이 형성된다.

이 실시예에 있어서, 상기 컬러필터(120)의 상면에는 상기 게이트 라인(GL)의 형성과정에서 증착된 제1 금속층(11)이 잔존한다. 상기 제1 금속층(11)은 상기 게이트 라인(GL)의 제1 게이트층(GL1)과 동일한 재질로 이루어지고, 상기 제1 게이트층(GL1)과 함께 증착된다.

이하, 도면을 참조하여 상기 박막 트랜지스터 표시판(101)을 형성하는 방법을 구체적으로 설명한다.

도 3a 내지 도 5g는 도 1에 도시된 박막 트랜지스터 표시판의 제조 과정을 나타낸 공정도이다.

도 3a 및 도 3b를 참조하면, 상기 베이스 기판(110)의 상면에 색을 갖는 박막층을 형성하고, 상기 박막층을 상기 제1 배선라인(LA1) 및 상기 스위칭 영역(SA)에서 제거하여 상기 컬러필터(120)를 형성한다. 패터닝 시, 상기 컬러필터(120)는 역 테이퍼 형상으로 형성된다.

또한, 상기 박막층을 패터닝하여 상기 컬러필터(120)를 형성하는 과정에서, 상기 박막층은 상기 유지전압 라인(SL)과 상기 유지전극(SE)이 형성되는 부분에서 제거될 수도 있다.

도 4a 및 도 4b를 참조하면, 상기 컬러필터(120)가 형성된 베이스 기판(110)의 상부에 서로 다른 재질로 이루어진 제1 및 제2 금속층(11, 12)을 순차적으로 증착한다. 본 발명의 일례로, 상기 제1 금속층(11)은 투명한 금속재질로 이루어질 수 있고, 상기 제2 금속층(12)은 불투명한 금속재질로 이루어질 수 있다.

상기 제1 및 제2 금속층(11, 12)은 상기 컬러필터(120)의 역 테이퍼 형상에 의해 패터닝되어 상기 게이트 라인(GL)과 상기 게이트 전극(131)을 형성한다. 즉, 상기 제1 및 제2 금속층(11, 12)은 상기 제1 배선영역(LA1)과 상기 스위칭 영 역(SA)에 형성된 부분과 상기 컬러필터(120) 상면에 형성된 부분이 상기 컬러필터(120)의 역 테이퍼 형상에 의해 서로 절연된다. 이에 따라, 상기 제1 배선영역(LA1)에 상기 게이트 라인(GL)이 형성되고, 상기 스위칭 영역(SA)에 상기 게이트 전극(131)이 형성된다.

이와 같이, 상기 제1 및 제2 금속층(11, 12)은 별도의 마스크 없이 상기 컬러필터(120)에 의해 패터닝되어 상기 게이트 라인(GL)과 상기 게이트 전극(131)을 형성한다. 이에 따라, 상기 박막 트랜지스터 표시판(101)은 마스크 개수를 감소시키고, 제조 원가를 절감하며, 생산성을 향상시킬 수 있다.

한편, 상기 컬러필터(120)에 의해 상기 제1 및 제2 금속층(11, 12)을 패터닝하는 과정에서 상기 유지전압 라인(SL)과 상기 유지전극(SE)이 더 형성될 수도 있다.

도 5a 및 도 5b를 참조하면, 상기 게이트 라인(GL)이 형성된 상기 베이스 기판(110)의 상부에 절연막(13)과 제1 및 제2 반도체층(14, 15) 및 제3 금속층(16)을 순차적으로 형성한다. 여기서, 상기 제3 금속층(16)은 상기 제2 금속층(12)과 서로 동일한 재질로 이루어질 수 있다.

이어, 상기 제3 금속층(16)의 상면에 제1 감광층(17)을 형성한다.

제1 마스크(20)를 이용한 식각 공정을 통해 상기 제1 감광층(17)을 패터닝하여 상기 제3 금속층(16)의 상면에 제1 패턴층(PL1)을 형성한다.

상기 제1 패턴층(PL1)을 형성하는 과정을 살펴보면 다음과 같다. 먼저, 상기 제1 마스크(20)를 상기 제1 감광층(17)의 상부에 배치한다. 상기 제1 마스크(20)는 광(EL)을 차단하는 차광부(21), 상기 광(EL)을 투과시키는 투과부(22), 및 슬릿 형상을 갖는 슬릿부(23)를 포함한다. 상기 슬릿부(23)는 상기 박막 트랜지스터(130)(도 2 참조)의 채널 영역(CA)(도 2 참조)과 상기 제1 배선영역(LA1)에 대응하여 위치한다. 또한, 상기 박막 트랜지스터 표시판(101)이 상기 유지전압 라인(SL) 및 상기 유지전극(SE)을 포함할 경우, 상기 슬릿부(23)는 상기 유지전압 라인(SL)과 상기 유지전극(SE)이 형성된 영역에 대응하는 부분에도 위치한다.

이어, 상기 제1 마스크(20)의 상부로부터 조사되는 상기 광(EL)에 의해 상기 제1 감광층(17)을 노광하고, 상기 제1 감광층(17)은 상기 광(EL)이 조사된 부분, 즉, 상기 제1 및 제2 배선영역(LA1, LA2)과 상기 스위칭 영역(SA)을 제외한 부분에서 제거된다. 이에 따라, 상기 제1 및 제2 배선영역(LA1, LA2)과 상기 스위칭 영역(SA)에 상기 제1 패턴층(PL1)이 형성된다. 상기 제1 패턴층(PL1)은 상기 슬릿부(23)와 대응하는 영역의 두께가 다른 영역보다 얇게 형성된다.

이 실시예에 있어서, 상기 감광층(17)은 상기 광(EL)이 조사되지 않은 부분이 제거되나, 상기 광(EL)이 조사된 부분이 제거될 수도 있다. 이러한 경우, 상기 제1 마스크(20)의 차광부(21)와 투과부(22)는 그 위치가 서로 바뀐다.

도 5c 내지 도 5e를 참조하면, 상기 제1 패턴층(PL1)을 이용한 식각 공정을 통해 상기 제1 및 제2 반도체층(14, 15) 및 상기 제3 금속층(16)을 패터닝한다. 이에 따라, 상기 박막 트랜지스터(130)의 소오스 전극(134), 드레인 전극(135), 상기 액티브층(132) 및 상기 오믹 콘택층(133)과 상기 데이터 라인(DL) 및 상기 반도체 라인(SCL)이 형성된다. 또한, 상기 제1 패턴층(PL1)을 이용한 식각 공정을 통해 상 기 절연막(13)을 패터닝하여 상기 게이트 절연막(140)을 형성한다.

상기 데이터 라인(DL)을 형성하는 과정을 구체적으로 살펴보면, 다음과 같다.

먼저, 도 5c에 도시된 바와 같이, 상기 제1 패턴층(PL1)을 마스크로 이용한 1차 식각 공정을 통해 상기 제3 금속층(16)과 상기 제1 및 제2 반도체층(14, 15)을 패터닝하여 상기 데이터 라인(DL)과 상기 반도체 라인(SCL)을 형성한다. 이와 동시에, 상기 게이트 라인(GL)의 게이트 패드(GP)의 상부에 상기 제1 비아홀(VH1)을 형성한다.

이어, 도 5d에 도시된 바와 같이, 상기 제1 패턴층(PL1)을 에치백하여 상기 채널 영역(CA)과 상기 제1 배선영역(LA1)에서 상기 제3 금속층(16)을 노출시킨다.

이어, 도 5e에 도시된 바와 같이, 상기 제1 패턴층(PL1)을 마스크로 이용한 2차 식각 공정을 통해 상기 채널영역(CA)과 상기 제1 배선영역(LA)에서 상기 제3 금속층(16)을 제거하여 상기 소오스 전극(134)과 상기 드레인 전극(135)을 형성한다. 이와 동시에, 상기 컬러필터(120)의 상면에서 외부로 노출된 제2 금속층(12)을 제거하여 상기 데이터 라인(DL)의 하부에 상기 플로팅 라인(FL)을 형성한다. 이때, 상기 제1 비아홀(VH1)을 통해 노출된 상기 게이트 패드(GP)의 제2 게이트층(GL2)도 함께 제거되어 상기 게이트 패드(GP)의 제1 게이트층(GL1)이 노출된다. 한편, 상기 컬러필터(120) 상면에 위치하는 제1 금속층(11)은 잔존한다.

상기 소오스 전극(134) 및 상기 드레인 전극(135)이 형성되면, 상기 채널 영역(CA)에서 노출된 오믹 콘택층(133)을 제거하고, 이어, 상기 제1 패턴층(PL1)을 제거한다.

도 5f 및 도 5g를 참조하면, 상기 박막 트랜지스터(130)가 형성된 상기 베이스 기판(110) 상에 보호막(150)과 제2 감광층(18)을 순차적으로 증착하고, 상기 제2 감광층(18)의 상부에 제2 마스크(30)를 배치한다.

상기 제2 마스크(30)를 이용한 식각 공정을 통해 상기 제2 감광층(18)을 패터닝하여 제2 패턴층(PL2)을 형성한다. 이 실시예에 있어서, 상기 제2 감광층(18)은 광(EL)이 조사된 부분이 잔존하나, 상기 광(EL)이 조사된 부분이 제거될 수도 있다. 이러한 경우, 상기 제2 마스크(30)의 차광부(31)와 투과부(32)도 서로 바뀐다.

도 2 및 도 5g를 참조하면, 상기 제2 패턴층(PL2)을 마스크로 이용한 식각 공정을 통해 상기 보호막(150)을 상기 화소영역(PA) 중 상기 채널영역(CA)과 상기 소오스 전극(134)의 상면을 제외한 영역에서 제거한다. 이와 동시에, 상기 게이트 패드(GP)와 상기 데이터 패드(DP)의 상부에서 상기 보호막(150)이 제거된다. 상기 제2 패턴층(PL2)을 마스크로한 식각 공정 시 상기 보호막(150)은 과식각된다.

이어, 상기 베이스 기판(110)의 상부에 제4 금속층(19)을 증착한다. 상기 제4 금속층(14)은 상기 보호막(150)의 과식각에 의해 상기 제2 패턴층(PL2)의 상면에 형성된 부분과 상기 보호막(150)이 제거된 영역에 형성된 부분이 서로 절연된다. 이에 따라, 상기 화소영역(PA)에 상기 화소전극(160)이 형성되고, 상기 게이트 패드(GP)의 상부에 제1 전극패드(171)가 형성되며, 상기 데이터 패드(DP)의 상부에 상기 제2 전극패드(173)가 형성된다.

이어, 상기 제2 패턴층(PL2)과 함께 상기 제2 패턴층(PL2) 상면에 형성된 제4 금속층(19)을 제거한다. 이로써, 상기 박막 트랜지스터 표시판(101)이 완성된다.

상술한 바와 같이, 상기 박막 트랜지스터 표시판(101)은 상기 컬러필터(120)를 역테이퍼 형상으로 형성하여 상기 게이트 라인(GL)과 상기 게이트 전극(131)을 형성하기 위한 식각 패턴으로 이용한다. 이에 따라, 상기 박막 트랜지스터 표시판(101)은 마스크 개수를 감소시키고, 제조 원가를 절감하며, 생산성을 향상시킬 수 있다.

도 6은 본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판을 나타낸 단면도이다.

도 6을 참조하면, 본 발명의 박막 트랜지스터 표시판(102)은 보호막(180)과 화소전극(190)을 제외하고는 도 1에 도시된 박막 트랜지스터 표시판(101)과 동일한 구성을 갖는다. 따라서, 이하, 도 1에 도시된 박막 트랜지스터 표시판(101)과 동일한 구성에 대해서는 참조번호를 병기하고, 그 중복된 설명은 생략한다.

상기 박막 트랜지스터 표시판(102)은 베이스 기판(110), 컬러필터(120), 적어도 하나의 게이트 라인(GL), 적어도 하나의 데이터 라인(DL), 박막 트랜지스터(130), 보호막(180), 및 화소전극(190)을 포함한다.

상기 보호막(180)은 상기 베이스 기판(110)의 제1 및 제2 배선영역(LA1, LA2)에 형성되어 상기 데이터 라인(DL)을 커버하고, 상기 박막 트랜지스터(120)의 드레인 전극(135)을 일부분 노출하는 콘택홀(CH)이 형성된다. 또한, 상기 보호막(180)은 상기 게이트 패드(GP)의 상부에서 제거되어 제1 비아홀(VH1)을 형성하고, 상기 데이터 패드(DP)의 상부에서 제거되어 제2 비아홀(VH2)(도 1 참조)을 형성한다.

상기 보호막(180)의 상면에는 상기 화소전극(190)이 형성된다. 상기 화소전극(190)은 상기 화소영역(PA)에 형성되고, 상기 콘택홀(CH)을 통해 상기 드레인 전극(135)과 접한다.

이하, 도면을 참조하여 상기 박막 트랜지스터 표시판(102)의 형성 방법에 대해 구체적으로 설명한다.

도 7a 내지 도 7c는 도 8에 도시된 박막 트랜지스터 표시판의 제조 과정을 나타낸 공정도이다.

도 7a 및 도 7b를 참조하면, 상기 베이스 기판(110) 상에 상기 게이트 라인(GL), 상기 데이터 라인(DL), 상기 플로팅 라인(FL), 반도체 라인(SCL), 및 상기 박막 트랜지스터(130)를 형성한다. 이 실시예에 있어서, 상기 게이트 라인(GL), 상기 데이터 라인(DL), 상기 플로팅 라인(FL), 반도체 라인(SCL), 및 상기 박막 트랜지스터(130)를 형성하는 과정은, 도 3a 내지 도 5g에 도시된 박막 트랜지스터 표시판(101) 형성 과정과 동일하므로, 그 구체적인 설명은 생략한다.

상기 박막 트랜지스터(130)가 형성되면, 상기 베이스 기판(110) 상에 보호막(180)을 형성한다. 이어, 상기 보호막(180)을 패터닝하여 상기 컨택홀(CH)을 형성하고, 이와 동시에, 게이트 패드(GP)를 노출시키는 제1 비아홀(VH1)과 데이터 패 드(DP)를 노출시키는 제2 비아홀(VH2)(도 1 참조)을 형성한다.

도 6 및 도 7c를 참조하면, 상기 보호막(180)의 상면에 제4 금속층(19)을 형성하고, 상기 제4 금속층(19)을 패터닝하여 상기 화소전극(190)을 형성한다. 이와 함께, 상기 게이트 패드(GP) 상부에 제1 전극패드(171)가 형성되고, 상기 데이터 패드(DP) 상부에 제2 전극패드(173)(도 1 참조)가 형성된다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판을 나타낸 평면도이다.

도 2는 도 1의 절단선 I-I' 에 따른 단면도이다.

도 7a 내지 도 7c는 도 6에 도시된 박막 트랜지스터 표시판의 제조 과정을 나타낸 공정도이다.

* 도면의 주요 부분에 대한 부호 설명 *

101, 102: 박막 트랜지스터 표시판

110 : 베이스 기판 120 : 컬러필터

130 : 박막 트랜지스터 140 : 게이트 절연막

160, 190 : 화소전극 171, 173 : 전극패드

150, 180 : 보호막

Claims

스위칭 영역을 포함하는 화소영역, 상기 화소영역과 인접한 제1 배선영역, 및 상기 화소영역과 인접하고 상기 제1 배선영역과 교차하는 제2 배선영역이 정의된 베이스 기판;

상기 화소영역에서 상기 스위칭 영역을 제외한 영역과 상기 제2 배선영역에 형성되고, 역 테이퍼 형상을 갖는 컬러필터;

상기 제1 배선영역에 형성되고, 상기 컬러필터에 의해 패터닝된 게이트 라인;

상기 제2 배선영역에서 상기 컬러필터의 상부에 형성된 데이터 라인;

상기 스위칭 영역에 형성되고, 상기 게이트 라인 및 상기 데이터 라인과 연결된 박막 트랜지스터; 및

상기 화소영역에 형성되고, 상기 박막 트랜지스터와 전기적으로 연결된 화소전극을 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판.
제1항에 있어서, 상기 게이트 라인은 제1 게이트 층 및 상기 제1 게이트층의 상면에 형성된 제2 게이트층을 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판.
제2항에 있어서, 상기 제1 게이트 층은 상기 데이터 라인과 서로 다른 재질 로 이루어지고, 상기 제2 게이트층은 상기 데이터 라인과 동일한 재질로 이루어진 것을 특징으로 하는 박막 트랜지스터 표시판
제3항에 있어서,

상기 스위칭 영역과 상기 제1 및 제2 배선영역에 형성되고, 상기 게이트 라인의 상부에 형성된 게이트 절연막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판.
제4항에 있어서,

상기 게이트 절연막의 상부에 형성되고, 상기 박막 트랜지스터의 반도체층과 연결된 반도체 라인을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판.
제5항에 있어서,

상기 반도체층은 1500Å 내지 2500Å의 두께를 갖는 액티브층 및 상기 액티브층의 상면에 형성되고 400Å 내지 600Å의 두께를 갖는 오믹 콘택층을 포함하고,

상기 컬러필터는 10000Å 내지 15000Å의 두께를 가지며, 상기 게이트 라인은 4000 Å 내지 5000Å의 두께를 갖고, 상기 게이트 절연막은 1500Å 내지 2500 Å의 두께를 갖는 것을 특징으로 하는 박막 트랜지스터 표시판.
제4항에 있어서,

상기 제2 배선영역에서 상기 게이트 절연막과 상기 컬러필터와의 사이에 형성된 플로팅 라인을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판.
제3항에 있어서, 상기 제1 게이트층은 상기 화소전극과 동일한 재질로 이루어진 것을 특징으로 하는 박막 트랜지스터 표시판.
제3항에 있어서,

상기 데이터 라인 및 상기 박막 트랜지스터의 상부에 형성된 보호막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판.
제9항에 있어서,

상기 보호막은 상기 화소영역에서 상기 화소전극이 형성된 영역을 제외한 영역에 형성된 것을 특징으로 하는 박막 트랜지스터 표시판.
제3항에 있어서, 상기 제1 및 제2 배선영역에 형성되어 상기 데이터 라인을 커버하고, 상기 화소영역에서 부분적으로 상기 화소전극의 하부에 위치하며, 상기 박막 트랜지스터의 드레인 전극을 일부분 노출하는 콘택홀이 형성된 보호막을 더 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판.
스위칭 영역을 포함하는 화소영역과 상기 화소영역과 인접한 제1 배선영역 및 상기 화소영역과 인접하고 상기 제1 배선영역과 교차하는 제2 배선영역이 정의된 베이스 기판의 상부에 상기 스위칭 영역을 제외한 화소영역과 상기 제2 배선영역에 역 테이퍼 형상으로 컬러필터를 형성하는 단계;

상기 컬러필터의 역 테이퍼 형상을 이용하여 게이트 라인 및 박막 트랜지스터의 게이트 전극을 형성하는 단계;

상기 게이트 라인의 상부에 게이트 절연층과 반도체막 및 제3 금속층을 순차적으로 형성하는 단계;

상기 게이트 절연층과 상기 반도체막 및 상기 제3 금속층을 식각하여 게이트 절연막, 상기 박막 트랜지스터의 소오스 전극과 드레인 전극 및 반도체층, 및 데이터 라인을 형성하는 단계; 및

상기 베이스 기판의 화소 영역에 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판 제조방법.
제12항에 있어서, 상기 게이트 라인 및 상기 게이트 전극을 형성하는 단계는,

상기 베이스 기판의 상부에 서로 다른 재질로 이루어진 제1 및 제2 금속층을 순차적으로 증착하는 단계; 및

상기 컬러필터의 역 테이퍼 형상에 의해 상기 베이스 기판의 제1 배선영역과 상기 스위칭 영역에 형성된 제1 및 제2 금속층과 상기 컬러필터 상면에 형성된 제1 및 제2 금속층이 서로 절연되어 상기 게이트 라인과 상기 게이트 전극을 형성하는 단계를 포함하고,

상기 게이트 라인은 상기 제1 배선영역에 형성되며 상기 게이트 전극은 상기 스위칭 영역에 형성되는 것을 특징으로 하는 박막 트랜지스터 표시판 제조방법.
제13항에 있어서, 상기 게이트 절연막, 상기 소오스 전극, 드레인 전극, 상기 반도체층 및 상기 데이터 라인을 형성하는 단계는,

제1 마스크를 이용한 식각 공정을 통해 상기 제3 금속층의 상면에 제1 패턴층을 형성하는 단계; 및

상기 제1 패턴층을 이용한 식각 공정을 통해 상기 게이트 절연층과 상기 반도체막 및 상기 제3 금속층을 패터닝하여 상기 소오스 전극, 상기 드레인 전극, 상기 데이터 라인, 상기 반도체층 및 상기 데이터 라인을 형성하는 단계를 포함하고,

상기 소오스 전극과 상기 드레인 전극 및 상기 반도체층은 상기 스위칭 영역에 형성되며, 상기 데이터 라인은 상기 제2 배선영역에 형성되는 것을 특징으로 하는 박막 트랜지스터 표시판 제조방법.
제14항에 있어서,

상기 제1 마스크는 상기 박막 트랜지스터의 채널 영역과 상기 게이트 라인의 게이트 패드가 형성되는 영역에 대응하여 슬릿부가 형성되고,

상기 제1 패턴층을 형성하는 단계는,

상기 제3 금속층의 상면에 제1 감광층을 형성하는 단계; 및

상기 제1 마스크를 이용한 식각 공정을 통해 상기 제1 감광층을 패터닝하여 상기 제1 및 제2 배선영역과 상기 스위칭 영역에 상기 제1 패턴층을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판 제조방법.
제15항에 있어서, 상기 데이터 라인을 형성하는 단계는,

상기 제1 패턴층을 마스크로 이용한 1차 식각 공정을 통해 상기 제3 금속층과 상기 반도체막 및 상기 게이트 절연막을 패터닝하여 상기 데이터 라인과 상기 반도체층을 형성하고, 이와 동시에 상기 게이트 라인의 게이트 패드를 노출하는 비아홀을 형성하는 단계;

상기 제1 패턴층을 에치백하여 상기 채널 영역과 상기 제1 배선영역에서 상기 제3 금속층을 노출시키는 단계;

상기 제1 패턴층을 마스크로 이용한 2차 식각 공정을 통해 상기 채널영역과 상기 제1 배선영역에서 상기 제3 금속층을 제거하여 상기 드레인 전극 상기 소오스 전극을 형성하고, 이와 동시에 상기 컬러필터의 상면에서 외부로 노출된 제2 금속층을 제거하여 상기 데이터 라인 하부에 플로팅 라인을 형성하는 단계; 및

상기 제1 패턴층을 제거하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판 제조 방법.
제16항에 있어서, 상기 제3 금속층은 상기 제2 금속층과 서로 동일한 재질로 이루어진 것을 특징으로 하는 박막 트랜지스터 표시판 제조방법.
제16항에 있어서,

상기 화소전극이 형성되는 과정에서 상기 화소전극과 함께 보호막이 형성되고,

상기 화소전극을 형성하는 단계는,

상기 데이터 라인이 형성된 상기 베이스 기판상에 상기 보호막을 증착하는 단계;

상기 보호막의 상면에 제2 감광층을 형성하는 단계;

제3 마스크를 이용한 식각 공정을 통해 상기 제2 감광층을 패터닝하여 제2 패턴층을 형성하는 단계;

상기 제2 패턴층을 마스크로 이용한 식각 공정을 통해 상기 보호막을 상기 화소영역 중 상기 채널영역과 상기 소오스 전극의 상면을 제외한 영역에서 제거하는 단계;

상기 보호막이 패터닝된 상기 베이스 기판의 상부에 제4 금속층을 형성하는 단계; 및

상기 제2 패턴층과 상기 제2 패턴층의 상면에 형성된 제4 금속층을 제거하여 상기 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판 제조방법.
제18항에 있어서, 상기 제2 패턴층을 마스크로한 식각 공정 시 상기 보호막 은 과식각되는 것을 특징으로 하는 박막 트랜지스터 표시판 제조방법.
제16항에 있어서,

상기 화소전극을 형성하는 단계 이전에,

상기 데이터 라인이 형성된 상기 베이스 기판상에 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터 표시판 제조방법.