KR101161456B1 - Ion implantation mask and method for manufacturing same, silicon carbide semiconductor device using ion implantation mask, and method for manufacturing same - Google Patents

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고이치 니시카와
마사아키 시미즈
유스케 후쿠다
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신덴겐코교 가부시키가이샤
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Abstract

이온 주입 마스크(10)를 제조하는 제조 방법이 개시되어 있으며, 이 제조 방법은 반도체 기판(11)의 전면(全面)에 걸쳐 보호막으로서의 산화막(11)을 형성하는 단계와, 상기 산화막(12) 위에 금속 박막(13)을 형성하는 단계와, 상기 금속 박막(13) 위에 이온 저지 금속제의 이온 저지층을 형성하는 단계를 포함한다. 얻어진 이온 주입 마스크(10)는 보다 깊은 선택적 도전성 영역을 형성하는 데 사용된다. A manufacturing method for manufacturing the ion implantation mask 10 is disclosed, which method comprises forming an oxide film 11 as a protective film over the entire surface of a semiconductor substrate 11 and over the oxide film 12. Forming a metal thin film 13 and forming an ion blocking layer of an ion blocking metal on the metal thin film 13. The obtained ion implantation mask 10 is used to form deeper selective conductive regions.

Description

이온 주입 마스크 및 그 제조 방법과, 이온 주입 마스크를 이용한 탄화규소 반도체 장치 및 그 제조 방법{ION IMPLANTATION MASK AND METHOD FOR MANUFACTURING SAME, SILICON CARBIDE SEMICONDUCTOR DEVICE USING ION IMPLANTATION MASK, AND METHOD FOR MANUFACTURING SAME}ION IMPLANTATION MASK AND METHOD FOR MANUFACTURING SAME, SILICON CARBIDE SEMICONDUCTOR DEVICE USING ION IMPLANTATION MASK, AND METHOD FOR MANUFACTURING SAME}

도 1은 본 발명의 실시예에 따른 이온 주입 마스크의 기본 구조를 보여주는 종단면도이고, 1 is a longitudinal sectional view showing a basic structure of an ion implantation mask according to an embodiment of the present invention,

도 2는 본 발명의 실시예에 따른 이온 주입 마스크의 기본 구조를 보여주는 평면도이고, 2 is a plan view showing a basic structure of an ion implantation mask according to an embodiment of the present invention,

도 3은 3 MeV의 에너지로 알루미늄 이온을 주입한 때에 실리콘 산화물과 몰리브덴 중의 알루미늄의 분포를 모의 실험한 결과를 도시하는 그래프이고, 3 is a graph showing the results of simulation of the distribution of aluminum in silicon oxide and molybdenum when aluminum ions are implanted with an energy of 3 MeV,

도 4는 본 발명의 실시예의 이온 주입 마스크를 제조하는 제조 방법에 따라 이온 주입 마스크를 제조하는 단계를 보여주는 흐름도이고, 4 is a flowchart showing a step of manufacturing an ion implantation mask according to a manufacturing method for manufacturing an ion implantation mask of an embodiment of the present invention;

도 5a 내지 도 5f는 본 발명의 실시예의 이온 주입 마스크를 제조하는 제조 방법에 따라 이온 주입 마스크를 제조하는 여러 단계에서의 반도체 기판의 단면도를 도시하고, 5A-5F illustrate cross-sectional views of a semiconductor substrate at various stages of fabricating an ion implantation mask in accordance with a fabrication method for fabricating an ion implantation mask of an embodiment of the invention,

도 6은 반도체 기판 상에 몰리브덴 막을 형성함으로써 얻은 시료에 알루미늄을 주입한 때에 반도체 표면에서의 알루미늄 농도를 측정한 결과를 나타내는 그래 프이고, 6 is a graph showing a result of measuring aluminum concentration on a semiconductor surface when aluminum is injected into a sample obtained by forming a molybdenum film on a semiconductor substrate,

도 7은 본 발명의 실시예의 탄화규소 반도체 장치의 일부의 단면도이고, 7 is a cross-sectional view of a portion of a silicon carbide semiconductor device in an embodiment of the present invention,

도 8a 내지 도 8c는 본 발명의 실시예의 접합형 전계 효과 트랜지스터의 동작 설명도이고, 8A to 8C are diagrams illustrating the operation of the junction type field effect transistor according to the embodiment of the present invention.

도 9는 본 발명의 실시예의 탄화규소 반도체 장치를 제조하는 제조 방법에 따라 접합형 전계 효과 트랜지스터를 제조하는 단계를 보여주는 흐름도이고, 9 is a flowchart showing a step of manufacturing a junction type field effect transistor according to the manufacturing method of manufacturing the silicon carbide semiconductor device of the embodiment of the present invention;

도 10a 내지 도 10f는 본 발명의 실시예의 탄화규소 반도체 장치를 제조하는 제조 방법에 따라 접합형 전계 효과 트랜지스터를 제조하는 여러 단계에서의 반도체 기판의 단면도를 도시하고, 10A-10F illustrate cross-sectional views of a semiconductor substrate at various stages of fabricating a junction type field effect transistor in accordance with a fabrication method for fabricating a silicon carbide semiconductor device in an embodiment of the present invention.

도 11은 종래의 접합형 전계 효과 트랜지스터의 일부의 단면도이고, 11 is a cross-sectional view of a portion of a conventional junction type field effect transistor,

도 12는 종래의 접합형 전계 효과 트랜지스터의 평면도이고, 12 is a plan view of a conventional junction type field effect transistor,

도 13은 이온 주입에 의해 게이트 영역을 형성하는 스테이지에서의 접합형 전계 효과 트랜지스터의 단면도이다. 13 is a cross-sectional view of a junction field effect transistor in a stage of forming a gate region by ion implantation.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

10 : 이온 주입 마스크10: ion implantation mask

11 : 기판11: substrate

12 : 제1 산화막12: first oxide film

13 : 제1 금속 박막13: first metal thin film

14 : 이온 저지층14 ion barrier layer

15 : 제2 금속 박막15: second metal thin film

16 : 제2 산화막16: second oxide film

17 : 개구부17: opening

본 발명은 반도체 기판에 전기적 도전 영역을 형성하는 이온 주입 공정에 사용되는 이온 주입 마스크 및 그 제조 방법과, 이온 주입 마스크를 이용하는 탄화규소 반도체 장치 및 그 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an ion implantation mask used in an ion implantation step of forming an electrically conductive region in a semiconductor substrate, a method for manufacturing the same, a silicon carbide semiconductor device using the ion implantation mask, and a method for manufacturing the same.

탄화규소(SiC) 반도체는 실리콘보다 밴드 갭(band gap)이 크기 때문에 내전압 및 내열성이 우수하며, 파워 디바이스에 적용할 때에 큰 포텐셜을 가질 것으로 예상된다. Since silicon carbide (SiC) semiconductors have a larger band gap than silicon, they are excellent in voltage resistance and heat resistance, and are expected to have great potential when applied to power devices.

도 11 및 도 12는 SiC 파워 디바이스의 통상의 예로서 접합형 전계 효과 트랜지스터(100)의 일부의 단면도 및 평면도를 각각 도시하고 있다. 도 12는 5개의 소스를 구비하는 접합형 전계 효과 트랜지스터(100)의 예를 도시하고 있다. 도 11은 도 12의 B-B 선을 따른 단면에서의 구조를 확대하여 도시하고 있다. 이러한 접합형 전계 효과 트랜지스터(100)는 n형 저저항 층인 드레인 영역(101); n형 고저항 층인 드리프트 영역(102); n형 저저항 영역인 소스 영역(103); 소스 영역을 둘러싸도록 형성된 p형 저저항 영역인 게이트 영역(104); 드레인 전극(105), 소스 전극(106) 및 게이트 전극(107)을 포함한 3가지 유형의 전극을 구비한다. 이러한 구조에서, 고저항의 n-층(102)은 저저항의 n+ SiC 기판(101) 상에서의 에피택셜 성장에 의해 형성된다. 이 기판은 주 전극 중 하나인 드레인 영역(101)을 형성한다. 다른 주 전극인 소스 영역(103)은 고저항의 n-층(102)의 표면에 마련된다. 각각의 소스 전극(106)은 길고 얇은 형상을 가지며, 다수의 소스 전극(106)은 도 12에 도시된 바와 같이 상호 분리되어 정렬되어 있다. 제어 전극인 게이트 전극(107)이 소스 전극(106)을 둘러싸도록 마련되어 있다. 소스 전극(106)과 드레인 전극(105) 사이에서 흐르는 전류는 게이트 전극(107)에 인가되는 신호에 의해 흐르게 되거나 차단된다. 11 and 12 show cross-sectional and plan views, respectively, of a portion of junction type field effect transistor 100 as a typical example of a SiC power device. 12 shows an example of a junction field effect transistor 100 having five sources. FIG. 11 is an enlarged view of a structure in a cross section along the line BB of FIG. 12. The junction field effect transistor 100 includes a drain region 101 which is an n-type low resistance layer; drift region 102 which is an n-type high resistance layer; a source region 103 which is an n-type low resistance region; A gate region 104 which is a p-type low resistance region formed to surround the source region; Three types of electrodes are provided, including drain electrode 105, source electrode 106, and gate electrode 107. In this structure, the high resistivity n − layer 102 is formed by epitaxial growth on the low resistivity n + SiC substrate 101. This substrate forms a drain region 101 which is one of the main electrodes. The source region 103, which is another main electrode, is provided on the surface of the high resistance n − layer 102. Each source electrode 106 has a long, thin shape, and the plurality of source electrodes 106 are arranged separately from each other as shown in FIG. A gate electrode 107 that is a control electrode is provided to surround the source electrode 106. The current flowing between the source electrode 106 and the drain electrode 105 flows or is blocked by a signal applied to the gate electrode 107.

이용되는 재료의 성질 차이 때문에 실리콘 프로세스를 상기 SiC 디바이스의 제조 프로세스에 변형 없이 사용할 수 없는 경우가 많으며, 새로운 처리 기술의 개발이 주요 이슈로 되고 있다. 도 11에 도시된 경우에는 p+ 게이트 영역(104) 또는 다른 선택적 도전성 영역을 형성하기 위한 기술의 예가 도시되어 있다. 게이트 영역(104)을 선택적 도전성 영역으로서 형성한 때에는, 실리콘에 대해서 통상적으로 사용하는 열 확산을 사용할 수 없다. 그 이유는, 반도체의 도전율을 제어하는 데 사용된 SiC 중의 불순물이 낮은 확산 계수를 갖기 때문이다. 이를 고려하여, SiC에서는 선택적 도전성 영역으로서 게이트 영역(104)을 형성하기 위해서 단지 이온 주입법만이 사용된다. Due to the difference in the properties of the materials used, the silicon process is often unable to be used in the manufacturing process of the SiC device without modification, and the development of new processing technology is a major issue. In the case shown in FIG. 11, an example of a technique for forming the p + gate region 104 or other optional conductive regions is shown. When the gate region 104 is formed as a selective conductive region, thermal diffusion commonly used for silicon cannot be used. The reason is that the impurities in the SiC used to control the conductivity of the semiconductor have a low diffusion coefficient. In view of this, only the ion implantation method is used in SiC to form the gate region 104 as a selective conductive region.

도 13은 이온 주입법에 의해 게이트 영역을 형성하는 제조 스테이지 중의 접합형 전계 효과 트랜지스터(100)의 일부의 단면도를 도시한다. 도 11에 도시된 요소와 유사한 요소에는 동일한 부호를 병기한다. 이온 주입법에 있어서는, 도 13에 도시된 바와 같이, 형성하고자 하는 게이트 영역(104) 이외의 영역에서 불순물 이 온이 SiC 중에 주입되는 것을 방지하기 위하여, 개구(108)가 있는 마스크(109)가 미리 제공되며, 불순물 이온은 화살표 110으로 도시된 바와 같이 전면(全面)으로 안내되어, 이온을 필요한 영역에만 주입할 수 있다. 여기서, 깊은 게이트 영역을 형성하기 위해서는 높은 주입 에너지가 필요하며, 종래의 실리콘에 채용한 마스크 재료 및 두께를 사용할 수 없을 때에는 특별한 마스크를 준비해야 한다. 입수 가능한 문헌(신기능 소자 개발 협회 발행의 "2002년도 신에너지 산업 기술 총회 개발 기구의 위탁 성과 보고서, 초저손실 전력 소자 기술 개발, 소자화 기술")은, 두께가 3.2 ㎛이고 화학 증착법(CVD)에 의해 형성된 규소 산화막(SiO2)을 마스크로서 사용하고, 알루미늄을 최대 에너지 1.4 MeV의 이온 주입에 의해 게이트를 형성하는 데에 사용하는 예를 개시하고 있다. 이로써 깊이가 약 2 ㎛인 게이트 영역이 형성된다. 또한, 이러한 방식으로 형성된 접합형 전계 효과 트랜지스터의 게이트 전극에 역전압을 인가하게 되면, 채널이 차단되고, 트랜지스터가 오프 상태로 되는 것으로 확인되었다. 구체적으로, 게이트 전극에 음의 전압이 인가되는 때에 접합형 전계 효과 트랜지스터가 오프 상태로 되도록 통상-온 타입(normally-on type)의 특징이 나타나는 것으로 확인되었다. FIG. 13 shows a cross-sectional view of a portion of the junction field effect transistor 100 during the fabrication stage of forming a gate region by ion implantation. Elements similar to those shown in FIG. 11 are given the same reference numerals. In the ion implantation method, as shown in FIG. 13, in order to prevent impurity ions from being injected into the SiC in a region other than the gate region 104 to be formed, the mask 109 having the opening 108 is previously formed. Impurity ions can be guided to the entire surface, as shown by arrow 110, to implant ions only into the required areas. Here, high implantation energy is required to form the deep gate region, and when a mask material and thickness employed in conventional silicon cannot be used, a special mask must be prepared. Available literature ("Consignment performance report of the 2002 New Energy Industry Technology Assembly Development Organization, Ultra-low Loss Power Device Technology Development, Device Technology" published by New Functional Device Development Association) has a thickness of 3.2 µm and is based on chemical vapor deposition (CVD). An example in which a formed silicon oxide film (SiO2) is used as a mask and aluminum is used to form a gate by ion implantation with a maximum energy of 1.4 MeV is disclosed. This results in a gate region having a depth of about 2 μm. In addition, when a reverse voltage is applied to the gate electrode of the junction type field effect transistor formed in this manner, it is confirmed that the channel is cut off and the transistor is turned off. Specifically, it was confirmed that the characteristics of the normally-on type appear so that the junction field effect transistor is turned off when a negative voltage is applied to the gate electrode.

어떠한 이상이 발생하여 게이트로의 제어 신호가 차단된 때에, 오프 상태로 되는 파워 디바이스에 대하여 많은 요구가 있다. 그러한 파워 디바이스에 있어서는 통상-오프 타입의 특징을 갖는 것이 중요한 요건이다. 전술한 문헌(신기능 소자 개발 협회 발행의 "2002년도 신에너지 산업 기술 총회 개발 기구의 위탁 성과 보고서, 초저손실 전력 소자 기술 개발, 소자화 기술")에서는, 약 2 ㎛의 게이트 깊이를 얻을 수 있지만, 접합형 전계 효과 트랜지스터는 통상-온 타입의 특징을 가졌다. 이를 고려하여, 게이트에 음의 전압을 인가하여 디바이스를 오프 상태로 되게 하는 통상-온 특징으로부터 0 V의 게이트 전압에서 디바이스를 오프 상태로 유지할 수 있는 통상-오프 특징으로 전이시키기 위하여 보다 깊은 게이트를 형성할 것이 요구된다. 선택적 도전성 영역으로서 보다 깊은 게이트 영역을 형성하기 위하여, 고에너지의 이온을 주입해야 한다. 그러나, SiO2 등으로 제조되는 종래의 마스크를 사용하는 경우에, 고에너지 이온을 주입하게 되면, 이온이 마스크를 통과하여 마스크의 개구 이외의 영역에 주입되는 문제를 초래한다. 다른 문제는, SiC가 마스크의 개구를 통하여 노출되기 때문에 게이트 영역이 오염될 수 있고, 선택적 도전성 영역의 품질이 저하될 수 있다는 것이다. There is a great demand for the power device to be turned off when any abnormality occurs and the control signal to the gate is cut off. For such power devices, having the characteristics of a normally-off type is an important requirement. In the aforementioned document ("Consignment performance report of the 2002 New Energy Industry Technology Assembly Development Organization, Ultra-low Loss Power Device Technology Development, Device Technology" published by the New Functional Device Development Association), a gate depth of about 2 μm can be obtained, but the junction Type field effect transistors have the characteristics of a normally-on type. In view of this, a deeper gate may be used to transition from a normal-on feature that applies a negative voltage to the gate to turn the device off, from a normal-off feature that may hold the device off at a gate voltage of 0V. It is required to form. In order to form a deeper gate region as a selective conductive region, high energy ions must be implanted. However, in the case of using a conventional mask made of SiO 2 or the like, injecting high energy ions causes a problem that ions pass through the mask and are implanted into a region other than the opening of the mask. Another problem is that since the SiC is exposed through the opening of the mask, the gate region may be contaminated and the quality of the selective conductive region may be degraded.

따라서 본 발명의 목적은, 종래 기술보다 깊은 선택적 도전성 영역을 형성하고 종래 기술보다 고품질의 선택적 도전성 영역을 산출하는 데 사용할 수 있는 이온 주입 마스크 및 그 제조 방법과, 그러한 이온 주입 마스크를 사용하는 탄화규소 반도체 장치 및 그 제조 방법을 제공하는 것이다. Accordingly, an object of the present invention is to provide an ion implantation mask that can be used to form a selective conductive region deeper than the prior art and to produce a selective conductive region of higher quality than the prior art, and a method of manufacturing the same, and silicon carbide using such an ion implantation mask. A semiconductor device and its manufacturing method are provided.

일 양태에 따르면, 본 발명은 반도체 기판의 전면 상에 보호막으로서 형성된 산화막과, 이온 저지 금속으로 구성된 이온 저지층과, 산화막과 이온 저지층을 함께 접합하도록 산화막과 이온 저지층 사이에 배치된 금속 박막을 포함하는 이온 주 입 마스크를 제공한다. According to one aspect, the present invention provides a thin metal film disposed between an oxide film and an ion blocking layer to bond together an oxide film formed as a protective film on the entire surface of a semiconductor substrate, an ion blocking layer composed of an ion blocking metal, and an oxide film and an ion blocking layer together. It provides an ion implantation mask comprising a.

이러한 구조에 따르면, 이온 저지층은 종래의 마스크에 사용된 규소 산화막보다 밀도가 높은 금속으로 제조된다. 따라서 이러한 이온 저지층을 구성 요소로서 구비하는 이온 주입 마스크는 종래의 마스크보다 이온 저지 능력이 우수하다. 그에 따라 이온 저지층은 고에너지의 이온을 저지할 수 있고, 따라서 이러한 이온 저지층을 구성 요소로서 구비하는 이온 주입 마스크를 이용한 이온 주입에 의하여 반도체에 보다 깊은 선택적 도전성 영역을 형성할 수 있다. According to this structure, the ion blocking layer is made of a metal having a higher density than the silicon oxide film used in the conventional mask. Therefore, an ion implantation mask having such an ion barrier layer as a component is superior in ion barrier ability than a conventional mask. As a result, the ion blocking layer can block high energy ions, and thus, a deeper selective conductive region can be formed in the semiconductor by ion implantation using an ion implantation mask having such an ion blocking layer as a component.

이온 주입 마스크에 사용된 금속 박막은 이온 저지층에 사용된 금속보다 산화되기 쉬운 것이 바람직하다. The metal thin film used in the ion implantation mask is preferably more oxidized than the metal used in the ion blocking layer.

이러한 구조에 따르면, 이온 주입 마스크를 구성하는 금속 박막은 이온 저지층에 사용된 금속보다 산화되기 쉬우므로, 산화막의 산소 원자와 금속 박막의 금속 원자 사이의 원자간 결합이 산화막과 이온 저지층의 금속 원자 사이의 원자간 결합보다 강하기 때문에, 이온 저지층과 산화막 사이의 금속 박막이 이온 저지층의 박리를 방지하도록 작용한다. According to this structure, since the metal thin film constituting the ion implantation mask is more easily oxidized than the metal used in the ion blocking layer, the interatomic bonding between the oxygen atoms of the oxide film and the metal atoms of the metal thin film is caused by the metal of the oxide film and the ion blocking layer. Since it is stronger than the interatomic bonds between atoms, the metal thin film between the ion blocking layer and the oxide film acts to prevent peeling of the ion blocking layer.

이온 주입 마스크에 사용된 산화막은 규소 산화막이고, 상기 금속 박막은 티탄, 지르코늄, 바나듐, 니오븀, 하프늄 및 크롬으로 이루어진 군에서 선택된 적어도 1종의 원소를 이용하여 얻은 박막이고, 상기 이온 저지층에 사용된 금속은 몰리브덴 또는 텅스텐인 것이 바람직하다. The oxide film used in the ion implantation mask is a silicon oxide film, and the metal thin film is a thin film obtained using at least one element selected from the group consisting of titanium, zirconium, vanadium, niobium, hafnium, and chromium, and used for the ion blocking layer. It is preferable that the obtained metal is molybdenum or tungsten.

이러한 구조에 따르면, 이온 저지층은 종래의 이온 주입 마스크에 사용된 규소 산화막보다 밀도가 높은 몰리브덴 또는 텅스텐으로 구성되기 때문에, 이온 저지층은 규소 산화막보다 이온 저지 능력이 우수하다. 따라서 이러한 이온 저지층은 고에너지의 이온을 저지할 수 있고, 구성 요소로서 이온 저지층을 구비하는 이온 주입 마스크를 이용한 이온 주입에 의하여 반도체에 보다 깊은 선택적 도전성 영역을 형성할 수 있다. 또한, 티탄, 지르코늄, 바나듐, 니오븀, 하프늄 및 크롬으로 제조되고 이온 주입 마스크를 구성하는 금속 박막으로서 사용되는 박막은 이온 저지층에 사용된 몰리브덴 또는 텅스텐보다 산화되기 쉽다. 따라서 산화막의 산소 원자와 금속 박막의 티탄, 지르코늄, 바나듐, 니오븀, 하프늄 및 크롬 원자 사이의 원자간 결합은 산화막과 이온 저지층 중의 몰리브덴 또는 텅스텐 원자 사이의 원자간 결합보다 강하기 때문에, 티탄, 지르코늄, 바나듐, 니오븀, 하프늄 및 크롬으로 구성되고 이온 저지층과 산화막 사이에 배치되는 박막은 이온 저지층의 박리를 방지하도록 작용한다. According to this structure, since the ion blocking layer is made of molybdenum or tungsten having a higher density than the silicon oxide film used in the conventional ion implantation mask, the ion blocking layer has better ion blocking ability than the silicon oxide film. Therefore, such an ion blocking layer can block high energy ions and can form a deeper selective conductive region in a semiconductor by ion implantation using an ion implantation mask having an ion blocking layer as a component. Further, thin films made of titanium, zirconium, vanadium, niobium, hafnium and chromium and used as metal thin films constituting the ion implantation mask are more likely to be oxidized than molybdenum or tungsten used in the ion blocking layer. Therefore, the interatomic bonds between the oxygen atoms of the oxide film and the titanium, zirconium, vanadium, niobium, hafnium, and chromium atoms of the metal film are stronger than the interatomic bonds between the molybdenum or tungsten atoms in the oxide film and the ion blocking layer. A thin film composed of vanadium, niobium, hafnium and chromium and disposed between the ion blocking layer and the oxide film serves to prevent the ion blocking layer from peeling off.

본 발명은 또한 반도체 기판의 전면 상에 보호막으로서 형성된 질화막과, 이온 저지 금속으로 구성된 이온 저지층과, 질화막과 이온 저지층을 함께 접합하도록 질화막과 이온 저지층 사이에 배치된 금속 박막을 포함하는 이온 주입 마스크를 제공한다. The present invention also provides an ion film comprising a nitride film formed as a protective film on the entire surface of a semiconductor substrate, an ion blocking layer composed of an ion blocking metal, and a metal thin film disposed between the nitride film and the ion blocking layer to bond the nitride film and the ion blocking layer together. Provide an injection mask.

이러한 구조에 따르면, 이온 저지층은 종래의 마스크에 사용된 규소 산화막보다 밀도가 높은 금속으로 제조된다. 따라서 이러한 이온 저지층을 구성 요소로서 구비하는 이온 주입 마스크는 종래의 마스크보다 이온 저지 능력이 우수하다. 그에 따라 이온 저지층은 고에너지의 이온을 저지할 수 있고, 따라서 이러한 이온 저지층을 구성 요소로서 구비하는 이온 주입 마스크를 이용한 이온 주입에 의하여 반도체에 보다 깊은 선택적 도전성 영역을 형성할 수 있다. According to this structure, the ion blocking layer is made of a metal having a higher density than the silicon oxide film used in the conventional mask. Therefore, an ion implantation mask having such an ion barrier layer as a component is superior in ion barrier ability than a conventional mask. As a result, the ion blocking layer can block high energy ions, and thus, a deeper selective conductive region can be formed in the semiconductor by ion implantation using an ion implantation mask having such an ion blocking layer as a component.

이온 주입 마스크에 사용된 금속 박막은 이온 저지층에 사용된 금속보다 질화되기 쉬운 것이 바람직하다. It is preferable that the metal thin film used for the ion implantation mask be more easily nitrided than the metal used for the ion blocking layer.

이러한 구조에 따르면, 이온 주입 마스크를 구성하는 금속 박막은 이온 저지층에 사용된 금속보다 질화되기 쉬우므로, 질화막의 질소 원자와 금속 박막의 금속 원자 사이의 원자간 결합이 질화막과 이온 저지층의 금속 원자 사이의 원자간 결합보다 강하기 때문에, 이온 저지층과 질화막 사이의 금속 박막이 이온 저지층의 박리를 방지하도록 작용한다. According to this structure, since the metal thin film constituting the ion implantation mask is more easily nitrided than the metal used in the ion blocking layer, the interatomic bonding between the nitrogen atom of the nitride film and the metal atom of the metal thin film is caused to occur in the metal of the nitride film and the ion blocking layer. Since it is stronger than the interatomic bonds between atoms, the metal thin film between the ion blocking layer and the nitride film acts to prevent peeling of the ion blocking layer.

이온 주입 마스크에 사용된 질화막은 규소 질화막이고, 상기 금속 박막은 티탄, 지르코늄, 바나듐, 니오븀, 하프늄 및 크롬으로 이루어진 군에서 선택된 적어도 1종의 원소를 이용하여 얻은 박막이고, 이온 저지층에 사용된 금속은 몰리브덴 또는 텅스텐인 것이 바람직하다. The nitride film used for the ion implantation mask is a silicon nitride film, and the metal thin film is a thin film obtained using at least one element selected from the group consisting of titanium, zirconium, vanadium, niobium, hafnium, and chromium, and is used for the ion blocking layer. The metal is preferably molybdenum or tungsten.

이러한 구조에 따르면, 이온 저지층은 종래의 이온 주입 마스크에 사용된 규소 산화막보다 밀도가 높은 몰리브덴 또는 텅스텐으로 구성되기 때문에, 이온 저지층은 규소 산화막보다 이온 저지 능력이 우수하다. 따라서 이러한 이온 저지층은 고에너지의 이온을 저지할 수 있고, 구성 요소로서 이온 저지층을 구비하는 이온 주입 마스크를 이용한 이온 주입에 의하여 반도체에 보다 깊은 선택적 도전성 영역을 형성할 수 있다. 또한, 티탄, 지르코늄, 바나듐, 니오븀, 하프늄 및 크롬으로 제조되고, 이온 주입 마스크를 구성하는 금속 박막으로서 사용되는 박막은 이온 저지층에 사용된 몰리브덴 또는 텅스텐보다 쉽게 질화물을 형성한다. 따라서 질화막의 질소 원자와 금속 박막의 티탄, 지르코늄, 바나듐, 니오븀, 하프늄 및 크롬 원자 사이의 원자간 결합은 질화막과 이온 저지층 중의 몰리브덴 또는 텅스텐 원자 사이의 원자간 결합보다 강하기 때문에, 티탄, 지르코늄, 바나듐, 니오븀, 하프늄 및 크롬으로 구성되고 이온 저지층과 질화막 사이에 배치되는 박막은 이온 저지층의 박리를 방지하도록 작용한다. According to this structure, since the ion blocking layer is made of molybdenum or tungsten having a higher density than the silicon oxide film used in the conventional ion implantation mask, the ion blocking layer has better ion blocking ability than the silicon oxide film. Therefore, such an ion blocking layer can block high energy ions and can form a deeper selective conductive region in a semiconductor by ion implantation using an ion implantation mask having an ion blocking layer as a component. Further, thin films made of titanium, zirconium, vanadium, niobium, hafnium and chromium and used as metal thin films constituting the ion implantation mask form nitrides more easily than molybdenum or tungsten used in the ion blocking layer. Therefore, the interatomic bond between the nitrogen atom of the nitride film and the titanium, zirconium, vanadium, niobium, hafnium, and chromium atoms of the metal thin film is stronger than the interatomic bond between the molybdenum or tungsten atoms in the nitride film and the ion blocking layer. A thin film composed of vanadium, niobium, hafnium and chromium and disposed between the ion blocking layer and the nitride film serves to prevent the ion blocking layer from peeling off.

또한, 본 발명은 반도체 기판의 전면 상에 보호층으로서의 산화막을 형성하는 산화막 형성 단계와, 상기 산화막 상에 금속 박막을 형성하는 금속 박막 형성 단계와, 상기 금속 박막 상에 이온 저지 금속으로 구성된 이온 저지층을 형성하는 이온 저지층 형성 단계를 포함하는 이온 주입 마스크의 제조 방법을 제공한다. The present invention also provides an oxide film forming step of forming an oxide film as a protective layer on the entire surface of a semiconductor substrate, a metal thin film forming step of forming a metal thin film on the oxide film, and ion blocking composed of an ion blocking metal on the metal thin film. It provides a method for producing an ion implantation mask comprising an ion blocking layer forming step of forming a layer.

이온 주입 마스크의 제조 방법에 사용된 금속 박막은 이온 저지층에 사용된 금속보다 산화되기 쉬운 것이 바람직하다. It is preferable that the metal thin film used for the manufacturing method of an ion implantation mask is easier to oxidize than the metal used for the ion blocking layer.

이온 주입 마스크의 제조 방법에 사용된 산화막은 규소 산화막이고, 상기 금속 박막은 티탄, 지르코늄, 바나듐, 니오븀, 하프늄 및 크롬으로 이루어진 군에서 선택된 적어도 1종의 원소를 이용하여 얻은 박막이고, 상기 이온 저지층에 사용된 금속은 몰리브덴 또는 텅스텐인 것이 바람직하다. The oxide film used in the method for producing an ion implantation mask is a silicon oxide film, and the metal thin film is a thin film obtained by using at least one element selected from the group consisting of titanium, zirconium, vanadium, niobium, hafnium, and chromium. The metal used in the layer is preferably molybdenum or tungsten.

본 발명은, 반도체 기판의 전면 상에 보호층으로서의 질화막을 형성하는 질화막 형성 단계와, 상기 질화막 상에 금속 박막을 형성하는 금속 박막 형성 단계와, 상기 금속 박막 상에 이온 저지 금속으로 구성된 이온 저지층을 형성하는 이온 저지층 형성 단계를 포함하는 이온 주입 마스크의 제조 방법을 또한 제공한다. The present invention provides a nitride film forming step of forming a nitride film as a protective layer on the entire surface of a semiconductor substrate, a metal thin film forming step of forming a metal thin film on the nitride film, and an ion blocking layer composed of an ion blocking metal on the metal thin film. It also provides a method of manufacturing an ion implantation mask comprising an ion blocking layer forming step of forming a.

이온 주입 마스크의 제조 방법에 사용된 금속 박막은 이온 저지층에 사용된 금속보다 질화되기 쉬운 것이 바람직하다. It is preferable that the metal thin film used for the manufacturing method of an ion implantation mask is more easily nitrided than the metal used for the ion blocking layer.

이온 주입 마스크의 제조 방법에 사용된 질화막은 규소 질화막이고, 상기 금속 박막은 티탄, 지르코늄, 바나듐, 니오븀, 하프늄 및 크롬으로 이루어진 군에서 선택된 적어도 1종의 원소를 이용하여 얻은 박막이고, 상기 이온 저지층에 사용된 금속은 몰리브덴 또는 텅스텐인 것이 바람직하다. The nitride film used in the method for producing an ion implantation mask is a silicon nitride film, and the metal thin film is a thin film obtained using at least one element selected from the group consisting of titanium, zirconium, vanadium, niobium, hafnium, and chromium. The metal used in the layer is preferably molybdenum or tungsten.

또한, 본 발명은 제1 도전성 저저항 층인 탄화규소 반도체 기판 상에 형성된 제1 도전성 고저항 층과, 상기 제1 도전성 저저항 층으로 구성된 소스 영역과, 전술한 바와 같이 구성된 이온 주입 마스크를 이용한 이온 주입에 의해 형성된 제2 도전성 저저항 층인 게이트 영역과, 소스 전극, 게이트 전극 및 드레인 전극을 포함하는 탄화규소 반도체 장치를 제공한다. The present invention also relates to a ion conductive mask comprising a first conductive high resistance layer formed on a silicon carbide semiconductor substrate that is a first conductive low resistance layer, a source region composed of the first conductive low resistance layer, and an ion implantation mask configured as described above. A silicon carbide semiconductor device comprising a gate region, which is a second conductive low resistance layer formed by implantation, and a source electrode, a gate electrode, and a drain electrode.

본 발명은, 제1 도전성 저저항 층인 탄화규소 반도체 기판 상에 제1 도전성 고저항 층을 형성하는 단계와, 소스 영역을 구성하는 제1 도전성 저저항 층을 형성하는 단계와, 전술한 바와 같은 이온 주입 마스크를 이용한 이온 주입에 의해 형성된 제2 도전성 저저항 층인 게이트 영역을 형성하는 단계와, 소스 전극, 게이트 전극 및 드레인 전극을 형성하는 단계를 포함하는 탄화규소 반도체 장치의 제조 방법을 또한 제공한다. The present invention provides a method for forming a first conductive high resistance layer on a silicon carbide semiconductor substrate that is a first conductive low resistance layer, forming a first conductive low resistance layer constituting a source region, and the ions as described above. There is also provided a method of manufacturing a silicon carbide semiconductor device comprising forming a gate region that is a second conductive low resistance layer formed by ion implantation using an implantation mask, and forming a source electrode, a gate electrode, and a drain electrode.

첨부 도면을 참고로 하여, 한정의 의도는 없고 단지 예시적인 본 발명의 특정의 바람직한 실시예를 이하에서 상세하게 설명하기로 한다. With reference to the accompanying drawings, certain preferred embodiments of the present invention, which are not intended to be limiting and merely illustrative, are described in detail below.

본 발명의 이온 주입 마스크(10)의 기본 구조의 종단면도 및 평면도를 각각 도시하고 있는 도 1 및 도 2를 먼저 참고하기로 한다. Reference is first made to FIGS. 1 and 2, which show longitudinal cross-sectional views and plan views of the basic structure of the ion implantation mask 10 of the present invention, respectively.

이온 주입 마스크(10)는 예컨대 SiC 파워 디바이스를 제조할 때의 이온 주입 공정에 사용될 수 있다. 이를 고려하여, SiC 접합형 전계 효과 트랜지스터의 게이트 영역을 제조하기 위한 마스크를 예로서 설명한다. 도 2는, 5개의 소스 영역의 둘레에 배치되는 선택적 도전성 영역인 게이트 영역을 형성하기 위하여 개구(17)를 형성하는 제조 공정 중에 기판(11)을 상측에서 보았을 때의 이온 주입 마스크(10)의 일부를 도시한다. 도 1은 도 2의 선 A-A를 따른 단면 구조를 확대하여 도시하고 있다. 드레인 영역, 소스 영역, 그리고 게이트 영역의 형성에 선행하여 형성되는 다른 영역을 형성함으로써 SiC 기판(11) 상에 구조를 형성할 수 있지만, 본 실시예가 이온 주입 마스크의 구조를 설명하는 것만을 의도하고 있으므로 이들 구조는 생략한다. The ion implantation mask 10 can be used in an ion implantation process, for example, when manufacturing a SiC power device. In view of this, a mask for manufacturing a gate region of a SiC junction type field effect transistor is described as an example. FIG. 2 shows the ion implantation mask 10 as viewed from above of the substrate 11 during the manufacturing process of forming the opening 17 to form a gate region, which is a selective conductive region disposed around the five source regions. Shows some. 1 shows an enlarged cross-sectional structure along the line A-A of FIG. Although the structure can be formed on the SiC substrate 11 by forming the drain region, the source region, and other regions formed prior to the formation of the gate region, this embodiment is only intended to describe the structure of the ion implantation mask. Therefore, these structures are omitted.

이온 주입 마스크(10)는 규소 산화막(SiO2)으로 구성되고 SiC 기판(11)의 전면 상에 형성된 제1 산화막(12)과, 티탄(Ti)으로 구성되고 상기 제1 산화막(11) 상에 형성된 제1 금속 박막(13)과, 몰리브덴(Mo)으로 구성되고 상기 제1 금속 박막(13) 상에 형성된 이온 저지층(14)과, 티탄으로 구성되고 상기 이온 저지층(14) 상에 형성된 제2 금속 박막(15)과, 규소 산화막(SiO2)으로 구성되고 제2 금속 박막(15) 상에 형성된 제2 산화막(16)을 포함한다. 게이트 영역을 형성하기 위하여 이온을 주입하도록 제1 산화막(12)만을 남겨둔 상태로 개구(17)를 형성한다. The ion implantation mask 10 is composed of a silicon oxide film (SiO 2 ) and a first oxide film 12 formed on the entire surface of the SiC substrate 11, and titanium (Ti) and formed on the first oxide film 11. The first metal thin film 13 formed thereon, the ion blocking layer 14 formed of molybdenum (Mo) and formed on the first metal thin film 13, and the titanium formed on the ion blocking layer 14 The second metal thin film 15 and the second oxide film 16 formed of the silicon oxide film SiO 2 and formed on the second metal thin film 15 are included. The opening 17 is formed with only the first oxide film 12 left to implant ions to form the gate region.

이온 저지층(14)은 종래의 마스크에 사용된 규소 산화막보다 밀도가 큰 금속으로 구성된다. 따라서 구성 요소로서 이러한 이온 저지층(14)을 구비하는 이온 주입 마스크(10)는 종래의 마스크보다 이온 저지 능력이 우수하다. 따라서, 이온 저지층(14)은 고에너지의 이온을 저지할 수 있고, 구성 요소로서 이러한 이온 저지층(14)을 구비하는 이온 주입 마스크(10)를 고에너지의 이온을 주입하는 데 사용할 수 있고, 이로써 마스크 부분에 의해 이온을 적절하게 저지하면서 보다 깊은 선택적 도전성 영역(게이트 영역)을 반도체에 형성할 수 있다. The ion blocking layer 14 is made of a metal having a higher density than the silicon oxide film used in the conventional mask. Therefore, the ion implantation mask 10 having such an ion barrier layer 14 as a component is superior in ion barrier ability than a conventional mask. Thus, the ion blocking layer 14 can block high energy ions, and an ion implantation mask 10 having such an ion blocking layer 14 as a component can be used to implant high energy ions. Thus, a deeper selective conductive region (gate region) can be formed in the semiconductor while appropriately blocking ions by the mask portion.

이온 저지층(14)에 사용되는 금속 몰리브덴은 스퍼터링 장치 또는 증착 장치에 의해 용이하게 성막될 수 있으며, 또한 에칭 가공을 용이하게 실시할 수도 있다. 구체적으로, 몰리브덴을 사용하는 처리 공정을 실행하기 위하여 종래의 반도체 처리 장치를 변형 없이 사용할 수 있다. 또한, 몰리브덴과 SiC 기판(11) 사이의 열팽창 계수의 차이가 작기 때문에, 몰리브덴으로 구성된 이온 저지층(14)을 고온에서 형성하고 기판을 실온으로 복귀시킬 때에 이온 저지층(14)에 작용하는 열응력이 작다. 따라서, 이온 저지층(14)에 균열이 쉽게 발생하지 않아서, 고품질의 이온 저지층(14)을 형성할 수 있다. 따라서, 이온 저지층(14)에 의해 이온 주입을 더욱 만족스럽게 감소시킬 수 있다. The metal molybdenum used for the ion blocking layer 14 can be easily formed by a sputtering apparatus or a vapor deposition apparatus, and an etching process can also be easily performed. Specifically, a conventional semiconductor processing apparatus can be used without modification in order to carry out a processing process using molybdenum. In addition, since the difference in the coefficient of thermal expansion between molybdenum and the SiC substrate 11 is small, the heat acting on the ion blocking layer 14 when the ion blocking layer 14 made of molybdenum is formed at high temperature and the substrate is returned to room temperature. Small stress Therefore, cracks do not easily occur in the ion blocking layer 14, so that a high quality ion blocking layer 14 can be formed. Therefore, the ion implantation layer 14 can reduce the ion implantation more satisfactorily.

이온 주입 마스크(10)를 구성하는 제1 금속 박막(13) 및 제2 금속 박막(15)에 사용된 티탄 박막은 이온 저지층(14)에 사용되는 금속인 몰리브덴보다 용이하게 산화된다. 구체적으로, 산화막(12, 16) 중의 산소 원자와 금속 박막(13, 15) 중의 티탄 원자 사이의 원자간 결합은 산화막(12, 16)과 이온 저지층(14)의 몰리브덴 결합 사이의 원자간 결합보다 강하다. 따라서, 이온 저지층(14)과 산화막(12, 16) 사이에서 티탄 박막으로 구성된 금속 박막(13, 15)은 이온 저지층(14)의 박리를 방지하는 접착층으로서 작용한다. The titanium thin film used for the first metal thin film 13 and the second metal thin film 15 constituting the ion implantation mask 10 is more easily oxidized than molybdenum, which is a metal used for the ion blocking layer 14. Specifically, the interatomic bond between the oxygen atoms in the oxide films 12 and 16 and the titanium atoms in the metal thin films 13 and 15 is an interatomic bond between the oxide films 12 and 16 and the molybdenum bond of the ion blocking layer 14. Is stronger. Therefore, the metal thin films 13 and 15 composed of a titanium thin film between the ion blocking layer 14 and the oxide films 12 and 16 serve as an adhesive layer for preventing the ion blocking layer 14 from peeling off.

이제 티탄이 몰리브덴보다 용이하게 산화되는 이유를 설명한다. 산화 반응의 표준 자유 에너지 변화(또는 엔트로피 변화를 표준 자유 에너지 변화에 더한 표준 생성 엔탈피 변화)를 이온 주입 마스크(10)의 작동 온도에서 얼마나 용이하게 산화가 일어나는 가에 대한 결정 수단으로서 사용한다. 산화 반응에 있어서 표준 자유 에너지 변화의 음의 절대치가 클수록 산화가 용이하게 발생하는 것으로 생각된다. 표 1은 다양한 금속의 산화 반응에 있어서 금속 1 mol당 표준 생성 엔탈피 변화(△H°)를 나타내고 있다. Now we explain why titanium is more easily oxidized than molybdenum. The standard free energy change of the oxidation reaction (or the standard product enthalpy change plus the entropy change plus the standard free energy change) is used as a means of determining how easily oxidation occurs at the operating temperature of the ion implantation mask 10. In the oxidation reaction, it is thought that the greater the negative absolute value of the standard free energy change, the easier the oxidation occurs. Table 1 shows the standard production enthalpy change (ΔH °) per mol of metal in the oxidation reaction of various metals.

금속metal △H°(kJ/mol)ΔH ° (kJ / mol) Ti
Zr
Hf
V
Nb
Cr
W
MoTi
Zr
Hf
V
Nb
Cr
W
Mo -916.3
-1094.5
-1120.9
-736.8
-800.0
-581.2
-569.9
-543.5-916.3
-1094.5
-1120.9
-736.8
-800.0
-581.2
-569.9
-543.5

표 1에 나타낸 바와 같이, 몰리브덴을 포함하는 산화 반응에서의 표준 생성 엔탈피 변화는 -543.5(kJ/mol) 이고, 티탄을 포함하는 산화 반응에서의 표준 생성 엔탈피 변화는 -916.3(kJ/mol) 이다. 결과적으로, 산화 반응에서의 티탄의 표준 생성 엔탈피 변화의 음의 절대치는 몰리브덴의 경우보다 크다. 따라서, 이들 값으로부터 산화 반응에서의 엔트로피 변화를 감산함으로써 얻은 표준 자유 에너지의 음의 절대치도 또한 몰리브덴의 경우보다 티탄의 경우가 크기 때문에, 티탄이 몰리브덴보다 용이하게 산화되는 것으로 말할 수 있다. As shown in Table 1, the standard production enthalpy change in the oxidation reaction involving molybdenum is -543.5 (kJ / mol) and the standard production enthalpy change in the oxidation reaction involving titanium is -916.3 (kJ / mol). . As a result, the negative absolute value of the standard production enthalpy change of titanium in the oxidation reaction is larger than that of molybdenum. Therefore, since the negative absolute value of the standard free energy obtained by subtracting the entropy change in the oxidation reaction from these values is also larger for titanium than for molybdenum, it can be said that titanium is more easily oxidized than molybdenum.

티탄은 또한 통상적으로 사용되는 스퍼터링 장치 또는 증착 장치에 의해 보다 용이하게 성막될 수 있고, 또한 보다 용이하게 에칭 가공될 수 있다. 따라서 티탄이 제1 금속 박막 및 제2 금속 박막에 사용되는 금속으로서 적합하다. 통상의 반도체 프로세스에 적용할 수 있고, 산화되기 쉬우며, 접착층으로서 충분히 작용할 수 있으면, 티탄 이외의 재료를 금속 박막(13, 15)으로 사용할 수도 있다. 티탄 이외의 다른 가능한 예로는 지르코늄, 바나듐, 니오븀, 하프늄, 및 크롬이 포함된다. Titanium can also be more easily formed by a commonly used sputtering apparatus or a deposition apparatus, and can also be easily etched. Thus, titanium is suitable as the metal used for the first metal thin film and the second metal thin film. If it is applicable to a normal semiconductor process, it is easy to oxidize, and can fully function as an adhesive layer, materials other than titanium can also be used for the metal thin films 13 and 15. Other possible examples other than titanium include zirconium, vanadium, niobium, hafnium, and chromium.

제2 산화막(16)은 이온 저지층(14)을 형성하는 몰리브덴의 에칭 중에 마스크로서 기능하도록 형성된다. 몰리브덴 층에 포토레지스트를 직접적으로 형성하는 경우에는, 제2 금속 박막(15)과 제2 산화막(16)은 필요하지 않다. 그러나, 종래의 CF4/O2 가스 혼합물에서 반응성 이온 에칭(RIE)을 이용하여 몰리브덴을 에칭하는 처리 장치의 반응 시스템에서는 몰리브덴 상에 포토레지스트를 직접적으로 형성할 수 없으므로, 그러한 시스템에 제2 산화막(16)이 제공된다. The second oxide film 16 is formed to function as a mask during the etching of molybdenum forming the ion blocking layer 14. When the photoresist is directly formed on the molybdenum layer, the second metal thin film 15 and the second oxide film 16 are not necessary. However, in a reaction system of a processing apparatus for etching molybdenum by using reactive ion etching (RIE) in a conventional CF 4 / O 2 gas mixture, a photoresist cannot be directly formed on molybdenum, so that a second oxide film is formed in such a system. 16 is provided.

도 1에 도시된 이온 주입 마스크(10)는 3 MeV 이상에서의 알루미늄 이온 주입을 위하여 저지층의 기능을 실행하는 마스크 구조로서 사용된다. 주로 고에너지 이온을 저지하기 위한 이온 저지층(14)으로서 사용되는 몰리브덴은, 반도체 처리 장치에 의해 수 마이크로미터의 두께를 갖는 막으로 형성될 수 있고, 이온을 저지하는 능력이 크고, 반도체 프로세서에서의 가공성이 우수하며, 반도체 재료의 열팽창 계수와 유사한 열팽창 계수를 갖는 재료이다. The ion implantation mask 10 shown in FIG. 1 is used as a mask structure for performing the function of a blocking layer for aluminum ion implantation at 3 MeV or more. Molybdenum, which is mainly used as the ion blocking layer 14 for blocking high energy ions, can be formed into a film having a thickness of several micrometers by a semiconductor processing apparatus, and has a high ability to block ions, Is excellent in workability and has a coefficient of thermal expansion similar to that of semiconductor materials.

몰리브덴 이외에, 텅스텐도 위에서 설명하는 특징을 갖기 때문에, 이온 저지층(14)으로 사용할 수 있는 재료의 다른 예로는 텅스텐이 포함된다. 도 3의 표 1에 개시된 바와 같이, 텅스텐을 포함한 산화 반응에 있어서의 표준 생성 엔탈피 변화는 -569.9(kJ/mol)로서, 음의 절대치가 티탄을 포함한 산화 반응에 있어서의 표준 생성 엔탈피 변화인 -916.3 (kJ/mol)보다 작다. 텅스텐은 몰리브덴과 마찬가지로 산화되기 어렵다. 따라서 텅스텐이 사용된 이온 저지층(14)은 제1 금속 박막(13)으로서 티탄 박막을 이용함으로써 제1 산화막(13)으로부터 더욱 박리되기 어렵게 된다. 또한, 텅스텐과 SiC 사이의 열팽창 계수의 차이가 작다. 따라서, 텅스텐으로 이루어지는 이온 저지층(14)을 고온에서 형성한 후에, 실온으로 복귀시킬 때에, 이온 저지층(14)에서 발생하는 열응력이 작기 때문에, 이온 저지층(14)에 크랙이 형성되지 않게 된다. 따라서 텅스텐을 이용하게 되면, 고품질의 이온 저지층(14)을 형성할 수 있고, 이온 주입을 만족스럽게 저지하는 이온 주입 마스크를 형성할 수 있다. In addition to molybdenum, since tungsten also has the features described above, another example of a material that can be used as the ion blocking layer 14 includes tungsten. As shown in Table 1 of FIG. 3, the standard production enthalpy change in the oxidation reaction including tungsten is -569.9 (kJ / mol), where the negative absolute value is the standard production enthalpy change in the oxidation reaction including titanium. Less than 916.3 (kJ / mol). Tungsten is difficult to oxidize like molybdenum. Therefore, the ion blocking layer 14 using tungsten is less likely to be peeled off from the first oxide film 13 by using a titanium thin film as the first metal thin film 13. In addition, the difference in thermal expansion coefficient between tungsten and SiC is small. Therefore, since the thermal stress generated in the ion blocking layer 14 is small when the ion blocking layer 14 made of tungsten is formed at high temperature and then returned to room temperature, no crack is formed in the ion blocking layer 14. Will not. Therefore, when tungsten is used, a high quality ion blocking layer 14 can be formed, and an ion implantation mask for satisfactorily preventing ion implantation can be formed.

도 3은 몰리브덴의 높은 이온 저지 능력을 확인하기 위하여 행한 모의 실험 결과를 도시한다. 도 3은 알루미늄을 3 MeV의 에너지로 주입할 때에 산화규소와 몰리브덴 중의 알루미늄의 분포를 모의 실험한 결과를 도시하고 있다. 횡축은 주입 깊이를 나타내고, 종축은 알루미늄 농도를 나타낸다. 흰 원형 플롯(P10)은 알루미늄 이온을 몰리브덴에 주입할 때에 다양한 주입 깊이에서의 알루미늄 농도를 나타낸다. 검은 원형 플롯(P111)은 알루미늄 이온을 산화규소에 주입할 때에 다양한 주입 깊이에서의 알루미늄 농도를 나타낸다. 알루미늄의 피크 농도를 약 1×1019cm-3으로부터 1×1016cm-3으로 3자리 작게 감소시키는 알루미늄의 두께는 산화규소에서는 약 3㎛이고, 몰리브덴에서는 약 1.7㎛이다. 따라서, 몰리브덴을 이온 저지층으로 사용할 때에, 마스크 두께는 약 1/2로 감소할 것으로 기대된다. FIG. 3 shows simulation results conducted to confirm the high ion blocking ability of molybdenum. FIG. 3 shows the results of simulation of the distribution of aluminum in silicon oxide and molybdenum when aluminum is injected at an energy of 3 MeV. The horizontal axis represents the implant depth and the vertical axis represents the aluminum concentration. White circular plot P10 shows the aluminum concentration at various implantation depths when implanting aluminum ions into molybdenum. The black circular plot P111 shows the aluminum concentration at various implantation depths when implanting aluminum ions into silicon oxide. The thickness of aluminum that reduces the peak concentration of aluminum by three orders of magnitude from about 1 × 10 19 cm −3 to 1 × 10 16 cm −3 is about 3 μm in silicon oxide and about 1.7 μm in molybdenum. Therefore, when molybdenum is used as the ion blocking layer, the mask thickness is expected to decrease by about 1/2.

이온 주입 중에는, 오염을 방지하기 위하여 반도체 표면을 노출시키지 않고 얇은 규소 산화막 등으로 덮는 것이 바람직하다. 따라서 본 발명에 따르면, 반도체 표면은 도 1에 도시된 바와 같이 규소 산화막으로 구성된 제1 산화막(12)에 의해 덮인다. During ion implantation, it is preferable to cover the semiconductor surface with a thin silicon oxide film or the like to prevent contamination. Therefore, according to the present invention, the semiconductor surface is covered by the first oxide film 12 composed of the silicon oxide film as shown in FIG.

전술한 바와 같이, 이온 주입 마스크(10)는 3 MeV 이상의 고에너지의 알루미늄 이온을 저지할 수 있다. 또한, SiC 기판(11)의 열팽창 계수와 이온 저지층(14)에 사용된 몰리브덴 또는 텅스텐의 열팽창 계수의 차이가 작기 때문에, 이온 저지층(14)의 형성 중에 사용된 고온으로부터 실온으로 복귀할 때에 이온 저지층(14)에 작용하는 열응력이 작다. 따라서 고품질의 이온 주입 마스크(10)를 형성하는 것이 가능하다. 또한, 몰리브덴 또는 텅스텐보다 쉽게 산화되는 티탄으로 구성된 제1 금속 박막(13)이 제1 산화막(12)과 이온 저지층(14) 사이에 배치되어 있기 때문에, 이온 저지층(14)의 박리를 방지할 수 있다. As described above, the ion implantation mask 10 can block high energy aluminum ions of 3 MeV or more. In addition, since the difference between the thermal expansion coefficient of the SiC substrate 11 and the thermal expansion coefficient of molybdenum or tungsten used for the ion blocking layer 14 is small, when returning to room temperature from the high temperature used during the formation of the ion blocking layer 14 The thermal stress acting on the ion blocking layer 14 is small. Therefore, it is possible to form the high quality ion implantation mask 10. In addition, since the first metal thin film 13 made of titanium, which is more easily oxidized than molybdenum or tungsten, is disposed between the first oxide film 12 and the ion blocking layer 14, the ion blocking layer 14 is prevented from peeling off. can do.

반응성 이온 에칭(RIE) 또는 다른 반도체 프로세스를 사용하여 산화규소에 대하여 선택적으로 에칭되는 조건으로 몰리브덴을 처리할 수 있다. 최상측의 제2 산화막(16)을 마스크로서 이용하여 몰리브덴 또는 텅스텐을 에칭할 때에, 제1 산화막(12)과 몰리브덴 또는 텅스텐의 높은 에칭 속도비를 허용하는 조건을 이용하여, 몰리브덴 또는 텅스텐을 고속으로 에칭할 수 있다. 몰리브덴 또는 텅스텐 중 하나와 티탄에 대한 에칭을 완료한 후에, SiC 상의 제1 산화막(12)이 노출될 때에 에칭 속도를 감소시키며, 따라서 그 시점에 에칭을 용이하게 중지할 수 있다. 따라서 SiC 표면이 오염되는 것을 방지하는 제1 산화막(12)을 단지 최소로 에칭한 상태로 에칭 공정을 완료할 수 있다. 또한, 에칭이 종료된 때를 검출하는 광학적 간섭을 이용하는 방법을 채용함으로써, 에칭 공정을 고정밀도로 제어할 수 있다. Reactive ion etching (RIE) or other semiconductor processes may be used to treat molybdenum under conditions that are selectively etched against silicon oxide. When etching molybdenum or tungsten using the second oxide film 16 on the uppermost side as a mask, molybdenum or tungsten at a high speed is used under conditions that allow a high etching rate ratio between the first oxide film 12 and molybdenum or tungsten. Can be etched. After completing the etching of either molybdenum or tungsten and titanium, the etching rate is reduced when the first oxide film 12 on the SiC is exposed, so that the etching can be easily stopped at that time. Therefore, the etching process can be completed with only the minimum etching of the first oxide film 12 which prevents the SiC surface from being contaminated. In addition, by employing a method of using optical interference for detecting when the etching is completed, the etching process can be controlled with high accuracy.

도 4는 본 발명에 따른 이온 주입 마스크(10)를 제조하는 제조 방법을 도시하는 흐름도이다. 이온 주입 마스크(10)의 제조 방법은 반도체 기판의 전면 상에 규소 산화막으로 구성된 제1 산화막(12)을 형성하는 제1 산화막 형성 공정(스텝 S11)과, 제1 산화막(12) 상에 티탄으로 구성된 제1 금속 박막(13)을 형성하는 제1 금속 박막 형성 공정(스텝 S12)과, 제1 금속 박막(13) 상에 몰리브덴으로 구성된 이온 저지층(14)을 형성하는 이온 저지층 형성 공정(스텝 S13)과, 이온 저지층(14) 상에 티탄으로 구성된 제2 금속 박막(15)을 형성하는 제2 금속 박막 형성 공정(스텝 S14)과, 제2 금속 박막(15) 상에 규소 산화막으로 구성된 제2 산화막(16)을 형성하는 제2 산화막 형성 공정(스텝 S15)을 포함한다. 전술한 바와 같이, 일부 처리 장치에 있어서는, 스텝 S14, 스텝 S15 및 스텝 S17을 생략할 수 있다. 이러한 제조 방법에 있어서 제1 금속 박막(13)과 제2 금속 박막(15)에 사용된 티탄은 이온 저지층(14)에 사용된 몰리브덴보다 쉽게 산화된다. 이온 주입 마스크(10)의 제조 방법은 레지스트 패턴 형성 공정(스텝 S16)과, 제2 산화막 에칭 공정(스텝 S17)과, 이온 저지층 에칭 공정(스텝 S18)을 또한 포함한다. 4 is a flowchart illustrating a manufacturing method for manufacturing the ion implantation mask 10 according to the present invention. The method of manufacturing the ion implantation mask 10 includes a first oxide film forming step (step S11) of forming a first oxide film 12 composed of a silicon oxide film on the entire surface of a semiconductor substrate, and a titanium oxide on the first oxide film 12. A first metal thin film forming step of forming the first metal thin film 13 (step S12) and an ion blocking layer forming step of forming an ion blocking layer 14 composed of molybdenum on the first metal thin film 13 ( Step S13), the second metal thin film forming step of forming the second metal thin film 15 made of titanium on the ion blocking layer 14 (step S14), and the silicon oxide film on the second metal thin film 15 A second oxide film forming step (step S15) of forming the configured second oxide film 16 is included. As mentioned above, in some processing apparatus, step S14, step S15, and step S17 can be abbreviate | omitted. In this manufacturing method, titanium used in the first metal thin film 13 and the second metal thin film 15 is more easily oxidized than molybdenum used in the ion blocking layer 14. The method of manufacturing the ion implantation mask 10 further includes a resist pattern forming step (step S16), a second oxide film etching step (step S17), and an ion blocking layer etching step (step S18).

다음으로, 도 5a 내지 도 5f는 본 발명의 이온 주입 마스크(10)를 형성하는 공정을 설명하는 다이어그램이다. 4H-SiC(0001) 표면으로부터 8°만큼 오프셋된 기판이 기판(11)으로서 사용된다(도 5a 참조). 제1 산화막 형성 공정(스텝 S11)에서는, 기판(11)을 세정한 후에, 열산화시켜 SiC 표면에 규소 산화막을 형성한다. 이러한 층이 제1 산화막(12)을 구성한다. 본 예에서는, 건조 산소 분위기에서 1100℃의 온도로 20시간 동안 산화하여 약 50 nm의 산화막을 형성할 수 있다. 산화막(12)은, 화학 증착법(CVD)에 의해 또한 형성될 수도 있다. 5A to 5F are diagrams for explaining the process of forming the ion implantation mask 10 of the present invention. A substrate offset by 8 ° from the 4H-SiC (0001) surface is used as the substrate 11 (see FIG. 5A). In the first oxide film forming step (step S11), the substrate 11 is cleaned and then thermally oxidized to form a silicon oxide film on the SiC surface. This layer constitutes the first oxide film 12. In this example, an oxide film of about 50 nm can be formed by oxidizing at a temperature of 1100 ° C. for 20 hours in a dry oxygen atmosphere. The oxide film 12 may also be formed by chemical vapor deposition (CVD).

다음으로, 제1 금속 박막 형성 공정(스텝 S12)에서는, 두께 50 nm의 티탄을 스퍼터링에 의해 증착하여 제1 금속 박막(13)을 형성한다. 이온 저지층 형성 공정(스텝 S13)에서는, 두께 2.3㎛의 몰리브덴을 스퍼터링에 의해 증착하여 이온 저지층(14)을 형성한다. Next, in a 1st metal thin film formation process (step S12), titanium of 50 nm in thickness is deposited by sputtering, and the 1st metal thin film 13 is formed. In the ion blocking layer forming step (step S13), molybdenum having a thickness of 2.3 µm is deposited by sputtering to form the ion blocking layer 14.

이온 저지층(14)에 사용된 몰리브덴의 두께 2.3 ㎛는 도 6에 도시한 실험 결과로부터 결정한 것이다. 도 6은 Si 반도체 표면에 Mo 막을 형성함으로써 얻은 시료에 최대 주입 에너지 3 MeV, Al 농도 5× 1019 cm- 3 으로 11단의 다단 이온 주입을 행한 후, Si 반도체 표면에서의 알루미늄 농도를 측정한 결과를 도시하고 있다. 횡축은 몰리브덴의 두께를 나타내고, 종축은 반도체 표면에서의 알루미늄 농도를 나타낸다. 실제의 이온 주입에서는, 도 3에 도시한 모의실험 결과에서 예상치 못한 주입 이온의 완만하게 경사진 분포로 인하여 계산한 것보다 두꺼운 Mo 층을 필요로 하고 있지만, Al 이온이 두께 2.3 ㎛의 몰리브덴에 의해 충분하게 저지될 수 있다는 것은 명확하다. 결과적으로, 본 실시예에서는, 2.3 ㎛ 두께의 이온 저지층(14)을 사용하였다. Al 농도는 두께 2.3 ㎛ 이상에서는 변화하지 않는데, 이는 사용한 측정 장치의 한계 때문인 것으로 생각된다. The thickness of 2.3 μm of molybdenum used in the ion blocking layer 14 was determined from the experimental results shown in FIG. 6. 6 is a maximum implantation energy 3 MeV, Al concentration of 5 × 10 19 cm on the sample obtained by forming Mo film on the Si semiconductor surface after carrying out a multi-step ion implantation of 11 to 3, and the measurement of the aluminum concentration in the Si semiconductor surface The results are shown. The horizontal axis represents the thickness of molybdenum and the vertical axis represents the aluminum concentration at the semiconductor surface. In actual ion implantation, although the simulation results shown in FIG. 3 require a thicker Mo layer than the one calculated due to the unexpectedly inclined distribution of implanted ions, Al ions were formed by molybdenum having a thickness of 2.3 μm. It is clear that it can be prevented sufficiently. As a result, in this embodiment, an ion blocking layer 14 having a thickness of 2.3 mu m was used. The Al concentration does not change at a thickness of 2.3 µm or more, which is considered to be due to the limitation of the measuring apparatus used.

제2 금속 박막 형성 공정(스텝 S14)에서는, 두께 50 nm의 티탄을 스퍼터링에 의해 증착하여 제2 금속 박막(15)을 형성한다. In the second metal thin film forming step (step S14), titanium having a thickness of 50 nm is deposited by sputtering to form the second metal thin film 15.

후속하여, 제2 산화막 형성 공정(스텝 S15)에서는, CVD 법 또는 다른 방법에 의해 1.2㎛의 규소 산화막을 형성한다. 이러한 층이 제2 산화막(16)을 구성한다. 전술한 공정을 통하여 도 5b에 도시된 이온 주입 다층막을 형성할 수 있다. 여기서 이용한 층들의 두께는 단순히 예시적인 것이며, 형성하고자 하는 이온 주입층의 깊이에 따라 적절하게 변경될 수 있다. Subsequently, in the second oxide film forming step (step S15), a silicon oxide film of 1.2 mu m is formed by the CVD method or another method. This layer constitutes the second oxide film 16. Through the above-described process, the ion implanted multilayer film shown in FIG. 5B can be formed. The thicknesses of the layers used herein are merely exemplary and may be appropriately changed depending on the depth of the ion implantation layer to be formed.

다층막을 형성한 후에, 이하의 공정을 실행한다. 먼저, 레지스트 패턴 형성공정(스텝 S16)에서는. 통상적으로 사용되는 포토리소그래피 공정에서 포토레지스트(18)에 의해 다층막 상에 포토레지스트 패턴을 형성한다(도 5c 참조). After the multilayer film is formed, the following steps are performed. First, in a resist pattern formation process (step S16). A photoresist pattern is formed on the multilayer film by the photoresist 18 in a commonly used photolithography process (see FIG. 5C).

다음으로, 제2 산화막 에칭 공정(스텝 S17)에서는, 포토레지스트(18)를 마스크로서 사용하여 규소 산화막으로 구성된 제2 산화막(16)을 처리한다(도 5d 참조). 예컨대, CHF3, 아르곤, 산소 등의 가스 혼합물에서 반응성 이온 에칭(RIE)에 의해 규소 산화막을 에칭할 수 있다. Next, in the second oxide film etching step (step S17), the second oxide film 16 composed of the silicon oxide film is processed using the photoresist 18 as a mask (see FIG. 5D). For example, the silicon oxide film can be etched by reactive ion etching (RIE) in a gas mixture such as CHF 3 , argon, oxygen, or the like.

규소 산화막을 에칭한 후에, 산소 플라즈마에 의해 포토레지스트(18)를 제거한다. After etching the silicon oxide film, the photoresist 18 is removed by oxygen plasma.

그 후, 이온 저지층 에칭 공정(스텝 S18)에서는, 규소 산화막을 마스크로서 이용하여 CF4와 산소의 가스 혼합물 중에서 RIE 등에 의해 제2 금속 박막(15)과, 이온 저지층(14)과, 제1 금속 박막(13)(Ti/Mo/Ti 층)을 에칭한다(도 5e 참조). 에칭 조건을 조정함으로써 Mo/실리콘 산화막의 에칭 속도비를 3 이상으로 할 수 있다. 최하측의 티탄 층〔(제1 금속 박막(13)〕의 에칭이 완료한 때에 에칭을 중지한다. Thereafter, in the ion blocking layer etching step (step S18), the second metal thin film 15, the ion blocking layer 14, and the first metal thin film 15 are formed by RIE or the like in a gas mixture of CF 4 and oxygen using a silicon oxide film as a mask. One metal thin film 13 (Ti / Mo / Ti layer) is etched (see FIG. 5E). By adjusting the etching conditions, the etching rate ratio of the Mo / silicon oxide film can be made 3 or more. When the etching of the lowermost titanium layer [(first metal thin film 13) is completed, the etching is stopped.

제1 산화막(12)이 낮은 에칭 속도 조건하에서 에칭되기 때문에, 최하측의 제1 산화막(12)이 남겨진 상태로 공정을 쉽게 완료할 수 있다. 기판 상의 관찰 영역에 의해 광학적인 간섭을 기초로 에칭 상태를 모니터링하면서 공정을 실행함으로써 정밀한 제어가 또한 가능하다. Since the first oxide film 12 is etched under a low etching rate condition, the process can be easily completed with the first oxide film 12 on the lowermost side remaining. Precise control is also possible by executing the process while monitoring the etching state based on optical interference by the viewing area on the substrate.

전술한 바와 같이 형성된 이온 주입 마스크의 상측으로부터 화살표 20으로 도시된 바와 같이 알루미늄 이온을 고에너지(예컨대 3 MeV)로 주입하여, 개구(17)를 통하여 기판(11)에 알루미늄 이온을 주입하고, 선택적 도전성 영역(21; 게이트 영역)을 형성한다(도 5f 참조). As shown by arrow 20 from the upper side of the ion implantation mask formed as described above, aluminum ions are implanted at high energy (for example, 3 MeV) to inject aluminum ions into the substrate 11 through the openings 17, and A conductive region 21 (gate region) is formed (see FIG. 5F).

전술한 바와 같이 제작한 이온 주입 마스크(10)를 이용하여 최대 에너지 3 MeV, 농도 1× 1019cm-3으로 알루미늄 이온을 주입하여, 알루미늄 농도가 1× 1016cm-3으로 감소한 시점에서 정의한 주입 깊이가 약 2.5㎛인 것을 확인하였다. 또한, 이온 주입을 800℃의 온도에서 실행한 경우에, 패턴 붕괴 등의 문제가 전혀 발생하지 않았다. 이들 기술을 사용하여 접합형 전계 효과 트랜지스터를 형성하여, 만족스러운 특성을 얻었다. Using the ion implantation mask 10 manufactured as described above, aluminum ions were implanted at a maximum energy of 3 MeV and a concentration of 1 × 10 19 cm -3, and were defined when the aluminum concentration was reduced to 1 × 10 16 cm -3 . It was confirmed that the injection depth is about 2.5 μm. In addition, when ion implantation was performed at a temperature of 800 ° C., no problem such as pattern collapse occurred. Using these techniques, a junction type field effect transistor was formed to obtain satisfactory characteristics.

도 7은 본 발명의 실시예에 따른 탄화규소 반도체 장치(30)(예컨대, 접합형 전계 효과 트랜지스터)의 일부의 단면 구조를 도시하고 있다. 전술한 이온 주입 마스크(10)를 이용하여 반도체 장치를 형성하였다. 접합형 전계 효과 트랜지스터(30)는 n형의 저저항 층인 드레인 영역(31); n형의 고저항 층인 드리프트 영역(32)과; n형의 저저항 영역인 소스 영역(33); 소스 영역(33)을 둘러싸도록 형성된 p형의 저저항 영역인 게이트 영역(34); 드레인 전극(35), 소스 전극(36) 및 게이트 전극(37)을 포함한다. 이러한 구조에서는, 저저항 n+ SiC 기판에서의 에피택셜 성장에 의해 고저항의 n- 층(32)이 형성된다. 기판은 주 전극 중 하나인 드레인 영역(31)을 구성한다. 다른 주 전극인 소스 영역(33)은 고저항의 n- 층(32)의 표면에 마련된다. 각각의 소스 영역(33)과 소스 전극(36)은 길고 얇은 형상을 가지며, 다수의 소스 전극(36)은 도 14에 도시된 종래의 접합형 전계 효과 트랜지스터(100)와 유사하게 상호 분리되어 정렬되어 있다. 제어 전극인 게이트 전극(37)이 소스 전극(36)을 둘러싸도록 마련되어 있다. 소스 전극(36)과 드레인 전극(35) 사이에서 흐르는 전류는 게이트 전극(37)에 인가되는 신호에 의해 흐르게 되거나 차단된다. 접합형 전계 효과 트랜지스터(30)에 게이트 영역(34)을 형성할 때에, 이온 주입 마스크(10)를 사용하여 고에너지의 알루미늄 이온을 주입하고, 이로써 도 11에 도시된 종래의 접합형 전계 효과 트랜지스터(100)의 게이트 영역(104)보다 깊은 게이트 영역(34)이 형성된다. Fig. 7 shows a cross-sectional structure of a part of the silicon carbide semiconductor device 30 (e.g., a junction field effect transistor) according to the embodiment of the present invention. The semiconductor device was formed using the above-described ion implantation mask 10. The junction field effect transistor 30 includes a drain region 31 which is an n-type low resistance layer; a drift region 32 which is an n-type high resistance layer; a source region 33 which is an n-type low resistance region; A gate region 34 which is a p-type low resistance region formed to surround the source region 33; A drain electrode 35, a source electrode 36 and a gate electrode 37 are included. In such a structure, a high resistance n − layer 32 is formed by epitaxial growth on a low resistance n + SiC substrate. The substrate constitutes a drain region 31 which is one of the main electrodes. The source region 33, which is another main electrode, is provided on the surface of the high resistance n − layer 32. Each source region 33 and source electrode 36 has a long, thin shape, and the plurality of source electrodes 36 are separated from each other and aligned similarly to the conventional junction type field effect transistor 100 shown in FIG. It is. A gate electrode 37 serving as a control electrode is provided to surround the source electrode 36. The current flowing between the source electrode 36 and the drain electrode 35 flows or is blocked by a signal applied to the gate electrode 37. When forming the gate region 34 in the junction type field effect transistor 30, the ion implantation mask 10 is used to inject high energy aluminum ions, thereby providing a conventional junction type field effect transistor shown in FIG. A gate region 34 deeper than the gate region 104 of 100 is formed.

도 8a 내지 도 8c는 본 실시예에 따른 접합형 전계 효과 트랜지스터(30)의 작동을 설명하는 다이어그램이다. 도 8a는, 소스 전극(36)과 드레인 전극(35) 사이에 드레인 전압(VD)이 인가되고, 핀치-오프 전압과 동일하거나 그보다 작은 전압이 접합형 전계 효과 트랜지스터(30)의 게이트 전극(37)에 인가되는 상태를 도시하고 있다. 이 때에, 게이트 영역(34)의 드리프트 영역 내에서 공핍 영역(dr)이 확대되어, 소스 영역(33)으로부터의 전자(화살표 e 참조)가 공핍 영역(dr)에 의해 차단되어, 드리프트 영역을 통과하지 않는다. 도 8b에 도시된 바와 같이, 핀치-오프 전압과 동일하거나 그보다 큰 전압이 게이트 전극(37)에 인가될 때에는, 공핍 층이 좁아지게 되어, 전자(화살표 e2)가 소스 전극(36)과 드레인 전극(35) 사이를 통과하며, 전류가 통과한다. 또한, 전압이 도 8c에 도시된 바와 같이 게이트 전극(37)에 추가로 인가될 때에는, 정공(화살표 h1)이 게이트 전극(34)으로부터 드리프트 영역(32)으로 주입된다. 이로써 전자(화살표 e1)가 소스 영역(33)으로부터 주입되고, 하전 중성 조건을 만족시키도록 고저항 층(32)의 도전율이 변경된다. 이로써, 고저항 층(32)의 도전율은 변경되고, 온-저항(on-resistance)이 감소한다. 8A to 8C are diagrams for explaining the operation of the junction type field effect transistor 30 according to the present embodiment. 8A shows that the drain voltage VD is applied between the source electrode 36 and the drain electrode 35, and the voltage equal to or less than the pinch-off voltage is the gate electrode 37 of the junction type field effect transistor 30. The state applied to) is shown. At this time, the depletion region dr is enlarged in the drift region of the gate region 34 so that electrons (see arrow e) from the source region 33 are blocked by the depletion region dr and pass through the drift region. I never do that. As shown in Fig. 8B, when a voltage equal to or greater than the pinch-off voltage is applied to the gate electrode 37, the depletion layer is narrowed, so that electrons (arrow e2) are used for the source electrode 36 and the drain electrode. Passes between 35 and current passes. Further, when a voltage is further applied to the gate electrode 37 as shown in FIG. 8C, holes (arrow h1) are injected from the gate electrode 34 into the drift region 32. As a result, electrons (arrows e1) are injected from the source region 33, and the conductivity of the high resistance layer 32 is changed to satisfy the charge neutral condition. As a result, the conductivity of the high resistance layer 32 is changed, and the on-resistance is reduced.

도 11에 도시된 종래의 제조 방법에 의해 제작된 접합형 전계 효과 트랜지스터(100)는 게이트 영역(104)이 깊지 않으므로, 핀치-오프 전압이 제로 볼트 이하이고, 통상-온 특징을 갖는다. 그러나, 본 발명의 접합형 전계 효과 트랜지스터(30)는 게이트 영역(34)이 깊으므로, 핀치-오프 전압이 제로 볼트 이상이고, 통상-오프 특징을 갖는다. The junction field effect transistor 100 fabricated by the conventional manufacturing method shown in FIG. 11 has a pinch-off voltage of zero volts or less and has a normal-on characteristic since the gate region 104 is not deep. However, the junction field effect transistor 30 of the present invention has a deep gate region 34, so that the pinch-off voltage is greater than or equal to zero volts and has a normal-off characteristic.

결과적으로, 본 발명에 따른 접합형 전계 효과 트랜지스터(30)는 어떠한 이상이 발생하여 게이트로의 제어 신호가 차단된 때에 오프 상태로 되는 특징을 갖는다. As a result, the junction type field effect transistor 30 according to the present invention is characterized in that it is turned off when any abnormality occurs and the control signal to the gate is cut off.

다음으로, 본 발명의 실시예에 따른 탄화규소 반도체 장치를 제조하는 제조 방법을 설명하기로 한다. Next, a manufacturing method for manufacturing a silicon carbide semiconductor device according to an embodiment of the present invention will be described.

도 9는 본 발명의 실시예에 따른 탄화규소 반도체 장치를 제조하는 제조 방법에 의해 접합형 전계 효과 트랜지스터를 제조하는 공정을 보여주는 흐름도이다. 도 10a 내지 도 도 10f는 이들 각 공정에서의 횡단면 구조를 도시하고 있다. 이러한 탄화규소 반도체 장치의 제조 방법은, 제1 도전성(n+형) 탄화규소 반도체 기판(31) 상에 n-형의 고저항 층(32)을 형성하는 고저항 층 형성 공정(스텝 S21)과, 소스 영역을 구성하는 제1 도전성(n+형) 저저항 층(33)을 형성하는 저저항 층 형성 공정(스텝 S22)과, 제2 도전성(p+형) 게이트 영역(34)을 형성하도록 이온 주입 마스크(10)를 이용하여 이온을 주입하는 게이트 영역 형성 공정(스텝 S23)과, 소스 전극(36), 게이트 전극(37) 및 드레인 전극(35)을 형성하는 전극 형성 공정(스텝 S24)을 포함한다. 9 is a flowchart illustrating a process of manufacturing a junction type field effect transistor by a manufacturing method for manufacturing a silicon carbide semiconductor device according to an embodiment of the present invention. 10A to 10F show the cross-sectional structure in each of these processes. Such a silicon carbide semiconductor device manufacturing method includes a high resistance layer forming step (step S21) of forming an n − type high resistance layer 32 on a first conductive (n + type) silicon carbide semiconductor substrate 31; To form the first conductive (n + type) low resistance layer 33 constituting the source region (step S22) and the second conductive (p + type) gate region 34; A gate region forming step of implanting ions using the ion implantation mask 10 (step S23) and an electrode forming step of forming the source electrode 36, the gate electrode 37, and the drain electrode 35 (step S24). It includes.

고저항 층 형성 공정(스텝 S21)에서는, 두께 10㎛, 농도 1×1016cm-3의 질소를 불순물로서 층에 도핑하여 얻은 SiC 층(32)을 에피택셜 성장법에 의해 SiC(탄화규소) 고농도 n형 기판(31) 상에 형성한다(도 10a 참조). 그 후, 저저항 층 형성 공정(스텝 S22)에서는, 두께 0.2 내지 0.4㎛, 농도 1 내지 5×1019cm-3의 질소를 불순물로서 층에 도핑하여 얻은 소스 층(33)을 이온 주입법에 의해 SiC 층(32) 상에 형성한다(도 10b 참조). In the high-resistance layer forming step (step S21), the SiC layer 32 obtained by doping the layer with nitrogen having a thickness of 10 μm and a concentration of 1 × 10 16 cm −3 as an impurity is deposited by SiC (silicon carbide) by the epitaxial growth method. It forms on the high concentration n-type board | substrate 31 (refer FIG. 10A). After that, in the low resistance layer forming step (step S22), the source layer 33 obtained by doping the layer with impurities of 0.2 to 0.4 µm in thickness and 1 to 5 x 10 19 cm -3 as an impurity is ion-doped. It is formed on the SiC layer 32 (see FIG. 10B).

다음으로, 게이트 영역 형성 공정(스텝 S23)에서는, 선택적 이온 주입에 의해 p형 게이트 영역을 형성한다. 도 10c에서, 먼저, 게이트 영역이 형성되지 않은 영역을 보호하도록 표면에 본 발명의 이온 주입 마스크(10)를 형성한다. 도 10c 및 도 10d에서 도면 부호 12는 규소 산화막을 나타낸다. Next, in the gate region formation process (step S23), a p-type gate region is formed by selective ion implantation. In FIG. 10C, first, the ion implantation mask 10 of the present invention is formed on a surface to protect a region where no gate region is formed. In FIG. 10C and FIG. 10D, reference numeral 12 denotes a silicon oxide film.

이온 주입 마스크(10)를 형성한 후에, 게이트 영역(34)을 형성하기 위하여 고에너지의 이온 주입(화살표 A)을 실행한다(도 10d 참조). After the ion implantation mask 10 is formed, high energy ion implantation (arrow A) is performed to form the gate region 34 (see FIG. 10D).

이온 주입 후에, 이온 주입 마스크(10)를 에칭에 의해 제거한다(도 10e 참조). After ion implantation, the ion implantation mask 10 is removed by etching (see FIG. 10E).

이온 주입 후에, 반도체에서 주입된 이온을 전기적으로 활성화시키고, 이온 주입 중에 형성된 결정 결함을 제거하도록 활성화 열처리를 실행한다. 예컨대, 고주파 열처리 노 등을 이용하여 약 1700℃ 내지 1800℃의 고온에서 약 10분 동안 열처리를 실행한다. 주변 가스로서 아르곤을 이용한다. After ion implantation, the ion implanted in the semiconductor is electrically activated, and an activation heat treatment is performed to remove crystal defects formed during ion implantation. For example, heat treatment is performed at a high temperature of about 1700 ° C. to 1800 ° C. for about 10 minutes using a high frequency heat treatment furnace or the like. Argon is used as the surrounding gas.

그 후, 소스 전극(36), 게이트 전극(37) 및 드레인 전극(35)을 형성한다(도 10f 참조). 소스 전극(36) 및 드레인 전극(35)으로는 니켈 또는 티탄이 사용되고, 게이트 전극(37)으로는 티탄 또는 알루미늄 등이 사용된다. 증착 또는 스퍼터링에 의해 이들 전극을 형성한다. 패턴을 형성하기 위하여 건식 에칭, 습식 에칭, 리프트-오프 또는 다른 방법을 포토리소그래피와 함께 사용한다. 전극을 형성한 후에, 금속과 반도체 사이의 접촉 저항을 줄이기 위하여 열처리를 실시한다. 800℃ 내지 1000℃에서 약 10 내지 30분 동안 열처리를 실시한다. Thereafter, the source electrode 36, the gate electrode 37, and the drain electrode 35 are formed (see FIG. 10F). Nickel or titanium is used for the source electrode 36 and the drain electrode 35, and titanium, aluminum, etc. are used for the gate electrode 37. As shown in FIG. These electrodes are formed by vapor deposition or sputtering. Dry etching, wet etching, lift-off or other methods are used with photolithography to form the pattern. After forming the electrode, heat treatment is performed to reduce the contact resistance between the metal and the semiconductor. Heat treatment is performed at 800 ° C. to 1000 ° C. for about 10 to 30 minutes.

마지막으로, 분리된 소스를 하나의 전극으로 합체하기 위하여 상측 배선 단계를 실시한다. 예컨대, 층간막으로서 CVD 산화막 등을 형성하고, 소스 전극(36) 상의 CVD 산화막을 포토리소그래피 및 에칭 공정에 의해 제거한 후에, 상층 전극을 증착한다. 전극 재료로서 알루미늄을 사용한다. Finally, an upper wiring step is performed to incorporate the separated sources into one electrode. For example, a CVD oxide film or the like is formed as the interlayer film, and the upper electrode is deposited after the CVD oxide film on the source electrode 36 is removed by a photolithography and etching process. Aluminum is used as the electrode material.

이와 같이 하여, 도 7에 도시된 바와 같은 통상-오프 특징을 갖는 고성능 탄화규소 반도체 장치를 제조할 수 있다. 본 실시예에 있어서의 층의 두께, 이온 주입 에너지의 양, 다른 특정의 수치는 단순히 예시적인 것이고, 본 발명을 실시할 수 있는 범위 내에서 적절하게 변경될 수 있다. In this manner, a high performance silicon carbide semiconductor device having a normal-off characteristic as shown in FIG. 7 can be manufactured. The thickness of the layer in this embodiment, the amount of ion implantation energy, and other specific numerical values are merely exemplary, and may be appropriately changed within the scope in which the present invention can be practiced.

본 실시예에 따르면, 몰리브덴을 이온 저지층(14)으로서 사용하였지만, 텅스텐을 사용할 수도 있다. 제1 산화막(12) 및 제2 산화막(16)으로 산화규소를 사용하였지만, 제1 산화막(12) 및 제2 산화막(16)은 그러한 재료로만 한정되지 않으며, 이들 산화막을 규소 산화막 이외의 다른 산화막으로 형성할 수도 있다. 제1 산화막(12) 및 제2 산화막(16) 대신에, 규소 질화막 또는 규소 질화막 이외의 다른 질화막을 이용할 수도 있다. 이 때에, 통상의 반도체 제조 공정을 전술한 바와 같은 제1 금속 박막(13) 및 제2 금속 박막(15)에 적용할 수 있고, 또한 이온 저지층(14)에 사용된 금속보다 용이하게 질화물을 형성하고, 접착층으로서 충분하게 기능하는 재료를 사용할 수 있다. 예컨대, 제1 금속 박막(13) 및 제2 금속 박막(15)의 재료로는 티탄 박막이 바람직하다. According to this embodiment, although molybdenum was used as the ion blocking layer 14, tungsten may be used. Although silicon oxide was used as the first oxide film 12 and the second oxide film 16, the first oxide film 12 and the second oxide film 16 are not limited to those materials, and these oxide films are other oxide films than the silicon oxide film. It can also be formed. Instead of the first oxide film 12 and the second oxide film 16, a nitride film other than the silicon nitride film or the silicon nitride film may be used. At this time, a conventional semiconductor manufacturing process can be applied to the first metal thin film 13 and the second metal thin film 15 as described above, and nitride is more easily than the metal used for the ion blocking layer 14. It can form and use the material which functions sufficiently as an adhesive layer. For example, a titanium thin film is preferable as the material of the first metal thin film 13 and the second metal thin film 15.

도 1에 도시된 바와 같은 본 발명의 이온 주입 마스크(10)에 있어서, 제1 산화막(12), 제1 금속 박막(13), 이온 저지층(14), 제2 금속 박막(15) 및 제2 산화막(16)은 모두 단층으로서 구성되어 있지만, 이들 막은 동일한 기능을 수행하는 한은 다른 재료와 조합되어 다층으로 형성될 수도 있다. 예컨대, 접착층인 제1 금속 박막(13)은 티탄 등을 포함하는 다층 구조를 가질 수 있다. In the ion implantation mask 10 of the present invention as shown in Fig. 1, the first oxide film 12, the first metal thin film 13, the ion blocking layer 14, the second metal thin film 15, and the first agent The two oxide films 16 are all configured as a single layer, but these films may be formed in multiple layers in combination with other materials as long as they perform the same function. For example, the first metal thin film 13 as the adhesive layer may have a multilayer structure including titanium or the like.

본 발명은 이온 주입에 의해 반도체 기판 상에 게이트 영역 또는 다른 선택적 도전성 영역을 형성할 때에 사용되는 이온 주입 마스크로서, 이러한 이온 주입 마스크를 제조하는 제조 방법으로서, 탄화규소 반도체 장치를 제조하는 제조 방법으로서, 그리고 이러한 제조 방법에 의해 제조되는 탄화규소 반도체 장치로서 사용될 수 있다. INDUSTRIAL APPLICABILITY The present invention is an ion implantation mask used when forming a gate region or another selective conductive region on a semiconductor substrate by ion implantation, the manufacturing method of manufacturing such an ion implantation mask, and the manufacturing method of manufacturing a silicon carbide semiconductor device. And as a silicon carbide semiconductor device manufactured by such a manufacturing method.

본 발명에 따르면, 이온 저지층이 종래의 마스크에 사용된 규소 산화막보다 밀도가 높은 금속으로 제조되므로, 이러한 이온 저지층을 구성 요소로서 구비하는 이온 주입 마스크는 종래의 마스크보다 이온 저지 능력이 우수하다. 따라서, 이온 저지층은 고에너지의 이온을 저지할 수 있고, 이러한 이온 저지층을 구성 요소로서 구비하는 이온 주입 마스크를 이용한 이온 주입에 의해 반도체에 보다 깊은 선택적 도전성 영역을 형성할 수 있다. 또한, 이러한 이온 주입 마스크를 구성하는 금속 박막은 이온 저지층에 사용된 금속보다 산화되기 쉬우므로, 산화막의 산소 원자와 금속 박막의 금속 원자 사이의 원자간 결합이 산화막과 이온 저지층의 금속 원자 사이의 원자간 결합보다 강하기 때문에, 이온 저지층과 산화막 사이에 배치된 금속 박막이 이온 저지층의 박리를 방지하도록 작용한다. According to the present invention, since the ion blocking layer is made of a metal having a higher density than the silicon oxide film used in the conventional mask, the ion implantation mask having such an ion blocking layer as a component is superior to the conventional mask. . Therefore, the ion blocking layer can block high energy ions, and a deeper selective conductive region can be formed in the semiconductor by ion implantation using an ion implantation mask having such an ion blocking layer as a component. In addition, since the metal thin film constituting the ion implantation mask is more easily oxidized than the metal used in the ion blocking layer, the interatomic bond between the oxygen atom of the oxide film and the metal atom of the metal thin film is formed between the oxide film and the metal atom of the ion blocking layer. Since it is stronger than the interatomic bond of, the metal thin film disposed between the ion blocking layer and the oxide film acts to prevent peeling of the ion blocking layer.

본 발명에 따르면, 이온 주입 마스크는 다양한 유형의 재료로 구성된 다층막이므로, 에칭 속도가 재료의 종류에 따라 상이하도록 에칭 조건을 제어함으로써 용이하게 산화막 또는 질화막만을 용이하게 남겨두는 것이 가능하다. 이들 비에칭 상태로 남겨진 산화막 또는 질화막에 의하여 반도체 기판을 오염으로부터 보호할 수 있다. 따라서, 안정적인 공정과 고품질을 확보할 수 있다. According to the present invention, since the ion implantation mask is a multilayer film made of various types of materials, it is possible to easily leave only the oxide film or the nitride film easily by controlling the etching conditions so that the etching rate varies depending on the type of material. The oxide film or nitride film left in these non-etched states can protect the semiconductor substrate from contamination. Therefore, a stable process and high quality can be secured.

본 발명에 따르면, 전술한 바와 같이 반도체에 보다 깊은 선택적 도전성 영역을 형성할 수 있고, 안정적인 공정과 고품질을 확보할 수 있다. 따라서 고품질의 탄화규소 반도체 장치를 제조할 수 있다. According to the present invention, as described above, a deeper selective conductive region can be formed in the semiconductor, and a stable process and high quality can be ensured. Therefore, a high quality silicon carbide semiconductor device can be manufactured.

Claims (14)

반도체 기판 상의 전면(全面)에 형성된 보호막인 제1 산화막과, A first oxide film which is a protective film formed on the entire surface of the semiconductor substrate; 이온 저지 능력을 구비한 금속을 포함하는 이온 저지층과, An ion blocking layer comprising a metal having ion blocking ability, 상기 제1 산화막과 상기 이온 저지층의 사이에, 상기 제1 산화막과 상기 이온 저지층을 밀착시키는 제1 금속 박막과,A first metal thin film which closely contacts the first oxide film and the ion blocking layer between the first oxide film and the ion blocking layer; 상기 이온 저지층의 바로 위에 형성된 제2 산화막과,A second oxide film formed directly on the ion blocking layer, 상기 제2 산화막과 상기 이온 저지층의 사이에, 상기 제2 산화막과 상기 이온 저지층을 밀착시키는 제2 금속 박막A second metal thin film that closely contacts the second oxide film and the ion blocking layer between the second oxide film and the ion blocking layer 을 포함하는 것을 특징으로 하는 이온 주입 마스크. Ion implantation mask comprising a. 제1항에 있어서, 상기 제1 금속 박막은, 상기 이온 저지층에 사용된 금속보다 산화되기 쉬운 것을 특징으로 하는 이온 주입 마스크. The ion implantation mask of claim 1, wherein the first metal thin film is more easily oxidized than the metal used in the ion blocking layer. 제1항 또는 제2항에 있어서, The method according to claim 1 or 2, 상기 제1 산화막은 규소 산화막이고, The first oxide film is a silicon oxide film, 상기 제1 금속 박막은 티탄, 지르코늄, 바나듐, 니오븀, 하프늄 및 크롬 중 적어도 하나를 사용한 박막이고,The first metal thin film is a thin film using at least one of titanium, zirconium, vanadium, niobium, hafnium and chromium, 상기 이온 저지층에 사용된 금속은 몰리브덴 또는 텅스텐인 것인 것을 특징으로 하는 이온 주입 마스크. The metal used in the ion blocking layer is molybdenum or tungsten, characterized in that the ion implantation mask. 반도체 기판 상의 전면에 형성된 보호막인 제1 질화막과, A first nitride film which is a protective film formed on the entire surface of the semiconductor substrate; 이온 저지 능력을 구비한 금속을 포함하는 이온 저지층과, An ion blocking layer comprising a metal having ion blocking ability, 상기 제1 질화막과 상기 이온 저지층의 사이에, 상기 제1 질화막과 이온 저지층을 밀착시키는 제1 금속 박막과,A first metal thin film which closely adheres the first nitride film and the ion blocking layer between the first nitride film and the ion blocking layer; 상기 이온 저지층의 바로 위에 형성된 제2 질화막과,A second nitride film formed directly on the ion blocking layer, 상기 제2 질화막과 상기 이온 저지층의 사이에, 상기 제2 질화막과 상기 이온 저지층을 밀착시키는 제2 금속 박막A second metal thin film that closely adheres the second nitride film to the ion blocking layer between the second nitride film and the ion blocking layer 을 포함하는 것을 특징으로 하는 이온 주입 마스크. Ion implantation mask comprising a. 제4항에 있어서, 상기 제1 금속 박막은, 상기 이온 저지층에 사용된 금속보다 질화되기 쉬운 것을 특징으로 하는 이온 주입 마스크. The ion implantation mask of claim 4, wherein the first metal thin film is more easily nitrided than the metal used in the ion blocking layer. 제4항 또는 제5항에 있어서, The method according to claim 4 or 5, 상기 제1 질화막은 규소 질화막이고, The first nitride film is a silicon nitride film, 상기 제1 금속 박막은 티탄, 지르코늄, 바나듐, 니오븀, 하프늄 및 크롬 중 적어도 하나를 사용한 박막이고, The first metal thin film is a thin film using at least one of titanium, zirconium, vanadium, niobium, hafnium and chromium, 상기 이온 저지층에 사용된 금속은 몰리브덴 또는 텅스텐인 것을 특징으로 하는 이온 주입 마스크. The metal used in the ion blocking layer is molybdenum or tungsten, characterized in that the ion implantation mask. 반도체 기판 상의 전면에 보호막인 제1 산화막을 형성하는 제1 산화막 형성 단계와, Forming a first oxide film as a protective film on the entire surface of the semiconductor substrate; 상기 제1 산화막 상에 제1 금속 박막을 형성하는 제1 금속 박막 형성 단계와, Forming a first metal thin film on the first oxide film; 상기 제1 금속 박막 상에 이온 저지 능력을 구비한 금속을 포함하는 이온 저지층을 형성하는 이온 저지층 형성 단계와,An ion blocking layer forming step of forming an ion blocking layer including a metal having ion blocking ability on the first metal thin film; 상기 이온 저지층 상에 제2 금속 박막을 형성하는 제2 금속 박막 형성 단계와,Forming a second metal thin film on the ion blocking layer; 상기 제2 금속 박막 상에 제2 산화막을 형성하는 제2 산화막 형성 단계A second oxide film forming step of forming a second oxide film on the second metal thin film 를 포함하는 것을 특징으로 하는 이온 주입 마스크의 제조 방법. Method of manufacturing an ion implantation mask comprising a. 제7항에 있어서, 상기 제1 금속 박막은 상기 이온 저지층에 사용된 금속보다 산화되기 쉬운 것을 특징으로 하는 이온 주입 마스크의 제조 방법. The method of claim 7, wherein the first metal thin film is more easily oxidized than the metal used in the ion blocking layer. 제7항 또는 제8항에 있어서, 9. The method according to claim 7 or 8, 상기 제1 산화막은 규소 산화막이고, The first oxide film is a silicon oxide film, 상기 제1 금속 박막은 티탄, 지르코늄, 바나듐, 니오븀, 하프늄 및 크롬 중 적어도 하나를 사용한 박막이고, The first metal thin film is a thin film using at least one of titanium, zirconium, vanadium, niobium, hafnium and chromium, 상기 이온 저지층에 사용된 금속은 몰리브덴 또는 텅스텐인 것을 특징으로 하는 이온 주입 마스크의 제조 방법. The metal used for the ion blocking layer is molybdenum or tungsten, characterized in that the manufacturing method of the ion implantation mask. 반도체 기판 상의 전면에 보호막인 제1 질화막을 형성하는 제1 질화막 형성 단계와, Forming a first nitride film as a protective film on the entire surface of the semiconductor substrate; 상기 제1 질화막 상에 제1 금속 박막을 형성하는 제1 금속 박막 형성 단계와, Forming a first metal thin film on the first nitride film; 상기 제1 금속 박막 상에 이온 저지 능력을 구비한 금속을 포함하는 이온 저지층을 형성하는 이온 저지층 형성 단계와,An ion blocking layer forming step of forming an ion blocking layer including a metal having ion blocking ability on the first metal thin film; 상기 이온 저지층 상에 제2 금속 박막을 형성하는 제2 금속 박막 형성 단계와,Forming a second metal thin film on the ion blocking layer; 상기 제2 금속 박막 상에 제2 질화막을 형성하는 제2 질화막 형성 단계A second nitride film forming step of forming a second nitride film on the second metal thin film 를 포함하는 것을 특징으로 하는 이온 주입 마스크의 제조 방법. Method of manufacturing an ion implantation mask comprising a. 제10항에 있어서, 상기 제1 금속 박막은, 상기 이온 저지층에 사용된 금속보다 질화되기 쉬운 것을 특징으로 하는 이온 주입 마스크의 제조 방법. The method of manufacturing an ion implantation mask according to claim 10, wherein the first metal thin film is more easily nitrided than the metal used for the ion blocking layer. 제10항 또는 제11항에 있어서, The method according to claim 10 or 11, wherein 상기 제1 질화막은 규소 질화막이고, The first nitride film is a silicon nitride film, 상기 제1 금속 박막은 티탄, 지르코늄, 바나듐, 니오븀, 하프늄 및 크롬 중 적어도 하나를 사용한 박막이고, The first metal thin film is a thin film using at least one of titanium, zirconium, vanadium, niobium, hafnium and chromium, 상기 이온 저지층에 사용된 금속은 몰리브덴 또는 텅스텐인 것을 특징으로 하는 이온 주입 마스크의 제조 방법. The metal used for the ion blocking layer is molybdenum or tungsten, characterized in that the manufacturing method of the ion implantation mask. 제1 도전성 저저항 층인 탄화규소 반도체 기판에 형성된 제1 도전성 고저항 층과, A first conductive high resistance layer formed on the silicon carbide semiconductor substrate, which is a first conductive low resistance layer; 상기 제1 도전성 저저항 층을 포함하는 소스 영역과, A source region comprising the first conductive low resistance layer; 제1항 또는 제4항에 따른 이온 주입 마스크를 사용하여 이온 주입을 행해 형성된 제2 도전성 저저항 층인 게이트 영역과, A gate region which is a second conductive low resistance layer formed by performing ion implantation using the ion implantation mask according to claim 1 or 4; 소스 전극, 게이트 전극 및 드레인 전극Source electrode, gate electrode and drain electrode 을 포함하는 것을 특징으로 하는 탄화규소 반도체 장치. Silicon carbide semiconductor device comprising a. 제1 도전성 저저항 층인 탄화규소 반도체 기판에 제1 도전성 고저항 층을 형성하는 고저항 층 형성 단계와, A high resistance layer forming step of forming a first conductive high resistance layer on a silicon carbide semiconductor substrate which is a first conductive low resistance layer; 소스 영역을 구성하는 제1 도전성 저저항 층을 형성하는 저저항 층 형성 단계와, A low resistance layer forming step of forming a first conductive low resistance layer constituting the source region; 제1항 또는 제4항에 따른 이온 주입 마스크를 사용하여 이온 주입을 행해 제2 도전성 저저항 층인 게이트 영역을 형성하는 게이트 영역 형성 단계와, A gate region forming step of performing ion implantation using the ion implantation mask according to claim 1 or 4 to form a gate region which is a second conductive low resistance layer; 소스 전극, 게이트 전극 및 드레인 전극을 형성하는 전극 형성 단계An electrode forming step of forming a source electrode, a gate electrode and a drain electrode 를 포함하는 것을 특징으로 하는 탄화규소 반도체 장치의 제조 방법. Method for producing a silicon carbide semiconductor device comprising a.
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