KR101078143B1 - Hetero-junction field effect transistor with multi-layered passivation dielectrics and manufacturing method of the same - Google Patents
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Abstract
본 발명은 이종접합 전계효과 트랜지스터에 관한 것으로서, AlGaN/GaN 이종접합 박막 구조의 상부에 질화실리콘막 및 질화실리콘막 보다 작은 유전상수의 저 유전막이 적층된 복합 패시베이션 유전막을 형성함으로써 질화실리콘막의 패시베이션 효과와 전계 전극의 전계 분산 효과를 유지하면서 게이트-드레인 기생 커패시턴스에 의한 고주파 특성의 열화를 보상할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a heterojunction field effect transistor, wherein a passivation effect of a silicon nitride film is formed on the AlGaN / GaN heterojunction thin film structure by forming a composite passivation dielectric film in which a silicon nitride film and a low dielectric film having a smaller dielectric constant than the silicon nitride film are laminated. Deterioration of the high frequency characteristic due to the gate-drain parasitic capacitance can be compensated while maintaining the electric field dispersion effect of the and the electrode.
Description
본 발명은 이종접합 전계효과 트랜지스터에 관한 것으로서, 보다 상세하게는 고전압 고주파 동작을 위한 복합 유전막을 갖는 질화갈륨 전계 전극 이종접합 전계효과 트랜지스터에 관한 것이다. The present invention relates to a heterojunction field effect transistor, and more particularly to a gallium nitride field electrode heterojunction field effect transistor having a composite dielectric film for high voltage high frequency operation.
최근의 이종접합 전계효과 트랜지스터(hetero-junction field effect transistor: HFET)는 고주파수, 고출력 전기소자로서의 요구를 만족시키기 위해 질화물계 화합물 반도체로 제조되고 있다. 일반적으로, 질화물 반도체는 Si 또는 GaAs와 같은 통상의 반도체 재료에 비해 넓은 에너지 밴드갭, 높은 열적/화학적 안정도 및 높은 전자포화속도를 가지기 때문에 광소자뿐만 아니라 고주파 고출력 전기소자로 널리 적용되고 있다.Recently, hetero-junction field effect transistors (HFETs) are manufactured of nitride-based compound semiconductors in order to satisfy the demand for high-frequency, high-output electrical devices. In general, nitride semiconductors have wide energy bandgap, high thermal / chemical stability, and high electron saturation rate compared to conventional semiconductor materials such as Si or GaAs, and thus are widely used as optical devices as well as high frequency high power electric devices.
질화물계 이종접합 전계효과 트랜지스터는 높은 항복전계(약 ∼ 3 ×106V/㎝), 높은 전자포화속도(약 ∼ 3×107㎝/sec) 및 높은 열적/화학적 안정도 등의 다양한 장점을 갖는다. 또한 질화물계 전계효과 트랜지스터에 구현되는 AlGaN/GaN의 이종접합구조는 이종접합시 발생하는 2차원 전자 채널의 높은 이동도를 이용하여 고전압 및 고주파 동작이 가능하다.Nitride-based heterojunction field effect transistors have various advantages such as high breakdown field (about 3 x 10 < 6 > V / cm), high electron saturation rate (about 3 x 10 < 5 > cm / sec), and high thermal / chemical stability. In addition, the heterojunction structure of AlGaN / GaN implemented in the nitride field effect transistor enables high voltage and high frequency operation by using the high mobility of the two-dimensional electron channel generated during the heterojunction.
이러한 종래의 질화물계(질화갈륨) 이종접합 전계효과 트랜지스터에서는 고주파 동작시 직류 동작 대비 전류가 하락하는 현상을 방지하기 위해 표면 트랩을 중화시키기 위한 질화실리콘 패시베이션 유전막이 도입됨으로써 고주파 특성을 향상시키고 있다. 또한, 종래의 질화갈륨 이종접합 전계효과 트랜지스터에서는 게이트 상에 전계 전극을 형성하여 전계 분포를 분산시킴으로써 항복전압을 증가시켜 높은 동작 전압의 인가가 가능하도록 하고 있다. 더욱이 전계 분포를 분산시킴으로써 채널에서 발생하는 핫캐리어 효과도 감소시켜 트랜지스터의 신뢰성을 향상시키킬 수 있게 된다.In the conventional nitride based gallium nitride heterojunction field effect transistor, a silicon nitride passivation dielectric film for neutralizing a surface trap is introduced to prevent a current drop from a direct current operation during high frequency operation, thereby improving high frequency characteristics. In addition, in the conventional gallium nitride heterojunction field effect transistor, a field electrode is formed on a gate to disperse an electric field distribution so that the breakdown voltage is increased to enable application of a high operating voltage. In addition, by distributing the field distribution, the effect of hot carriers on the channel can be reduced, thereby improving the reliability of the transistor.
그러나 게이트 상에 형성된 전계 전극은 게이트와 드레인 또는 게이트와 소오스 사이의 기생 커패시턴스를 증가시킴으로써 고주파 특성을 열화시키는 다른 문제를 야기시키고 있다. 더욱이 전계 전극이 질화실리콘 패시베이션 유전막과 함께 이종접합 전계효과 트랜지스터에 적용되는 경우, 질화실리콘의 높은 유전 상수로 인하여 게이트와 드레인 또는 게이트와 소오스 사이의 기생 커패시턴스를 더욱 증가시켜 고주파 특성을 열화시키는 단점이 있다.However, the field electrode formed on the gate causes another problem of deteriorating high frequency characteristics by increasing the parasitic capacitance between the gate and the drain or the gate and the source. Moreover, when the field electrode is applied to a heterojunction field effect transistor together with a silicon nitride passivation dielectric film, the high dielectric constant of silicon nitride causes a disadvantage of deteriorating high frequency characteristics by further increasing the parasitic capacitance between the gate and the drain or the gate and the source. have.
따라서 상술한 문제를 해결하기 위한 본 발명의 목적은 전계 전극 및 질화실리콘 패시베이션 유전막을 사용하면서도 게이트와 드레인 또는 게이트와 소오스 사이의 기생 커패시턴스를 최소화시켜 고주파 특성을 향상시킬 수 있는 새로운 구조의 이종접합 전계효과 트랜지스터를 제공하는데 있다.Accordingly, an object of the present invention for solving the above problems is to use a field electrode and a silicon nitride passivation dielectric film, but to minimize the parasitic capacitance between the gate and the drain or the gate and the source to improve the high-frequency characteristics heterojunction electric field To provide an effect transistor.
본 발명의 일 실시 예에 따른 이종접합 전계효과 트랜지스터는 기판상에 형성된 질화갈륨 버퍼층, 상기 질화갈륨 버퍼층 상에 형성된 질화알루미늄갈륨 배리어층, 상기 배리어층 상에 서로 이격되게 형성된 소오스 전극 및 드레인 전극, 상기 소오스 전극과 상기 드레인 전극 사이의 상기 배리어층 상에 형성된 게이트 전극, 상기 배리어층 상에 증착되며 서로 다른 유전상수를 갖는 유전막들이 적층된 복합 패시베이션 유전막 및 상기 게이트 및 상기 드레인 전극 사이의 상기 복합 패시베이션 유전막 상에 형성되며 상기 게이트 전극 또는 상기 소오스 전극과 연결되는 전계 전극을 포함한다.The heterojunction field effect transistor according to an embodiment of the present invention includes a gallium nitride buffer layer formed on a substrate, an aluminum gallium nitride barrier layer formed on the gallium nitride buffer layer, a source electrode and a drain electrode spaced apart from each other on the barrier layer, A gate electrode formed on the barrier layer between the source electrode and the drain electrode, a complex passivation dielectric layer deposited on the barrier layer and having dielectric layers having different dielectric constants, and the complex passivation between the gate and the drain electrode And an electric field electrode formed on the dielectric layer and connected to the gate electrode or the source electrode.
본 발명의 이종접합 전계효과 트랜지스터에서 상기 복합 패시베이션 유전막은 질화실리콘(SiN)막 및 상기 질화실리콘막 보다 유전상수가 낮은 저 유전막이 적층된 구조로 형성된다. 이때 상기 저 유전막은 산화실리콘(SiO2)막으로 형성될 수 있으며, 바람직하게는 상기 질화실리콘막 보다 두껍게 형성된다.In the heterojunction field effect transistor of the present invention, the composite passivation dielectric layer is formed by stacking a silicon nitride (SiN) layer and a low dielectric layer having a lower dielectric constant than the silicon nitride layer. In this case, the low dielectric layer may be formed of a silicon oxide (SiO 2 ) film, preferably, thicker than the silicon nitride film.
본 발명의 이종접합 전계효과 트랜지스터에서 상기 소오스 전극 및 상기 드레인 전극은 Ti/Al/Ta/Au 금속박막 또는 Ti/Al/Ti/Au 금속박막이 열처리된 합금으로 형성될 수 있으며, 상기 게이트 전극은 Ni/Ir/Au 금속 박막이 증착되어 형성될 수 있다.In the heterojunction field effect transistor of the present invention, the source electrode and the drain electrode may be formed of an alloy in which a Ti / Al / Ta / Au metal thin film or a Ti / Al / Ti / Au metal thin film is heat-treated. Ni / Ir / Au metal thin films may be formed by deposition.
본 발명의 이종접합 전계효과 트랜지스터에서 상기 전계 전극은 상기 게이트 전극과 연결되며 상기 게이트 전극의 상부에서부터 상기 드레인 전극 측으로 수평 방향으로 연장되게 형성될 수 있으며, 그 선폭은 상기 게이트 전극의 선폭 보다 크게 형성된다.In the heterojunction field effect transistor of the present invention, the field electrode is connected to the gate electrode and may be formed to extend in a horizontal direction from an upper portion of the gate electrode to the drain electrode, and the line width is larger than the line width of the gate electrode. do.
본 발명의 일 실시 예에 따른 이종접합 전계효과 트랜지스터 제조 방법은 기판 상부에 질화갈륨/질화알루미늄갈륨의 이종접합 박막을 형성하는 단계, 상기 이종접합 박막 상부에 서로 다른 유전상수를 갖는 유전막들이 적층된 복합 패시베이션 유전막을 형성하는 단계, 상기 복합패시베이션 유전막 및 상기 이종접합 박막을 이종접합 계면 아래까지 식각하여 단위 소자별로 분리시키는 단계, 상기 이종접합 박막 양단부 상의 상기 복합패시베이션 유전막을 제거하여 소오스 전극 및 드레인 전극을 형성하는 단계 및 상기 소오스 전극과 상기 드레인 전극 사이의 상기 복합패시베이션 유전막을 선택적으로 제거하여 게이트 전극 및 전계 전극을 형성하는 단계를 포함한다.In a method of manufacturing a heterojunction field effect transistor according to an embodiment of the present invention, forming a heterojunction thin film of gallium nitride / aluminum gallium nitride on a substrate, wherein dielectric layers having different dielectric constants are stacked on the heterojunction thin film. Forming a complex passivation dielectric layer, etching the composite passivation dielectric layer and the heterojunction thin film below a heterojunction interface to separate the unit passivation, and removing the composite passivation dielectric layer on both ends of the heterojunction thin film so that a source electrode and a drain electrode are removed. Forming a gate electrode and a field electrode by selectively removing the complex passivation dielectric layer between the source electrode and the drain electrode.
본 발명의 이종접합 전계효과 트랜지스터 제조 방법에서 상기 복합 패시베이션 유전막을 형성하는 단계는 상기 이종접합 박막 상에 질화실리콘막을 형성하는 단계 및 상기 질화실리콘막 상에 상기 질화실리콘막 보다 유전상수가 낮은 저 유전막을 형성하는 단계를 포함한다. 이때, 저 유전막은 산화실리콘(SiO2)으로 형성될 수 있으며, 바람직하게는 상기 질화실리콘막 보다 두껍게 형성된다.In the heterojunction field effect transistor manufacturing method of the present invention, the forming of the composite passivation dielectric film may include forming a silicon nitride film on the heterojunction thin film and a low dielectric film having a lower dielectric constant than the silicon nitride film on the silicon nitride film. Forming a step. In this case, the low dielectric film may be formed of silicon oxide (SiO 2 ), and is preferably formed thicker than the silicon nitride film.
본 발명의 이종접합 전계효과 트랜지스터 제조 방법에서 상기 질화실리콘막을 형성하는 단계는 PECVD(Plasma-enhanced Chemical Vapor Deposition) 공정을 이용하여 질화실리콘을 상기 이종접합 박막 상에 증착할 수 있다.In the method for manufacturing a heterojunction field effect transistor of the present invention, the forming of the silicon nitride film may include depositing silicon nitride on the heterojunction thin film using a plasma-enhanced chemical vapor deposition (PECVD) process.
본 발명의 이종접합 전계효과 트랜지스터 제조 방법에서 상기 소오스 전극 및 상기 드레인 전극을 형성하는 단계는 상기 이종접합 박막 양단부 상의 상기 복합 패시베이션 유전막을 선택식각하는 단계, 상기 식각된 영역에 오믹 콘택 금속을 증착하는 단계 및 상기 오믹 콘택 금속을 열처리하는 단계를 포함한다. 이때, 오믹 콘택 금속을 증착하는 단계는 전자빔 증발법(e-beam evaporation)을 이용하여 Ti/Al/Ta/Au 금속 박막 또는 Ti/Al/Ti/Au 금속 박막을 증착시킬 수 있다.The forming of the source electrode and the drain electrode in the heterojunction field effect transistor manufacturing method of the present invention may include selectively etching the complex passivation dielectric layer on both ends of the heterojunction thin film, and depositing an ohmic contact metal on the etched region. And heat treating the ohmic contact metal. In this case, depositing the ohmic contact metal may deposit a Ti / Al / Ta / Au metal thin film or a Ti / Al / Ti / Au metal thin film using e-beam evaporation.
본 발명의 이종접합 전계효과 트랜지스터 제조 방법에서 상기 게이트 전극 및 전계 전극을 형성하는 단계는 상기 복합 패시베이션 유전막에서 기 정의된 게이트 전극 영역을 선택식각하는 단계, 상기 식각된 영역 및 상기 복합 패시베이션 유전막 상에 쇼트키(Schottky) 금속을 증착하는 단계 및 상기 쇼트키 금속을 패터닝하는 단계를 포함한다. 이때, 쇼트키 금속을 증착하는 단계는 전자빔 증발법(e-beam evaporation)을 이용하여 Ni/Ir/Au 금속 박막을 증착한다.In the heterojunction field effect transistor fabrication method of the present invention, the forming of the gate electrode and the field electrode may include selectively etching a predetermined gate electrode region in the complex passivation dielectric layer, on the etched region and the complex passivation dielectric layer. Depositing a Schottky metal and patterning the Schottky metal. At this time, the step of depositing a Schottky metal is deposited Ni / Ir / Au metal thin film by using an electron beam evaporation (e-beam evaporation).
본 발명은 AlGaN/GaN 이종접합 박막 구조의 상부에 질화실리콘막 및 질화실리콘막 보다 작은 유전상수를 갖는 저 유전막이 적층된 복합 패시베이션 유전막을 형성함으로써 질화실리콘막의 패시베이션 효과와 전계 전극의 전계 분산 효과를 유지하면서 게이트-드레인 기생 커패시턴스에 의한 고주파 특성의 열화를 보상할 수 있게 된다.The present invention forms a composite passivation dielectric film in which a silicon nitride film and a low dielectric film having a lower dielectric constant than a silicon nitride film are laminated on the AlGaN / GaN heterojunction thin film structure to achieve the passivation effect of the silicon nitride film and the electric field dispersion effect of the electric field electrode. It is possible to compensate for the deterioration of the high frequency characteristic due to the gate-drain parasitic capacitance.
도 1은 본 발명의 일 실시 예에 따른 이종접합 전계효과 트랜지스터의 구조를 개략적으로 나타낸 단면도.
도 2는 본 발명에 따른 복합 패시베이션 유전막(40)이 기생 커패시턴스를 감소시켜주는 원리를 설명하기 위한 도면.
도 3은 본 발명의 복합 패시베이션 유전막 적용에 따른 기생 커패시턴의 감소 효과를 나타내는 도면.
도 4는 본 발명의 복합 패시베이션 유전막 적용에 따른 주파수 특성의 개선 효과를 나타내는 도면.
도 5는 본 발명의 복합 패시베이션 유전막 적용에 따른 소오스 전극과 드레인 전극 사이에 존재하는 전계 분산도를 도시한 도면.
도 6은 본 발명의 복합 패시베이션 유전막 적용에 따른 직류 출력 특성 그래프를 도시한 도면.
도 7은 본 발명의 복합 패시베이션 유전막 적용에 따른 항복 전압 특성 그래프를 도시한 도면.
도 8a 내지 8d는 도 1의 이종접합 전계효과 트랜지스터를 형성하는 과정을 설명하기 위한 공정 단면도들.1 is a cross-sectional view schematically showing the structure of a heterojunction field effect transistor according to an embodiment of the present invention.
2 is a view for explaining the principle of the parasitic capacitance of the composite passivation
3 is a view showing the effect of reducing the parasitic capacitance according to the application of the composite passivation dielectric film of the present invention.
4 is a view showing an effect of improving the frequency characteristics according to the application of the composite passivation dielectric film of the present invention.
5 is a diagram illustrating electric field dispersion between a source electrode and a drain electrode according to the application of the composite passivation dielectric film of the present invention.
FIG. 6 is a diagram illustrating a DC output characteristic graph according to the application of the complex passivation dielectric film of the present invention. FIG.
7 is a graph showing breakdown voltage characteristics according to the application of the composite passivation dielectric film of the present invention.
8A through 8D are cross-sectional views illustrating a process of forming the heterojunction field effect transistor of FIG. 1.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 1은 본 발명의 일 실시 예에 따른 이종접합 전계효과 트랜지스터의 구조를 개략적으로 나타낸 단면도이다.1 is a cross-sectional view schematically showing the structure of a heterojunction field effect transistor according to an embodiment of the present invention.
본 발명의 이종접합 전계효과 트랜지스터는 기판(10) 상부에 질화갈륨(GaN)의 버퍼층(20)과 질화알루미늄갈륨(AlGaN)의 배리어층(30)이 순차적으로 적층되게 형성되어 AlGaN/GaN 이종접합 박막구조를 형성함으로써 그 계면에 분극에 의한 2차원 전자채널이 형성된다. 그리고, 배리어층(30) 상부면 양단에는 소오스 전극(S)과 드레인 전극(D)이 형성된다. 이때, 기판(10)은 예컨대, 사파이어(Al2O3) 기판(10)이 사용될 수 있으나, 이에 한정되지 않으며 카바네이트(SiC) 기판과 같은 이종기판 또는 질화물기판과 같은 동종기판 등의 공지된 질화물 성장용 기판이 사용될 수 있다. 그리고, 질화갈륨막(20)은 0.5 ㎛ 정도의 두께로 형성되며, 질화알루미늄갈륨막(30)은 30 ㎚ 정도의 두께로 형성된다.In the heterojunction field effect transistor of the present invention, an AlGaN / GaN heterojunction is formed in which a
소오스 전극(S)과 드레인 전극 사이에는 게이트 전극(G)이 형성되며, 게이트 전극(G)과 소오스 전극(S) 사이 및 게이트 전극(G)과 드레인 전극(D) 사이의 배리어층(30) 상부면에는 복합 패시베이션 유전막(40)이 형성된다. 이때, 복합 패시베이션 유전막(40)은 질화실리콘(SiN)막(40a) 및 질화실리콘막(40a) 보다 유전상수가 낮은 저 유전막(40b)(예컨대, SiO2 막)이 적층된 구조로 형성된다.A gate electrode G is formed between the source electrode S and the drain electrode, and the
그리고, 게이트 전극(G) 전극과 드레인 전극 사이의 복합 패시베이션 유전막(40)의 상부에는 전계 전극(50)이 형성된다. 도 1에서는 전계 전극(50)이 게이트 전극(G) 상부면에서부터 복합 패시베이션 유전막(40)의 상부까지 연장되게 형성됨으로써 게이트 전극(G)과 연결되도록 형성된 모습을 보여주고 있으나, 전계 전극(50)은 게이트 전극(G) 전극과 드레인 전극 사이의 복합 패시베이션 유전막(40)의 상부에만 형성된 후 게이트 전극(G) 또는 소오스 전극(S)과 전기적으로 연결되도록 형성될 수 있다.The
이때, 전계 전극(50)의 선폭은 게이트 전극(G) 보다 크게 형성된다.At this time, the line width of the
이처럼, 본 발명에서는 AlGaN/GaN 이종접합 박막 구조의 상부에 패시베이션막을 형성하되, 패시베이션막을 질화실리콘막(40a) 및 질화실리콘막(40a) 보다 작은 유전상수를 갖는 저 유전막(40b)이 적층된 복합 패시베이션 유전막(40)을 사용함으로써 질화실리콘막(40a)의 패시베이션 효과와 전계 전극(50)의 전계 분산 효과를 유지하면서 게이트-드레인 기생 커패시턴스(CGD)에 의한 고주파 특성의 열화를 보상하게 된다.As described above, in the present invention, a passivation film is formed on the AlGaN / GaN heterojunction thin film structure, but the passivation film is a composite of a
도 2는 본 발명에 따른 복합 패시베이션 유전막(40)이 기생 커패시턴스를 감소시켜주는 원리를 설명하기 위한 도면이다.2 is a view for explaining the principle of the parasitic capacitance of the composite passivation
도 2에서 커패시터 A는 종래와 같이 전계전극과 AlGaN/GaN 이종접합 박막 사이에 단일 패시베이션 유전막이 사용되는 경우를 나타내며, 커패시터 B는 본 발명에 따른 복합 패시베이션 유전막(40)이 사용되는 경우를 나타낸다(여기에서, ε은 유전상수, t는 유전체의 두께를 나타냄).In FIG. 2, capacitor A represents a case in which a single passivation dielectric film is used between a field electrode and an AlGaN / GaN heterojunction thin film as in the related art, and capacitor B represents a case in which a composite passivation
도 2의 수식에서와 같이, 높은 유전상수(ε1)를 갖는 단일 유전막을 사용하는 경우의 커패시턴스(CA)에 비해 높은 유전상수(ε1)의 유전막과 이보다 낮은 유전상수(ε2)의 유전막을 적층하여 사용하는 경우의 커패시턴스(CB)가 훨씬 작음을 알 수 있다.As with the formula in the 2, a high dielectric constant, capacitance, high dielectric constant lower than the dielectric layer of (ε 1) the dielectric constant (ε 2) compared to (C A) in the case of using a single dielectric layer having a (ε 1) It can be seen that the capacitance C B when the dielectric films are stacked and used is much smaller.
이종접합 전계효과 트랜지스터에서 고주파 동작시 직류 동작 대비 전류가 하락하는 현상을 방지하기 위해 표면 트랩을 중화시키기 위한 용도로 사용되는 질화실리콘(SiN)은 유전상수가 7.5로 상대적으로 높은 편이다. 따라서, 전계 전극이 질화실리콘 패시베이션 유전막과 함께 사용되는 경우에는 커패시터 A와 같이 큰 커패시턴스(CA)를 발생시킴으로써 이종접합 전계효과 트랜지스터에서 게이트-드레인 기생 커패시턴스(CGD)를 크게 증가시킨다.Silicon nitride (SiN), which is used to neutralize surface traps to prevent the drop of current compared to direct current operation in high frequency operation in heterojunction field effect transistors, has a relatively high dielectric constant of 7.5. Thus, when the field electrode is used with the silicon nitride passivation dielectric film, the gate-drain parasitic capacitance C GD is greatly increased in the heterojunction field effect transistor by generating a large capacitance C A as in the capacitor A.
그러나 본 발명에서와 같이 패시베이션막으로서 질화실리콘막(40a) 및 질화실리콘막(40a) 보다 작은 유전상수를 갖는 저 유전막(SiO2)(40b)이 적층된 복합 패시베이션 유전막(40)을 사용하면 커패시터 B와 같이 상대적으로 작은 커패시턴스(CB)를 발생시킴으로써 이종접합 전계효과 트랜지스터에서 게이트-드레인 기생 커패시턴스를 감소시켜 기생 커패시턴스에 의한 고주파 특성의 열화를 보상하게 된다.However, when using the composite
더욱이, 두 유전막(40a, 40b)의 두께(t1, t2) 비율을 조절함으로써 커패시턴스의 감소 효과를 조절할 수 있다. 따라서 질화실리콘막(40a)의 표면 트랩 패시베이션 효과를 유지할 수 있는 최소 두께를 적용할 경우 가장 우수한 소자 특성을 기대할 수 있다.Furthermore, the effect of reducing the capacitance can be controlled by adjusting the ratios of thicknesses t1 and t2 of the two
도 3은 본 발명의 복합 패시베이션 유전막 적용에 따른 기생 커패시턴의 감소 효과를 나타내는 도면이다.3 is a view showing a parasitic capacitance reduction effect according to the application of the composite passivation dielectric film of the present invention.
종래와 같이 패시베이션 유전막으로서 질화실리콘막(SiN) 만이 사용된 경우에 비해 본 발명에서와 같이 질화실리콘막(SiN)(40a)과 실리콘산화막(SiO2)(40b)이 적층된 복합 패시베이션 유전막(40)이 사용된 경우 기생 커패시턴스가 낮아졌음을 알 수 있다.Compared to the case where only the silicon nitride film (SiN) is used as the passivation dielectric film as in the related art, the composite
특히 질화실리콘막(SiN)과 실리콘산화막(SiO2)의 두께 비율을 2:1과 1:2로 조절한 경우, 기생 커패시턴스가 각각 기존 대비 11.3％, 17.8％ 감소하였다. 즉, 유전상수가 낮은 실리콘산화막(SiO2)의 두께 비율이 증가할수록 기생 커패시턴스의 감소 효과가 더 커짐을 알 수 있다.In particular, when the thickness ratios of the silicon nitride film (SiN) and the silicon oxide film (SiO 2 ) were adjusted to 2: 1 and 1: 2, parasitic capacitances decreased by 11.3% and 17.8%, respectively. That is, as the thickness ratio of the silicon oxide film (SiO 2 ) having a low dielectric constant increases, the parasitic capacitance may be reduced.
도 4는 본 발명의 복합 패시베이션 유전막 적용에 따른 주파수 특성의 개선 효과를 나타내는 도면이다.4 is a view showing an effect of improving the frequency characteristics according to the application of the composite passivation dielectric film of the present invention.
본 발명의 복합 패시베이션 유전막(40)이 적용되었을 때 전류 이득이 2dB 이상 증가함과 함께 그 이득이 0이 되는 차단주파수(fT)가 19.75 GHz에서 25.25 GHz로 27% 증가 되었음을 알 수 있다. 또한 낮은 유전상수를 갖는 실리콘산화막(SiO2)의 두께 비율이 증가할 경우 개선 정도가 더 커짐을 알 수 있다.When the composite
도 5는 본 발명의 복합 패시베이션 유전막 적용에 따른 소오스 전극과 드레인 전극 사이에 존재하는 전계 분산도를 도시한 도면이다.FIG. 5 is a diagram illustrating electric field dispersion between the source electrode and the drain electrode according to the application of the composite passivation dielectric film of the present invention.
복합 패시베이션 유전막을 적용하더라도 종래의 단일 질화실리콘막을 적용한 경우와 유사한 전계 분산 효과를 가짐을 알 수 있다. 따라서 본 발명의 복합 패시베이션 유전막을 적용하더라도 전계 효과에 대한 항복 전압 상승과 신뢰성 향상 효과를 그대로 유지할 수 있음을 알 수 있다.Even when the composite passivation dielectric film is applied, it can be seen that the electric field dispersion effect is similar to that of the conventional single silicon nitride film. Therefore, even when the composite passivation dielectric film of the present invention is applied, it can be seen that the breakdown voltage increase and the reliability improvement effect on the electric field effect can be maintained.
도 6과 도 7은 각각 본 발명의 복합 패시베이션 유전막 적용에 따른 직류 출력 특성과 항복 전압 특성 그래프를 도시한 도면으로, 복합 패시베이션 유전막을 적용하더라도 직류 특성 열화 및 항복 전압 감소 현상이 발생하지 않음으로써 전계 전극 효과를 그대로 유지하여 200V이상의 높은 항복 전압을 나타내고 있다.6 and 7 are graphs illustrating DC output characteristics and breakdown voltage characteristics according to the application of the composite passivation dielectric layer of the present invention, respectively. Even when the composite passivation dielectric layer is applied, DC characteristic degradation and breakdown voltage reduction do not occur. The electrode effect is maintained as it is, and a high breakdown voltage of 200 V or more is shown.
따라서 복합 패시베이션 유전막을 전계 전극을 갖는 트랜지스터에 적용하면 기존의 전계 분산 효과를 그대로 유지하여 높은 항복 전압과 신뢰성을 확보하는 동시에 주파수 응답 특성의 향상을 얻을 수 있음을 알 수 있다.Therefore, it can be seen that the application of the composite passivation dielectric film to the transistor having the field electrode maintains the existing field dispersion effect as it is, thereby ensuring high breakdown voltage and reliability, and improving frequency response characteristics.
도 8a 내지 도 8d는 도 1의 이종접합 전계효과 트랜지스터를 형성하는 과정을 설명하기 위한 공정 단면도들이다.8A through 8D are cross-sectional views illustrating a process of forming the heterojunction field effect transistor of FIG. 1.
먼저 도 8a를 참조하면, 기판(10)의 상부에 예컨대, MOCVD(Metal Organic Chemical Vapor Deposition)법을 이용하여 불순물(예컨대, Ar, Fe, C) 이온이 도핑된 질화갈륨(GaN) 버퍼층(20)을 형성하고, 질화갈륨 버퍼층(20) 상부에 질화알루미늄갈륨 배리어층(30)을 형성하여 AlGaN/GaN 이종 접합 박막구조를 형성한다. 이러한, AlGaN/GaN 이종 접합 박막구조를 형성하는 방법은 기 공지된 어떠한 방법을 사용하여도 무방하다.First, referring to FIG. 8A, a gallium nitride (GaN)
이때, 기판(10)은 사파이어 기판(Al2O3) 또는 카바네이트(SiC) 기판이 사용될 수 있다.In this case, the
이어서, 질화알루미늄갈륨 배리어층(30) 상부에 질화실리콘막(40a) 및 질화실리콘막(40a) 보다 유전상수가 낮은 저 유전막(SiO2)(40b)이 적층된 구조의 복합 패시베이션 유전막(40)을 형성한다.Subsequently, the composite
이때, 질화실리콘막(40a)은 PECVD(Plasma-enhanced Chemical Vapor Deposition) 공정을 통해 질화알루미늄갈륨 배리어층(30)의 표면에 증착될 수 있으며, 질화알루미늄갈륨 배리어층(30) 표면의 트랩을 중화시키는 패시베이션 역할을 수행한다.In this case, the
다음에 도 8b를 참조하면, 소자 분리를 위한 식각 공정을 수행하여 단위 소자들 즉 단위 트랜지스터들을 물리적으로 분리시키는 공정을 진행한다. 예컨대, 리소그래피 공정을 통해 복합 패시베이션 유전막(40) 상부에 소자분리영역을 정의하는 감광막 패턴(미도시)을 형성한 후 감광막 패턴을 식각 마스크로 사용하여 복합 패시베이션 유전막(40), 질화알루미늄갈륨 배리어층(30) 및 질화갈륨 버퍼층(20)을 순차적으로 식각함으로써 단위 트랜지스터들에 대한 물리적인 분리(mesa isolation)를 진행한다.Next, referring to FIG. 8B, an etching process for device isolation may be performed to physically separate unit devices, that is, unit transistors. For example, after forming a photoresist pattern (not shown) defining an isolation region on the composite
이때, 식각 공정으로는 ICP-RIE(Inductively coupled plasma reactive ion etch) 공정이 이용될 수 있으며, 식각 깊이는 전자 채널이 형성되는 질화갈륨 버퍼층(20)과 질화알루미늄갈륨 배리어층(30)의 계면 아래까지 충분히 깊게 식각되도록 한다.In this case, an inductively coupled plasma reactive ion etch (ICP-RIE) process may be used as an etching process, and an etching depth may be below an interface between the gallium
다음에 도 8c를 참조하면, 질화알루미늄갈륨 배리어층(30) 양단부 상의 복합 패시베이션 유전막(40)을 선택식각하여 소오스와 드레인 오믹 콘택(ohmic contact)을 형성한다.Next, referring to FIG. 8C, the composite
이를 위해 예컨대, 리소그래피 공정을 통해 복합 패시베이션 유전막(40) 상부에 소오스 전극(S) 영역 및 드레인 전극(D) 영역을 정의하는 감광막 패턴(미도시)을 형성한 후 그 감광막 패턴을 식각 마스크로 질화알루미늄갈륨 배리어층(30)이 노출될 때까지 복합 패시베이션 유전막(40)을 식각하여 트렌치(미도시)를 형성한다. 이때 식각 공정으로는 ICP-RIE 공정이 이용될 수 있다.To this end, for example, a photoresist pattern (not shown) defining a source electrode S region and a drain electrode D region is formed on the composite
이어서, 트렌치가 매립되도록 전자빔 증발법(e-beam evaporation)을 이용하여 오믹 콘택(ohmic contact) 금속(예컨대, Ti/Al/Ta/Au이 적층된 금속막 또는 Ti/Al/Ti/Au이 적층된 금속막)을 증착한 후 850 ℃의 질소 분위기에서 30초 동안의 급속열처리(RTA:Rapid Thermal Annealing)를 통해 적층된 금속 박막들을 합금화시킴으로써 질화알루미늄갈륨 배리어층(30)과 오맥 콘택되는 소오스 전극(S)과 드레인 전극(D)을 형성한다.Subsequently, an ohmic contact metal (for example, Ti / Al / Ta / Au-laminated metal film or Ti / Al / Ti / Au is laminated by using an e-beam evaporation so that the trench is buried). Layered metal film), and then source electrode contacted with the aluminum gallium
다음에 도 8d를 참조하면, 리소그래피 공정을 통해 복합 패시베이션 유전막(40) 상부에 게이트 전극(G) 영역을 정의하는 감광막 패턴(미도시)을 형성한 후 그 감광막 패턴을 식각 마스크로 질화알루미늄갈륨 배리어층(30)이 노출될 때까지 복합 패시베이션 유전막(40)을 선택식각하여 트렌치(미도시)를 형성한다. 이때 식각 공정으로는 ICP-RIE 공정이 이용될 수 있다.Next, referring to FIG. 8D, a photoresist pattern (not shown) defining a gate electrode G region is formed on the complex
이어서, 트렌치가 매립되도록 복합 패시베이션 유전막(40) 상부에 전자빔 증발법(e-beam evaporation)을 이용하여 쇼트키(Schottky) 금속(예컨대, Ni/Ir/Au 이 적층된 금속막)을 증착한다. 다음에 리소그래피 공정을 이용하여 증착된 쇼트키 금속을 패터닝함으로써 쇼트키 게이트(G) 및 전계 전극(50)을 형성한다.Subsequently, a Schottky metal (for example, a metal film in which Ni / Ir / Au is stacked) is deposited on the composite
상술한 실시 예는 본 발명의 예시를 목적으로 한 것으로서, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.The above-described embodiment is for the purpose of illustrating the invention, and those skilled in the art will be able to make various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, and such modifications may be made by the following claims. It should be seen as belonging to a range.
10 : 기판 20 : 질화갈륨 버퍼층
30 : 질화알루미늄갈륨 배리어층 40a : 질화실리콘막
40b : 저 유전막 50 : 전계 전극
S : 소오스 D : 드레인
G : 게이트 10
30: aluminum gallium
40b: low dielectric film 50: electric field electrode
S: Source D: Drain
G: Gate
Claims (16)
상기 질화갈륨 버퍼층 상에 형성된 질화알루미늄갈륨 배리어층;
상기 배리어층 상에 서로 이격되게 형성된 소오스 전극 및 드레인 전극;
상기 소오스 전극과 상기 드레인 전극 사이의 상기 배리어층 상에 형성된 게이트 전극;
상기 배리어층 상에 증착되며 서로 다른 유전상수를 갖는 유전막들이 적층된 복합 패시베이션 유전막; 및
상기 게이트 및 상기 드레인 전극 사이의 상기 복합 패시베이션 유전막 상에 형성되며 상기 게이트 전극 또는 상기 소오스 전극과 연결되는 전계 전극을 포함하는 이종접합 전계효과 트랜지스터.A gallium nitride buffer layer formed on the substrate;
An aluminum gallium nitride barrier layer formed on the gallium nitride buffer layer;
Source and drain electrodes spaced apart from each other on the barrier layer;
A gate electrode formed on the barrier layer between the source electrode and the drain electrode;
A complex passivation dielectric layer deposited on the barrier layer and having dielectric layers having different dielectric constants from each other; And
And a field electrode formed on the complex passivation dielectric layer between the gate and the drain electrode and connected to the gate electrode or the source electrode.
질화실리콘(SiN)막 및 상기 질화실리콘막 보다 유전상수가 낮은 저 유전막이 적층된 구조로 형성된 것을 특징으로 하는 이종접합 전계효과 트랜지스터.The method of claim 1, wherein the composite passivation dielectric film
A heterojunction field effect transistor comprising a silicon nitride (SiN) film and a low dielectric film having a lower dielectric constant than the silicon nitride film.
산화실리콘(SiO2)막인 것을 특징으로 하는 이종접합 전계효과 트랜지스터.The method of claim 2, wherein the low dielectric layer
A heterojunction field effect transistor, characterized in that the silicon oxide (SiO 2 ) film.
상기 질화실리콘막 보다 두껍게 형성되는 것을 특징으로 하는 이종접합 전계효과 트랜지스터.The method of claim 2, wherein the low dielectric layer
Heterojunction field effect transistor, characterized in that formed thicker than the silicon nitride film.
Ti/Al/Ta/Au 금속 박막 또는 Ti/Al/Ti/Au 금속 박막이 열처리된 합금으로 형성된 것을 특징으로 하는 이종접합 전계효과 트랜지스터.The method of claim 1, wherein the source electrode and the drain electrode
A heterojunction field effect transistor, wherein the Ti / Al / Ta / Au metal thin film or the Ti / Al / Ti / Au metal thin film is formed of a heat-treated alloy.
Ni/Ir/Au 금속 박막이 증착된 것을 특징으로 하는 이종접합 전계효과 트랜지스터.The method of claim 1, wherein the gate electrode
A heterojunction field effect transistor, characterized in that a Ni / Ir / Au metal thin film is deposited.
상기 게이트 전극의 상부면에서부터 상기 드레인 전극 측으로 수평 방향으로 연장되게 형성되는 것을 특징으로 하는 이종접합 전계효과 트랜지스터.The method of claim 1, wherein the field electrode
Heterojunction field effect transistor, characterized in that extending in the horizontal direction from the upper surface of the gate electrode toward the drain electrode.
상기 이종접합 박막 상부에 서로 다른 유전상수를 갖는 유전막들이 적층된 복합 패시베이션 유전막을 형성하는 단계;
상기 복합패시베이션 유전막 및 상기 이종접합 박막을 이종접합 계면 아래까지 식각하여 단위 소자별로 분리시키는 단계;
상기 이종접합 박막 양단부 상의 상기 복합패시베이션 유전막을 제거하여 소오스 전극 및 드레인 전극을 형성하는 단계; 및
상기 소오스 전극과 상기 드레인 전극 사이의 상기 복합패시베이션 유전막을 선택적으로 제거하여 게이트 전극 및 전계 전극을 형성하는 단계를 포함하는 이종접합 전계효과 트랜지스터 제조 방법.Forming a heterojunction thin film of gallium nitride / aluminum gallium nitride on the substrate;
Forming a complex passivation dielectric layer having dielectric layers having different dielectric constants stacked on the heterojunction thin film;
Etching the composite passivation dielectric layer and the heterojunction thin film below a heterojunction interface to separate the unit passivation units;
Removing the complex passivation dielectric layer on both ends of the heterojunction thin film to form a source electrode and a drain electrode; And
Selectively removing the complex passivation dielectric layer between the source electrode and the drain electrode to form a gate electrode and a field electrode.
상기 이종접합 박막 상에 질화실리콘막을 형성하는 단계; 및
상기 질화실리콘막 상에 상기 질화실리콘막 보다 유전상수가 낮은 저 유전막을 형성하는 단계를 포함하는 것을 특징으로 하는 이종접합 전계효과 트랜지스터 제조 방법.The method of claim 8, wherein forming the complex passivation dielectric layer
Forming a silicon nitride film on the heterojunction thin film; And
Forming a low dielectric film having a lower dielectric constant than the silicon nitride film on the silicon nitride film.
PECVD(Plasma-enhanced Chemical Vapor Deposition) 공정을 이용하여 질화실리콘을 상기 이종접합 박막 상에 증착하는 것을 특징으로 하는 이종접합 전계효과 트랜지스터 제조 방법.The method of claim 9, wherein the forming of the silicon nitride film
A method for manufacturing a heterojunction field effect transistor comprising depositing silicon nitride on a heterojunction thin film using a plasma-enhanced chemical vapor deposition (PECVD) process.
산화실리콘(SiO2)으로 형성되는 특징으로 하는 이종접합 전계효과 트랜지스터 제조 방법.The method of claim 9, wherein the low dielectric layer
A method for manufacturing a heterojunction field effect transistor, characterized by being formed of silicon oxide (SiO 2 ).
상기 질화실리콘 막 보다 두껍게 형성되는 것을 특징으로 하는 이종접합 전계효과 트랜지스터 제조 방법.12. The method of claim 11, wherein the low dielectric layer
A method of manufacturing a heterojunction field effect transistor, wherein the silicon nitride film is formed thicker than the silicon nitride film.
상기 이종접합 박막 양단부 상의 상기 복합 패시베이션 유전막을 선택식각하는 단계;
상기 식각된 영역에 오믹 콘택 금속을 증착하는 단계; 및
상기 오믹 콘택 금속을 열처리하는 단계를 포함하는 것을 특징으로 하는 이종접합 전계효과 트랜지스터 제조 방법.The method of claim 8, wherein the forming of the source electrode and the drain electrode
Selectively etching the complex passivation dielectric layer on both ends of the heterojunction thin film;
Depositing an ohmic contact metal in the etched region; And
Heterojunction field effect transistor manufacturing method comprising the step of heat-treating the ohmic contact metal.
전자빔 증발법(e-beam evaporation)을 이용하여 Ti/Al/Ta/Au 금속 박막 또는 Ti/Al/Ti/Au 금속 박막을 증착시키는 것을 특징으로 하는 이종접합 전계효과 트랜지스터 제조 방법.The method of claim 13, wherein the depositing the ohmic contact metal comprises:
A method for manufacturing a heterojunction field effect transistor, comprising depositing a Ti / Al / Ta / Au metal thin film or a Ti / Al / Ti / Au metal thin film using an electron beam evaporation method.
상기 복합 패시베이션 유전막에서 기 정의된 게이트 전극 영역을 선택식각하는 단계;
상기 식각된 영역 및 상기 복합 패시베이션 유전막 상에 쇼트키(Schottky) 금속을 증착하는 단계; 및
상기 쇼트키 금속을 패터닝하는 단계를 포함하는 것을 특징으로 하는 이종접합 전계효과 트랜지스터 제조 방법.The method of claim 8, wherein the forming of the gate electrode and the field electrode
Selectively etching a predetermined gate electrode region in the complex passivation dielectric layer;
Depositing a Schottky metal on the etched region and the composite passivation dielectric layer; And
And patterning the schottky metal.
전자빔 증발법(e-beam evaporation)을 이용하여 Ni/Ir/Au 금속 박막을 증착시키는 것을 특징으로 하는 이종접합 전계효과 트랜지스터 제조 방법.The method of claim 15, wherein depositing the Schottky metal is
A method for manufacturing a heterojunction field effect transistor, comprising depositing a Ni / Ir / Au metal thin film using an electron beam evaporation method.
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| CN113871466A (en) * | 2021-08-30 | 2021-12-31 | 中国电子科技集团公司第十三研究所 | GaN HEMT device and preparation method thereof |
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2010
- 2010-08-09 KR KR1020100076539A patent/KR101078143B1/en not_active IP Right Cessation
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