KR100974212B1 - Delay Line Using Different Delay Path According to Frequency And Delay Locked Loop Circuit Using thereof - Google Patents

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Abstract

본 발명은 주파수에 따라 서로 다른 지연량을 가진 단위 지연 셀을 통해 내부 클럭을 지연시키는 지연 라인 및 이를 이용한 지연고정루프 회로에 관한 것으로서, 본 발명에 따른 반도체 장치의 지연 라인은 고주파 지연부와 저주파 지연부를 구비하고, 입력되는 내부 클럭의 주파수에 따라 상기 고주파 지연부 또는 상기 저주파 지연부 중 어느 하나를 통해 상기 내부 클럭을 지연하여 출력하는 지연부; 및 상기 고주파 지연부를 통해 지연된 신호 또는 상기 저주파 지연부를 통해 지연된 신호 중 어느 하나를 출력하는 출력부;를 포함하는 것을 특징으로 한다. The present invention relates to a delay line for delaying an internal clock through a unit delay cell having a different delay amount according to a frequency, and a delay locked loop circuit using the delay line. The delay line of the semiconductor device according to the present invention includes a high frequency delay unit and a low frequency unit. A delay unit having a delay unit and delaying and outputting the internal clock through any one of the high frequency delay unit and the low frequency delay unit according to a frequency of an input internal clock; And an output unit for outputting any one of a signal delayed through the high frequency delay unit or a signal delayed through the low frequency delay unit.

Description

주파수에 따라 지연 경로를 달리하는 지연 라인 및 이를 이용한 지연고정루프 회로{Delay Line Using Different Delay Path According to Frequency And Delay Locked Loop Circuit Using thereof}Delay Line Using Different Delay Path According to Frequency And Delay Locked Loop Circuit Using

본 발명은 반도체 장치에 관한 것으로서, 특히 주파수에 따라 서로 다른 지연량을 가진 단위 지연 셀을 통해 내부 클럭을 지연시키는 지연 라인 및 이를 이용한 지연고정루프 회로에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a delay line for delaying an internal clock through a unit delay cell having a different amount of delay depending on frequency, and a delay locked loop circuit using the same.

지연고정루프(delay locked loop)란 반도체 메모리 장치에서 클럭을 사용하는 동기식 메모리의 내부 클럭을 에러 없이 외부 클럭과 일치되도록 내부 클럭을 지연시키는 회로이다. 즉, 외부에서 들어오는 클럭이 내부에서 사용될 때 외부 클럭과 내부 클럭 또는 외부 클럭과 데이터 간에 스큐(skew)가 발생하는데, 이러한 스큐를 줄이기 위해 지연고정루프가 사용된다.The delay locked loop is a circuit for delaying the internal clock of the synchronous memory using the clock in the semiconductor memory device to match the external clock without error. In other words, when an external clock is used internally, skew occurs between the external clock and the internal clock or the external clock and data, and a delay locked loop is used to reduce such skew.

DDR SDRAM(Double Date Rate Synchronous DRAM)과 같은 동기식 반도체 메모리 장치는 메모리 컨트롤러와 같은 외부 장치로부터 입력되는 외부 클럭 신호에 동기되어 고정된 내부 클럭 신호를 이용하여 외부의 장치들과 데이터의 전송을 수행한다. 이는 메모리와 메모리 컨트롤러 간의 안정적인 데이터 전송을 위해서는 기준 클럭 신호와 데이터 간의 시간적 동기가 매우 중요하기 때문이다. 즉, 데이터의 안정적인 전송을 위해서는 데이터를 전송하는 각 구성요소들에서의 클럭으로부터 데이터가 버스에 실리는 시간을 역보상하여 데이터를 클럭의 에지(edge), 혹은 중심(center)에 정확하게 위치시켜야만 하기 때문이다. 이러한 역할을 수행하는 클럭 동기회로로는 위상 고정 루프(Phase Locked Loop, PLL)와 지연고정루프(DLL) 회로가 있으며, 외부 클럭 신호의 주파수와 내부 클럭 신호의 주파수가 서로 다른 경우에는 주파수 채배 기능을 사용하여 함으로 위상 고정 루프를 주로 사용하고, 외부 클럭 신호와 내부 클럭 신호의 주파수가 동일한 경우에는 대부분 지연고정루프를 사용한다. 지연고정루프 회로(DLL)는 위상 고정 루프 회로에 비해 잡음이 적고 작은 면적으로 구현할 수 있는 장점이 있어 반도체 메모리 장치에서는 동기 회로로서 일반적으로 사용된다.Synchronous semiconductor memory devices such as DDR SDRAM (Double Date Rate Synchronous DRAM) transfer data with external devices using a fixed internal clock signal in synchronization with an external clock signal input from an external device such as a memory controller. . This is because the time synchronization between the reference clock signal and the data is very important for stable data transfer between the memory and the memory controller. In other words, for reliable transmission of data, data must be accurately located at the edge or center of the clock by back-compensating the time that the data is loaded on the bus from the clock of each component transmitting the data. Because. The clock synchronous circuits that perform this role include a phase locked loop (PLL) and a delay locked loop (DLL) circuit, and frequency multiplying function when the frequency of the external clock signal is different from that of the internal clock signal. The phase locked loop is mainly used by using, and the delay locked loop is mostly used when the frequency of the external clock signal and the internal clock signal are the same. The delay-locked loop circuit DLL is generally used as a synchronous circuit in a semiconductor memory device because it has a low noise and a small area compared to a phase-locked loop circuit.

도 1은 이러한 종래의 지연고정루프 회로의 블록도이다. 1 is a block diagram of such a conventional delay locked loop circuit.

도 1을 참조하면, 지연고정루프 회로는 클럭 버퍼(10), 지연 라인(20), 위상 혼합부(30), 지연 복제 모델부(40), 위상 감지부(50), 지연라인 제어부(60), 및 출력 드라이버(70)를 포함한다. Referring to FIG. 1, a delay locked loop circuit includes a clock buffer 10, a delay line 20, a phase mixer 30, a delay replica model unit 40, a phase detector 50, and a delay line controller 60. ), And an output driver 70.

상기 클럭 버퍼(10)는 외부 클럭 ECLK와 반전 외부 클럭 ECLKB를 버퍼링하여 내부 클럭 ICLK를 출력한다. 상기 내부 클럭은 외부 클럭 ECLK에 동기된 라이징 내부 클럭 ICLKR과 반전 외부 클럭 CLKB에 동기된 폴링 내부 클럭 ICLKF를 모두 포함한다. The clock buffer 10 buffers the external clock ECLK and the inverted external clock ECLKB to output the internal clock ICLK. The internal clock includes both a rising internal clock ICLKR synchronized with an external clock ECLK and a polling internal clock ICLKF synchronized with an inverted external clock CLKB.

상기 지연라인(20)은 상기 지연라인 제어부의 제어신호 CTRL에 의해 상기 내 부클럭 ICLK를 소정 시간 지연하여 출력한다. 이때 지연 신호는 이븐(Even) 지연부와 오드(Odd) 지연부를 통해 이븐 클럭과 오드 클럭으로 나누어져 출력되고, 위상 혼합부(30)에서는 상기 지연부에서 출력되는 이븐 클럭과 오드 클럭을 홉합하여 미세 조정(fine delay)을 수행한다. The delay line 20 outputs the internal clock ICLK by a predetermined time delay by the control signal CTRL of the delay line controller. At this time, the delay signal is divided into an even clock and an odd clock through an even delay unit and an odd delay unit, and the phase mixing unit 30 combines the even clock and the odd clock output from the delay unit. Perform fine delay.

상기 지연 복제 모델부(40)는 상기 지연라인과 위상 혼합부를 통해 지연된 신호 ICLKD를 입력받아 외부의 클럭이 들어와 나갈 때까지의 지연 요소들을 모델링함으로써 외부 클럭과 실제 내부 클럭 간의 시간 차이를 보상하는 피드백 클럭 FBCLK를 출력한다. The delay replication model unit 40 receives the delayed signal ICLKD through the delay line and the phase mixer to model delay elements until an external clock enters and exits to compensate for the time difference between the external clock and the actual internal clock. Output clock FBCLK.

상기 위상 검출부(50)는 상기 피드백 클럭 FBCLK와 상기 클럭 버퍼부(10)에서 출력되는 내부 클럭 신호 ICLK의 위상 차이를 검출하여 위상 검출 신호 PDET를 출력한다. 상기 위상 검출 신호 PDET는 내부 클럭 ICLK와 피드백 클럭 FBCLK의 위상 차에 따라 지연 라인(20)이 패스트(fast), 코오스(course), 및 파인(fine) 모드 중 어느 하나로 동작하도록 제어하는데 이용될 수 있다. The phase detector 50 detects a phase difference between the feedback clock FBCLK and the internal clock signal ICLK output from the clock buffer unit 10 and outputs a phase detection signal PDET. The phase detection signal PDET may be used to control the delay line 20 to operate in one of fast, coarse, and fine modes according to the phase difference between the internal clock ICLK and the feedback clock FBCLK. have.

상기 지연라인 제어부(60)는 상기 위상 검출 신호 PDET를 입력 받아서, 위상 검출 신호 PDET로써 내부 클럭 ICLK에 대한 지연량을 조절하기 위한 제어신호 CTRL을 출력한다. The delay line controller 60 receives the phase detection signal PDET and outputs a control signal CTRL for adjusting the delay amount of the internal clock ICLK as the phase detection signal PDET.

상기 출력 드라이버(70)는 상기 지연된 클럭 ICLKD을 입력받아 이를 버퍼링하여 라이징 클럭 RCKDLL과 폴링 클럭 FCKDLL로 출력한다. The output driver 70 receives the delayed clock ICLKD and buffers the delayed clock ICLKD to output the rising clock RCKDLL and the falling clock FCKDLL.

상기와 같은 구성을 갖는 지연 고정 루프 회로에서, 상기 지연라인(20)은 심리스 바운더리 스위칭(seamless boundary switching) 기법이 적용된다. In the delay locked loop circuit having the above configuration, the delay line 20 is applied with a seamless boundary switching technique.

도 2를 참조하여 간략히 살펴보면, 상기 지연라인(20)는 상기 내부 클럭 신호 ICLK와 지연라인 제어신호 CTRL을 수신하여 지연 정도를 결정하고 상기 내부 클럭 ICLK를 출력하는 지연 경로 선택부(22), 상기 내부 클럭 신호 ICLK를 지연하여 출력하는 이븐(EVEN) 지연부(24) 및 오드(ODD) 지연부(26)을 포함한다. Referring to FIG. 2, the delay line 20 receives the internal clock signal ICLK and the delay line control signal CTRL, determines a delay level, and outputs the internal clock ICLK. An even delay unit 24 and an odd delay unit 26 for delaying and outputting the internal clock signal ICLK are included.

상기 이븐 지연부(24)는 다수의 단위 지연 셀(UDC)이 직렬로 연결되어 있다. 상기 오드 지연부(26)는 다수의 단위 지연 셀(UDC)과 하프 단위 지연 셀(HUDC)이 직렬로 연결되어 있다. In the even delay unit 24, a plurality of unit delay cells UDC are connected in series. In the odd delay unit 26, a plurality of unit delay cells UDC and a half unit delay cell HUDC are connected in series.

상기 지연 경로 선택부(22)는 상기 제어 신호 CTRL에 따라 지연경로를 결정하는데, 예를 들어, 지연량이 적을수록 오른쪽의 단위 지연 셀로 내부 클럭 신호를 출력하여 상기 내부 클럭 신호가 적은 수의 단위 지연 셀을 경유하게 한다. 즉, 지연 경로를 선택함으로써 지연량을 조절할 수 있다. 이때 오드 지연부의 경로는 선택된 이븐 경로와 같거나 하나 작은 단은 지연 셀 경로로 입력된다. The delay path selector 22 determines a delay path according to the control signal CTRL. For example, as the delay amount decreases, the delay path selector 22 outputs an internal clock signal to the right unit delay cell so that the internal clock signal has a small number of unit delays. Pass through the cell. That is, the delay amount can be adjusted by selecting the delay path. At this time, the path of the odd delay unit is input to the delay cell path which is smaller than or equal to the selected even path.

도시된 것과 같이, 오드 경로에는 하프 지연 셀(HUDC)이 형성되어 있으므로, 이븐 클럭 ECLK와 오드 클럭 OCLK은 단위 지연 셀에서 지연되는 지연량, 즉 단위 지연량의 절반 만큼의 지연 차이를 가지고 출력된다. 상기 단위 지연 셀은 일반적으로 낸드 게이트의 조합으로 이루어져 있다. As shown, since the half delay cell (HUDC) is formed in the odd path, the even clock ECLK and the odd clock OCLK are output with a delay difference of half the unit delay amount, that is, the unit delay amount. . The unit delay cell generally consists of a combination of NAND gates.

위상 혼합부(30)에서는 이러한 차이를 이용하여 미세 조정(fine tuning)을 하게 된다. 이때 클럭을 조절할 수 있는 정확도는 단위 지연량에 따라 달라진다. The phase mixing unit 30 performs fine tuning using this difference. The accuracy at which the clock can be adjusted depends on the amount of unit delay.

이때 단위 지연량이 적어지면 더 정확하게 지연량을 조절할 수 있다. In this case, when the unit delay amount decreases, the delay amount can be adjusted more accurately.

그러나 더 정확한 지연량의 조절을 위해 단위 지연량을 적게 하면, 지연량의 정확도는 늘어나지만, 프로브 테스트(probe test)나 단품 테스트에서는 저주파 테스트(low tCK, tCK는 클럭 주기이다.)를 해야 하는데, 이렇게 되면 단위 지연 셀을 많이 사용해야 하기 때문에 무작정 단위 지연량을 적게 할 수는 없다. However, reducing the unit delay amount for more precise control of the delay amount increases the accuracy of the delay amount, but requires a low frequency test (low tCK, tCK is the clock cycle) in the probe test or single part test. In this case, the amount of unit delay cells cannot be reduced because the number of unit delay cells is large.

예를 들어 단위 지연량이 400ps일 경우 DLL이 보상해야 하는 딜레이 양이 8ns 라면 20단의 단위 지연 셀이 필요하게 된다. 하지만, DLL의 정확도를 높이기 위해 지연량이 200ps인 단위 지연셀을 사용하게 되면 40단의 단위 지연 셀이 필요하게 된다. 따라서 면적이 2배가 늘어나게 되고 파워 소비도 비례해서 늘어나게 되는 문제점이 있다. For example, if the unit delay amount is 400ps, if the amount of delay that the DLL needs to compensate is 8ns, 20 unit delay cells are required. However, if a unit delay cell having a delay amount of 200 ps is used to increase the accuracy of a DLL, 40 unit delay cells are required. Therefore, there is a problem that the area is doubled and the power consumption increases proportionally.

본 발명은 내부 클럭의 주파수에 따라 단위 지연 셀을 달리 선택하여 고주파 신호에서 지연량을 더욱 정확하게 조절할 수 있는 지연라인을 제공하는 것을 목적으로 한다. An object of the present invention is to provide a delay line that can adjust the amount of delay in a high frequency signal more accurately by selecting different unit delay cells according to the frequency of the internal clock.

본 발명에 따른 반도체 장치의 지연 라인은 고주파 지연부와 저주파 지연부를 구비하고, 입력되는 내부 클럭의 주파수에 따라 상기 고주파 지연부 또는 상기 저주파 지연부 중 어느 하나를 통해 상기 내부 클럭을 지연하여 출력하는 지연부; 및 상기 고주파 지연부를 통해 지연된 신호 또는 상기 저주파 지연부를 통해 지연된 신호 중 어느 하나를 출력하는 출력부;를 포함하는 것을 특징으로 한다. The delay line of the semiconductor device according to the present invention includes a high frequency delay unit and a low frequency delay unit, and delays and outputs the internal clock through either the high frequency delay unit or the low frequency delay unit according to the frequency of the internal clock input. Delay unit; And an output unit for outputting any one of a signal delayed through the high frequency delay unit or a signal delayed through the low frequency delay unit.

상기 지연 라인은 상기 내부 클럭 신호의 고주파 여부를 나타내는 주파수 검출 신호에 응답하여 상기 고주파 지연부 또는 상기 저주파 지연부를 리셋시키는 리셋 신호를 출력하는 지연 제어부를 더 포함하는 것을 특징으로 한다. The delay line may further include a delay controller configured to output a reset signal for resetting the high frequency delay unit or the low frequency delay unit in response to a frequency detection signal indicating whether the internal clock signal is high frequency.

여기서, 상기 리셋 신호는 상기 주파수 검출 신호가 디스에이블될 때 인에이블되는 제 1 리셋신호와 상기 주파수 검출신호가 인에이블될 때 인에이블되는 제 2 리셋신호를 포함할 수 있다. Here, the reset signal may include a first reset signal that is enabled when the frequency detection signal is disabled and a second reset signal that is enabled when the frequency detection signal is enabled.

여기서, 상기 지연부는 상기 주파수 검출신호가 인에이블될 때 상기 고주파 지연부를 통해 상기 지연신호를 출력하고, 상기 주파수 검출신호가 디스에이블될 때 상기 저주파 지연부를 통해 상기 지연신호를 출력할 수 있다. The delay unit may output the delay signal through the high frequency delay unit when the frequency detection signal is enabled, and output the delay signal through the low frequency delay unit when the frequency detection signal is disabled.

여기서, 상기 고주파 지연부는 다수의 제 1 단위 지연 셀이 직렬로 연결된 제 1 지연 경로; 및 상기 지연라인 제어신호에 따라 상기 내부 클럭 신호를 상기 다수의 제 1 단위 지연 셀 중 어느 하나의 경로로 출력하되, 상기 제 1 리셋신호에 의해 리셋되는 제 1 지연경로 선택부;를 포함하는 것이 바람직하다. The high frequency delay unit may include: a first delay path in which a plurality of first unit delay cells are connected in series; And a first delay path selector configured to output the internal clock signal to any one of the plurality of first unit delay cells according to the delay line control signal and to be reset by the first reset signal. desirable.

여기서, 상기 저주파 지연부는 다수의 제 2 단위 지연 셀이 직렬로 연결된 제 2 지연 경로; 및 상기 지연라인 제어신호에 따라 상기 내부 클럭 신호를 상기 다수의 제 2 단위 지연 셀 중 어느 하나의 경로로 출력하되, 상기 제 2 리셋신호에 의해 리셋되는 제 2 지연경로 선택부;를 포함하는 것이 바람직하다. The low frequency delay unit may include: a second delay path in which a plurality of second unit delay cells are connected in series; And a second delay path selector configured to output the internal clock signal to any one of the plurality of second unit delay cells according to the delay line control signal, and to be reset by the second reset signal. desirable.

여기서, 상기 제 2 단위 지연 셀의 지연량이 상기 제 1 단위 지연 셀의 지연량보다 큰 것이 바람직하다. Here, it is preferable that the delay amount of the second unit delay cell is larger than the delay amount of the first unit delay cell.

여기서, 상기 출력부는 상기 주파수 검출신호가 인에이블될 때 상기 고주파 지연부를 통해 지연된 신호를 출력하고, 상기 주파수 검출신호가 디스에이블될 때 상기 저주파 지연부를 통해 지연된 신호를 출력할 수 있다. The output unit may output a delayed signal through the high frequency delay unit when the frequency detection signal is enabled, and output a delayed signal through the low frequency delay unit when the frequency detection signal is disabled.

또한, 본 발명에 따른 지연고정루프 회로는 내부 클럭 신호를 지연하여 출력하고, 상기 지연은 지연라인 제어신호에 응답하여 지연량이 결정되고 주파수 검출 신호에 응답하여 지연경로가 결정되는 지연 라인; 상기 내부 클럭 신호의 클럭 주기를 검출하여 고주파 여부를 나타내는 상기 주파수 검출 신호를 출력하는 주파수 감지부; 상기 지연라인을 통해 지연된 신호를 메모리 내 클럭 신호의 지연 요소들로 모델링하여 외부 클럭과 내부 클럭 간의 시간 차이를 보상하는 피드백 클럭을 출력하는 지연 복제 모델부; 상기 내부 클럭 신호와 피드백 신호를 입력받아 두 신 호의 위상 차이를 검출하는 위상 검출 신호를 출력하는 위상 검출부; 및 상기 위상 검출 신호에 따라 상기 지연라인의 지연 정도를 제어하는 상기 지연라인 제어신호를 출력하는 지연라인 제어부;를 포함하는 것을 특징으로 한다. In addition, the delay lock loop circuit according to the present invention is delayed and outputs the internal clock signal, the delay is delay line is determined in response to the delay line control signal, the delay line is determined in response to the frequency detection signal; A frequency detector for detecting a clock period of the internal clock signal and outputting the frequency detection signal indicating whether a high frequency signal exists; A delay replication model unit which models a delayed signal through the delay line as delay elements of a clock signal in a memory and outputs a feedback clock to compensate for a time difference between an external clock and an internal clock; A phase detector which receives the internal clock signal and a feedback signal and outputs a phase detection signal for detecting a phase difference between the two signals; And a delay line controller configured to output the delay line control signal for controlling the delay level of the delay line according to the phase detection signal.

여기서, 상기 주파수 감지부는 상기 내부 클럭 신호에 동기된 펄스 신호와 기준 클럭을 비교하여 상기 주파수 검출 신호를 출력한다. Here, the frequency detector outputs the frequency detection signal by comparing a reference signal with a pulse signal synchronized with the internal clock signal.

여기서, 상기 주파수 검출 신호는 상기 내부 클럭 신호가 고주파일 때 인에이블되는 것이 바람직하다. Here, the frequency detection signal is preferably enabled when the internal clock signal is a high frequency.

여기서, 상기 지연라인은 고주파 지연부와 저주파 지연부를 구비하고, 상기 내부 클럭의 주파수에 따라 상기 고주파 지연부 또는 상기 저주파 지연부 중 어느 하나를 통해 상기 내부 클럭을 지연하여 출력하는 지연부; 및 상기 고주파 지연부를 통해 지연된 신호 또는 상기 저주파 지연부를 통해 지연된 신호 중 어느 하나를 출력하는 출력부;를 포함할 수 있다. The delay line may include a high frequency delay unit and a low frequency delay unit, and a delay unit configured to delay and output the internal clock through any one of the high frequency delay unit and the low frequency delay unit according to the frequency of the internal clock; And an output unit for outputting any one of a signal delayed through the high frequency delay unit or a signal delayed through the low frequency delay unit.

여기서, 상기 지연라인은 상기 내부 클럭 신호의 고주파 여부를 나타내는 주파수 검출 신호에 응답하여 상기 고주파 지연부 또는 상기 저주파 지연부 리셋시키는 리셋 신호를 출력하는 지연 제어부를 더 포함하는 것이 바람직하다. The delay line may further include a delay controller configured to output a reset signal for resetting the high frequency delay unit or the low frequency delay unit in response to a frequency detection signal indicating whether the internal clock signal is high frequency.

여기서, 상기 리셋 신호는 상기 주파수 검출 신호가 디스레이블될 때 인에이블되는 제 1 리셋신호와 상기 주파수 검출신호가 인에이블될 때 인에이블되는 제 2 리셋신호를 포함할 수 있다. Here, the reset signal may include a first reset signal enabled when the frequency detection signal is disabled and a second reset signal enabled when the frequency detection signal is enabled.

여기서, 상기 지연부는 상기 주파수 검출신호가 인에이블될 때 상기 고주파 지연부를 통해 상기 지연신호를 출력하고, 상기 주파수 검출신호가 디스에이블될 때 상기 저주파 지연부를 통해 상기 지연신호를 출력하는 것이 바람직하다. The delay unit may output the delay signal through the high frequency delay unit when the frequency detection signal is enabled, and output the delay signal through the low frequency delay unit when the frequency detection signal is disabled.

여기서, 상기 고주파 지연부는 다수의 제 1 단위 지연 셀이 직렬로 연결된 제 1 지연 경로; 및 상기 지연라인 제어신호에 따라 상기 내부 클럭 신호를 상기 다수의 제 1 단위 지연 셀 중 어느 하나의 경로로 출력하되, 상기 제 1 리셋신호에 의해 리셋되는 제 1 지연경로 선택부;를 포함할 수 있다. The high frequency delay unit may include: a first delay path in which a plurality of first unit delay cells are connected in series; And a first delay path selector configured to output the internal clock signal to any one of the plurality of first unit delay cells according to the delay line control signal and to be reset by the first reset signal. have.

여기서, 상기 저주파 지연부는 다수의 제 2 단위 지연 셀이 직렬로 연결된 제 지연 경로; 및 상기 지연라인 제어신호에 따라 상기 내부 클럭 신호를 상기 다수의 제 2 단위 지연 셀 중 어느 하나의 경로로 출력하되, 상기 제 2 리셋신호에 의해 리셋되는 제 2 지연경로 선택부;를 포함할 수 있다. The low frequency delay unit may include: a first delay path in which a plurality of second unit delay cells are connected in series; And a second delay path selector configured to output the internal clock signal to any one path of the plurality of second unit delay cells according to the delay line control signal, and to be reset by the second reset signal. have.

상기 제 2 단위 지연 셀의 지연량이 상기 제 1 단위 지연 셀의 지연량보다 큰 것이 바람직하다. Preferably, the delay amount of the second unit delay cell is greater than the delay amount of the first unit delay cell.

상기 출력부는 상기 주파수 검출신호가 인에이블될 때 상기 고주파 지연부를 통해 지연된 신호를 출력하고, 상기 주파수 검출신호가 디스에이블될 때 상기 저주파 지연부를 통해 지연된 신호를 출력하는 것이 바람직하다. The output unit may output a delayed signal through the high frequency delay unit when the frequency detection signal is enabled, and output a delayed signal through the low frequency delay unit when the frequency detection signal is disabled.

본 발명에 의하면, 고주파에서는 단위 지연량이 적은 지연 셀을 통해 지연함으로써 지연량을 보다 정확하게 조절할 수 있다. According to the present invention, the delay amount can be adjusted more accurately by delaying through a delay cell having a smaller unit delay amount at high frequency.

또한, 본 발명에 의하면 저주파에서는 단위 지연량이 큰 지연 셀을 통해 지연함으로써 필요한 단위 지연 셀의 개수를 줄여 전체 면적을 줄일 수 있다. In addition, according to the present invention, in the low frequency, by delaying through a delay cell having a large unit delay amount, the total area can be reduced by reducing the number of required unit delay cells.

또한, 본 발명에 의하면 고주파에서도 안정적으로 동작하는 반도체 장치를 제공할 수 있다. Moreover, according to this invention, the semiconductor device which can operate stably at high frequency can be provided.

본 발명은 클럭 주기에 단위 지연량을 선택하여 지연량을 정확하게 제어할 수 있는 반도체 장치의 지연라인 및 이를 이용한 지연고정루프 회로에 관해 개시한다.The present invention discloses a delay line of a semiconductor device capable of accurately controlling a delay amount by selecting a unit delay amount in a clock cycle and a delay locked loop circuit using the same.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하도록 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention.

도 3은 본 발명에 따른 지연고정루프 회로의 전체 블록도를 도시한 것이다. Figure 3 shows an overall block diagram of a delay locked loop circuit according to the present invention.

도 3을 참조하면, 상기 지연고정루프 회로는 클럭버퍼(100), 지연라인(200), 위상 혼합부(300), 지연복제 모델부(400), 위상 검출부(500), 지연라인 제어부(600), 주파수 감지부(700), 및 출력 드라이버(800)를 포함한다. 3, the delay locked loop circuit includes a clock buffer 100, a delay line 200, a phase mixer 300, a delay replication model unit 400, a phase detector 500, and a delay line controller 600. ), The frequency detector 700, and the output driver 800.

상기 클럭 버퍼(100)는 외부 클럭 ECLK와 반전 외부 클럭 ECLKB를 버퍼링하여 내부 클럭 ICLK를 출력한다. The clock buffer 100 buffers the external clock ECLK and the inverted external clock ECLKB to output the internal clock ICLK.

상기 지연라인(200)은 상기 지연라인 제어부(600)의 지연라인 제어신호 CTRL에 의해 상기 내부클럭 ICLK를 소정 시간 지연하여 출력한다. 이때 지연 신호는 이븐(Even) 지연부와 오드(Odd) 지연부를 통해 이븐 클럭과 오드 클럭으로 나누어져 출력되고, 위상 혼합부(300)에서는 상기 지연 라인(200)의 출력 신호를 입력받아 미세 조정(fine delay)을 수행하여 지연 클럭 ICLKD로 출력한다. 상기 지연라인(200)의 상세 구성은 후술하기로 한다. The delay line 200 delays and outputs the internal clock ICLK by a predetermined time by the delay line control signal CTRL of the delay line controller 600. At this time, the delay signal is divided into an even clock and an odd clock through an even delay unit and an odd delay unit, and the phase mixing unit 300 receives an output signal of the delay line 200 and finely adjusts the delay signal. Perform a fine delay and output to the delay clock ICLKD. The detailed configuration of the delay line 200 will be described later.

상기 지연 복제 모델부(400)는 상기 지연 클럭 ICLKD를 입력받아 외부의 클 럭이 들어와 나갈 때까지의 지연 요소들을 모델링함으로써 외부 클럭과 실제 내부 클럭 간의 시간 차이를 보상하는 피드백 클럭 FBCLK를 출력한다. The delay replication model unit 400 receives the delay clock ICLKD and models the delay elements until an external clock enters and outputs a feedback clock FBCLK that compensates for a time difference between the external clock and the actual internal clock.

상기 위상 검출부(500)는 피드백 클럭 FBCLK와 내부 클럭 신호 ICLK의 위상 차이를 검출하여 위상 검출 신호 PDET를 출력한다. 상기 위상 검출 신호 PDET는 내부 클럭 ICLK와 피드백 클럭 FBCLK의 위상 차에 따라 지연 라인(200)이 패스트(fast), 코오스(course), 및 파인(fine) 모드 중 어느 하나로 동작하도록 제어하는데 이용될 수 있다. The phase detector 500 detects a phase difference between the feedback clock FBCLK and the internal clock signal ICLK and outputs a phase detection signal PDET. The phase detection signal PDET may be used to control the delay line 200 to operate in any of fast, coarse, and fine modes according to the phase difference between the internal clock ICLK and the feedback clock FBCLK. have.

상기 지연라인 제어부(600)는 상기 위상 검출 신호 PDET를 입력받아서, 위상 검출 신호 PDET로써 내부 클럭 ICLK에 대한 지연량을 조절하기 위한 지연라인 제어신호 CTRL를 출력한다. The delay line control unit 600 receives the phase detection signal PDET and outputs a delay line control signal CTRL for adjusting the delay amount of the internal clock ICLK as the phase detection signal PDET.

상기 주파수 감지부(700)는 상기 지연 클럭 ICLKD의 클럭 주기가 기준 클럭보다 빠른지 느린지를 검출하여 입력 클럭이 고주파 인지 여부를 나타내는 주파수 검출 신호 TDET를 출력한다. 상기 주파수 감지부(700)는 상기 지연 클럭 ICLKD를 입력으로 하여 클럭 주기를 판단할 수도 있지만, 내부 클럭 ICLK에 동기된 펄스 신호를 입력으로 하여 클럭 주기를 감지하는 것이 바람직하다. 상기 클럭 주기 감지부(700)는 항상 동작할 필요가 없으므로 클럭 신호 대신 펄스 신호를 이용함으로써 불필요한 전력 소모를 줄일 수 있다. The frequency detector 700 detects whether a clock cycle of the delay clock ICLKD is faster or slower than a reference clock, and outputs a frequency detection signal TDET indicating whether the input clock is a high frequency wave. The frequency detector 700 may determine the clock period by using the delay clock ICLKD as an input, but preferably detects the clock period by inputting a pulse signal synchronized with the internal clock ICLK. Since the clock period detector 700 does not always need to operate, unnecessary clock power consumption may be reduced by using a pulse signal instead of a clock signal.

상기 출력 드라이버(8000)는 상기 지연된 클럭 ICLKD을 입력받아 이를 버퍼링하여 라이징 클럭 RCKDLL과 폴링 클럭 FCKDLL로 출력한다. The output driver 8000 receives the delayed clock ICLKD and buffers the delayed clock ICLKD to output the rising clock RCKDLL and the falling clock FCKDLL.

도 4는 상기 지연라인(200)의 내부 블럭을 나타낸 것이다. 4 shows an internal block of the delay line 200.

도 4를 참조하면, 상기 지연라인(200)은 지연 제어부(220), 지연부(240) 및 출력부(260)을 포함한다. Referring to FIG. 4, the delay line 200 includes a delay controller 220, a delay unit 240, and an output unit 260.

상기 지연 제어부(220)는 상기 주파수 검출 신호 TEDT와 외부에서 인가되는 리셋 신호 RESETB를 입력받아 상기 지연부(220)의 단위 지연셀의 선택을 제어하는 리셋신호 RESET_S, RESET_L을 출력한다. 도 5를 참조하면, 상기 지연 제어부(220)는 상기 주파수 검출 신호 TDET와 상기 리셋 신호 RESETB를 입력으로 하여 리셋 신호 RESET_S를 출력하는 낸드 게이트 ND1과 상기 주파수 검출 신호의 반전신호와 상기 리셋 신호 RESETB를 입력으로 하여 리셋 신호 RESET_L을 출력하는 낸드 게이트 ND2를 포함한다. 그리고 상기 주파수 감지 신호의 위상을 반전하는 인버터 INV1를 포함한다. 상기 리셋 신호 RESETB는 주파수 감지신호 TDET와 무관하게 논리 하이 레벨로 고정되는 것이 바람직하다. 따라서 상기 주파수 검출 신호 TDET가 논리 하이 레벨로 인에이블될 때 즉, 고주파에서 동작하는 경우에는 상기 리셋신호 RESET_L이 하이 레벨로 인에이블되고, 리셋신호 RESET_S는 로우 레벨로 디스에이블된다. 반대로 저주파에서 동작하는 경우에는 리셋신호 RESET_L이 디스에이블되고 리셋신호 RESET_S가 인에이블된다. 상기 리셋신호 RESET_L, RESET_S는 후술되는 고주파 지연부(610) 또는 저주파 지연부(650)를 리셋한다. 즉, 리셋 신호 RESET_S가 인에이블되면 고주파 지연부(610)가 리셋되고, 상기 리셋 신호 RESET_L이 인에이블되면 저주파 지연부(650)가 리셋된다. The delay controller 220 receives the frequency detection signal TEDT and a reset signal RESETB applied from the outside and outputs reset signals RESET_S and RESET_L for controlling selection of a unit delay cell of the delay unit 220. Referring to FIG. 5, the delay control unit 220 inputs the frequency detection signal TDET and the reset signal RESETB to the NAND gate ND1 for outputting the reset signal RESET_S, the inverted signal of the frequency detection signal, and the reset signal RESETB. And a NAND gate ND2 for outputting the reset signal RESET_L as an input. And an inverter INV1 for inverting the phase of the frequency sensing signal. The reset signal RESETB is preferably fixed at a logic high level regardless of the frequency sensing signal TDET. Therefore, when the frequency detection signal TDET is enabled at a logic high level, that is, when operating at a high frequency, the reset signal RESET_L is enabled at a high level, and the reset signal RESET_S is disabled at a low level. In contrast, when operating at a low frequency, the reset signal RESET_L is disabled and the reset signal RESET_S is enabled. The reset signals RESET_L and RESET_S reset the high frequency delay unit 610 or the low frequency delay unit 650 to be described later. That is, the high frequency delay unit 610 is reset when the reset signal RESET_S is enabled, and the low frequency delay unit 650 is reset when the reset signal RESET_L is enabled.

도 6은 상기 지연부(240)의 상세 구성을 도시한 것이다. 6 illustrates a detailed configuration of the delay unit 240.

도 6을 참조하면, 상기 지연부(240)는 지연량이 적은 다수의 쇼트 단위 지연 셀(Short Unit Delay Cell, SUDC)을 포함하는 고주파 지연부(610)와 지연량이 큰 다수의 롱 단위 지연 셀(Long Unit Delay Cell, LUDC)을 포함하는 저주파 지연부(650)를 포함한다. Referring to FIG. 6, the delay unit 240 includes a high frequency delay unit 610 including a plurality of short unit delay cells (SUDC) having a small delay amount and a plurality of long unit delay cells (a large delay amount). And a low frequency delay unit 650 including a long unit delay cell (LUDC).

상기 고주파 지연부(610)는 고주파 지연 경로 선택부(620), 이븐 경로(even path) 지연부(630), 및 오드 경로(odd path) 지연부(640)를 포함한다. 이븐 경로 지연부(630)은 다수의 쇼트 단위 지연 셀(631, 632, 633, 634)이 직렬로 연결되어 있고, 오드 경로 지연부(640)는 다수의 쇼트 단위 지연 셀(631, 632, 633, 634)과 하나의 하프 쇼트 단위 지연 셀(631)을 포함한다. The high frequency delay unit 610 includes a high frequency delay path selector 620, an even path delay unit 630, and an odd path delay unit 640. The even path delay unit 630 has a plurality of short unit delay cells 631, 632, 633, and 634 connected in series, and the odd path delay unit 640 has a plurality of short unit delay cells 631, 632, and 633. 634 and one half short unit delay cell 631.

상기 고주파 지연 경로 선택부(620)는 내부 클럭 신호 ICLK을 입력받아 제어신호 CTRL의 제어에 의해 지연 정도에 따라 상기 이븐 경로 지연부(630)와 오드 지연 경로 지연부(640)의 쇼트 단위 지연 셀 중 어느 하나의 단위 지연 셀 각각으로 내부 클럭 신호 ICLK를 출력하여 지연 경로를 선택한다. 이때 오드 경로 지연부(640)로는 선택된 이븐 경로 지연부(620)와 같거나 하나 작은 지연 경로로 출력된다. 예를 들어, 내부 클럭 신호 ICLK가 이븐 경로 지연부(630)의 쇼트 단위 지연 셀(632)로 입력된다면, 오드 경로 지연부(640)의 경우에는 두 개의 쇼트 단위 지연 셀(631, 632) 중 어느 하나가 선택될 수 있다. 상기 내부 클럭 ICLK는 지연 정도에 따라 상기 다수의 쇼트 단위 지연 셀 중 어느 하나로 입력될 수 있다. 이러한 경로의 선택은 지연라인 제어신호 CTRL에 의해 결정된다. The high frequency delay path selector 620 receives an internal clock signal ICLK and is a short unit delay cell of the even path delay unit 630 and the odd delay path delay unit 640 according to the degree of delay under the control of the control signal CTRL. The delay path is selected by outputting the internal clock signal ICLK to each of the unit delay cells. At this time, the odd path delay unit 640 is output as a delay path equal to or smaller than the selected even path delay unit 620. For example, if the internal clock signal ICLK is input to the short unit delay cell 632 of the even path delay unit 630, in the case of the odd path delay unit 640, of the two short unit delay cells 631 and 632. Either can be selected. The internal clock ICLK may be input to any one of the plurality of short unit delay cells according to the degree of delay. The selection of this path is determined by the delay line control signal CTRL.

이때 고주파가 입력되어 주파수 검출 신호 TDET가 하이 레벨이 되는 경우에는 상기 리셋 신호 RESET_S가 디스에이블되어 고주파 지연부(610)는 정상적으로 동 작하나, 저주파가 입력되어 주파수 검출 신호 TDET가 로우 레벨이 되는 경우에는 상기 리셋 신호 RESET_S가 인에이블되어 고주파 지연부(610)을 리셋 시킨다. 따라서 저주파에서 동작하는 경우에는 상기 쇼트 클럭이 출력되지 않는다. In this case, when the high frequency is input and the frequency detection signal TDET becomes a high level, the reset signal RESET_S is disabled and the high frequency delay unit 610 operates normally. However, when the low frequency is input and the frequency detection signal TDET becomes a low level. The reset signal RESET_S is enabled to reset the high frequency delay unit 610. Therefore, when operating at a low frequency, the short clock is not output.

상기 저주파 지연부(650)도 고주파 지연부와 유사하게 저주파 지연 경로 선택부(660), 이븐 경로(even path) 지연부(670), 및 오드 경로(odd path) 지연부(680)를 포함한다. 주파수 검출 신호 TDET가 하이 레벨이 되는 경우에는 상기 리셋 신호 RESET_L이 인에이블되어 저주파 지연부(650)는 디스에이블되고, 주파수 검출 신호 TDET가 로우 레벨이 되는 경우에는 상기 리셋 신호 RESET_L이 디스에이블되어 저주파 지연부(650)가 정상적을 동작한다. The low frequency delay unit 650 also includes a low frequency delay path selector 660, an even path delay unit 670, and an odd path delay unit 680 similar to the high frequency delay unit. . When the frequency detection signal TDET becomes high, the reset signal RESET_L is enabled and the low frequency delay unit 650 is disabled. When the frequency detection signal TDET becomes low, the reset signal RESET_L is disabled and low frequency. The delay unit 650 operates normally.

즉, 주파수 감지부(700)가 고주파를 감지하는 경우에는 고주파 지연부(610)를 통해 쇼트 이븐 클럭 ECLK_S와 쇼트 오드 클럭 OCLK_S가 출력되고 저주파를 감지하는 경우에는 저주파 지연부(650)을 통해 롱 이븐 클럭 ECLK_L과 롱 오드 클럭 OCLK_L이 출력된다. That is, when the frequency detecting unit 700 detects a high frequency, the short even clock ECLK_S and the short odd clock OCLK_S are output through the high frequency delay unit 610, and when the low frequency detects the low frequency, the long frequency delay unit 650 receives the long frequency delay unit 650. Even clock ECLK_L and long odd clock OCLK_L are output.

상기 지연부(240)에서 출력된 쇼트 클럭들 ECLK_S, OCLK_S과 롱 클럭들 ECLK_L, OCLK_L은 출력부(260)에서 쇼트 클럭들과 롱 클럭들 중 각각 하나씩 선택되어 이븐 클럭 ECLK와 오드 클럭 OCLK로 출력된다. The short clocks ECLK_S, OCLK_S and the long clocks ECLK_L and OCLK_L output from the delay unit 240 are respectively selected from the short clocks and the long clocks by the output unit 260 to output the even clock ECLK and the odd clock OCLK. do.

도 7을 참조하면, 상기 출력부(260)는 상기 이븐 클럭들 ECLK_S, ECLK_L을 입력받아 어느 하나를 선택하여 이븐 클럭 ECLK로 출력하는 이븐 클럭 출력부(262), 상기 오드 클럭들 OCLK_S, OCLK_L을 입력받아 어느 하나를 선택하여 오드 클럭 OCLK로 출력하는 오드 클럭 출력부(264), 및 상기 클럭 출력부(262, 264)를 제어하기 위해 주파수 검출 신호 TDET를 입력으로 하는 인버터 INV2를 포함한다. Referring to FIG. 7, the output unit 260 receives the even clocks ECLK_S and ECLK_L, selects one of the even clock outputs 262 and outputs the even clock ECLK, and the odd clocks OCLK_S and OCLK_L. An odd clock output unit 264 that receives one of the input signals and outputs the odd clock OCLK, and an inverter INV2 having a frequency detection signal TDET as an input for controlling the clock output units 262 and 264.

상기 이븐 클럭 출력부(262)는 주파수 검출 신호 TDET가 하이 레벨일 때 상기 쇼트 이븐 클럭 ECLK_S를 출력하는 전달 게이트 TG1과 주파수 검출 신호 TDET가 로우 레벨일 때 상기 롱 이븐 클럭 ECLK_L을 출력하는 전달 게이트 TG2를 포함한다. The even clock output unit 262 transmits the transfer gate TG1 that outputs the short even clock ECLK_S when the frequency detection signal TDET is at a high level, and the transfer gate TG2 that outputs the long even clock ECLK_L when the frequency detection signal TDET is at a low level. It includes.

상기 오드 클럭 출력부(264)는 주파수 검출 신호 TDET가 하이 레벨일 때 상기 쇼트 오드 클럭 OCLK_S를 출력하는 전달 게이트 TG3과 주파수 검출 신호 TDET가 로우 레벨일 때 상기 롱 오드 클럭 OCLK_L을 출력하는 전달 게이트 TG4를 포함한다. The odd clock output unit 264 transmits a gate TG3 that outputs the short odd clock OCLK_S when the frequency detection signal TDET is at a high level, and a transfer gate TG4 that outputs the long odd clock OCLK_L when the frequency detection signal TDET is at a low level. It includes.

상기와 같은 구성에 의해 고주파일 경우에는 고주파 지연부(610)를 통해 지연된 클럭이 출력되고 저주파일 경우에는 저주파 지연부(650)를 통해 지연된 클럭이 출력된다. In the case of the high frequency, the delayed clock is output through the high frequency delay unit 610 in the case of the high frequency, and the delayed clock is output through the low frequency delay unit 650 in the case of the low frequency file.

상기 출력부(260)를 통해 출력된 이븐 클럭 ECLK와 오드 클럭 OCLK는 위상 혼합부(300)에서 미세 조정을 거쳐 지연 클럭 ICLKD으로 출력된다. The even clock ECLK and the odd clock OCLK output through the output unit 260 are finely adjusted by the phase mixer 300 and output to the delay clock ICLKD.

고주파에서 동작하는 DDR3와 같은 DRAM에 지연량이 다른 단위 지연 셀을 사용하게 되면 일반적인 동작에서는 지연량이 적은 단위 지연 셀을 사용하여 지연량을 조절함으로써 지연량의 정확도를 높일 수 있다. 그리고 프로브 테스트나 단품 테스트와 같이 저주파 테스트를 하는 경우에는 지연량이 큰 단위 지연 셀을 사용함으로써 단위 지연 셀이 불필요하게 많이 사용되는 것을 방지할 수 있다. When using a unit delay cell having a different delay amount for a DRAM such as DDR3 operating at a high frequency, the delay amount may be adjusted by using a unit delay cell having a small delay amount in order to increase the accuracy of the delay amount. In a low frequency test such as a probe test or a single part test, a unit delay cell having a large delay amount can be used to prevent an unnecessary use of a unit delay cell.

도 1은 종래 기술에 따른 지연고정루프 회로의 블럭도1 is a block diagram of a delay locked loop circuit according to the related art.

도 2는 도 1의 지연라인(20)의 내부 블럭도2 is an internal block diagram of the delay line 20 of FIG.

도 3은 본 발명에 따른 지연고정루프 회로의 블럭도3 is a block diagram of a delay locked loop circuit according to the present invention.

도 4는 도 3의 지연라인(200)의 내부 블럭도4 is an internal block diagram of the delay line 200 of FIG.

도 5는 도 3의 지연제어부(220)의 상세 회로도5 is a detailed circuit diagram of the delay controller 220 of FIG. 3.

도 6은 도 3의 지연부(240)의 상세 회로도FIG. 6 is a detailed circuit diagram of the delay unit 240 of FIG. 3.

도 7은 도 3의 출력부(260)의 상세 회로도7 is a detailed circuit diagram of the output unit 260 of FIG. 3.

Claims (19)

복수개의 제 1 단위 지연 셀을 포함하는 고주파 지연부와 복수개의 제 2 단위 지연 셀을 포함하는 저주파 지연부를 구비하고, 입력되는 내부 클럭 신호의 주파수에 따라 상기 고주파 지연부 또는 상기 저주파 지연부 중 어느 하나를 통해 상기 내부 클럭을 지연하여 출력하되 지연라인 제어신호에 따라 상기 복수개의 제 1 단위 지연 셀 중 하나 또는 상기 복수개의 제 2 단위 지연 셀 중 하나의 경로로 상기 내부 클럭을 출력하는 지연부; 및 A high frequency delay unit including a plurality of first unit delay cells and a low frequency delay unit including a plurality of second unit delay cells, and the high frequency delay unit or the low frequency delay unit according to the frequency of the input internal clock signal. A delay unit configured to delay and output the internal clock through one, but output the internal clock through one of the plurality of first unit delay cells or one of the plurality of second unit delay cells according to a delay line control signal; And 상기 고주파 지연부를 통해 지연된 신호 또는 상기 저주파 지연부를 통해 지연된 신호 중 어느 하나를 출력하는 출력부;를 포함하는 것을 특징으로 하는 반도체 장치의 지연 라인.And an output unit configured to output one of a signal delayed through the high frequency delay unit and a signal delayed through the low frequency delay unit. 제 1항에 있어서, The method of claim 1, 상기 내부 클럭 신호의 고주파 여부를 나타내는 주파수 검출 신호에 응답하여 상기 고주파 지연부 또는 상기 저주파 지연부를 리셋시키는 리셋 신호를 출력하는 지연 제어부를 더 포함하는 것을 특징으로 하는 반도체 장치의 지연 라인.And a delay controller for outputting a reset signal for resetting the high frequency delay unit or the low frequency delay unit in response to a frequency detection signal indicating whether the internal clock signal is high frequency. 제 2항에 있어서, 3. The method of claim 2, 상기 리셋 신호는 상기 주파수 검출 신호가 디스에이블될 때 인에이블되는 제 1 리셋신호와 상기 주파수 검출신호가 인에이블될 때 인에이블되는 제 2 리셋신호를 포함하는 반도체 장치의 지연 라인.And the reset signal includes a first reset signal enabled when the frequency detection signal is disabled and a second reset signal enabled when the frequency detection signal is enabled. 제 2항에 있어서, 3. The method of claim 2, 상기 지연부는 상기 주파수 검출신호가 인에이블될 때 상기 고주파 지연부를 통해 상기 지연된 신호를 출력하고, 상기 주파수 검출신호가 디스에이블될 때 상기 저주파 지연부를 통해 상기 지연된 신호를 출력하는 반도체 장치의 지연 라인.And the delay unit outputs the delayed signal through the high frequency delay unit when the frequency detection signal is enabled, and outputs the delayed signal through the low frequency delay unit when the frequency detection signal is disabled. 제 3항에 있어서, The method of claim 3, wherein 상기 고주파 지연부는 상기 복수개의 제 1 단위 지연 셀이 직렬로 연결된 제 1 지연 경로; 및The high frequency delay unit may include a first delay path in which the plurality of first unit delay cells are connected in series; And 상기 지연라인 제어신호에 따라 상기 내부 클럭 신호를 상기 복수개의 제 1 단위 지연 셀 중 어느 하나의 경로로 출력하되, 상기 제 1 리셋신호에 의해 리셋되는 제 1 지연경로 선택부;를 포함하는 반도체 장치의 지연 라인.A first delay path selector configured to output the internal clock signal to any one of the plurality of first unit delay cells according to the delay line control signal, and to be reset by the first reset signal; Delay line. 제 3항에 있어서, The method of claim 3, wherein 상기 저주파 지연부는 상기 복수개의 제 2 단위 지연 셀이 직렬로 연결된 제 2 지연 경로; 및The low frequency delay unit may include a second delay path in which the plurality of second unit delay cells are connected in series; And 상기 지연라인 제어신호에 따라 상기 내부 클럭 신호를 상기 복수개의 제 2 단위 지연 셀 중 어느 하나의 경로로 출력하되, 상기 제 2 리셋신호에 의해 리셋되는 제 2 지연경로 선택부;를 포함하는 반도체 장치의 지연 라인.A second delay path selector configured to output the internal clock signal to any one of the plurality of second unit delay cells according to the delay line control signal and to be reset by the second reset signal; Delay line. 제 5항 또는 제 6항에 있어서, The method according to claim 5 or 6, 상기 제 2 단위 지연 셀의 지연량이 상기 제 1 단위 지연 셀의 지연량보다 큰 반도체 장치의 지연 라인.And a delay line of the second unit delay cell is greater than a delay amount of the first unit delay cell. 제 2항에 있어서, 3. The method of claim 2, 상기 출력부는 상기 주파수 검출신호가 인에이블될 때 상기 고주파 지연부를 통해 지연된 신호를 출력하고, 상기 주파수 검출신호가 디스에이블될 때 상기 저주파 지연부를 통해 지연된 신호를 출력하는 반도체 장치의 지연 라인. And the output unit outputs a delayed signal through the high frequency delay unit when the frequency detection signal is enabled, and outputs a delayed signal through the low frequency delay unit when the frequency detection signal is disabled. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100321755B1 (en) 1999-12-24 2002-02-02 박종섭 Delay Locked Loop having a fast locking time
KR100378203B1 (en) * 2000-09-05 2003-03-29 삼성전자주식회사 Delay Locked Loop circuit reducing load of variable delay unit at high frequency operation and locking external clock stably
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KR20050102763A (en) * 2004-04-22 2005-10-27 삼성전자주식회사 Duty cycle correction circuit having a delay locked loop correcting automatically operation frequency range according to input signal and method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100321755B1 (en) 1999-12-24 2002-02-02 박종섭 Delay Locked Loop having a fast locking time
KR100378203B1 (en) * 2000-09-05 2003-03-29 삼성전자주식회사 Delay Locked Loop circuit reducing load of variable delay unit at high frequency operation and locking external clock stably
KR100505657B1 (en) 2002-12-10 2005-08-03 삼성전자주식회사 Delay time compensation circuit with delay cells having various unit delay time
KR20050102763A (en) * 2004-04-22 2005-10-27 삼성전자주식회사 Duty cycle correction circuit having a delay locked loop correcting automatically operation frequency range according to input signal and method thereof

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