KR100808794B1 - Method for fabricating semiconductor device - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 비아홀 부분에서의 배선 저항을 감소시키기 위하여, 비아홀에 비아를 형성하기 전에 비아홀의 하부에 활성화 에너지가 큰 베리어 금속층을 형성한다. 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판 위에 제1 배선을 형성하는 제1 단계, 제1 배선을 덮는 절연막을 형성하는 제2 단계, 절연막에 제1 배선을 드러내는 비아홀을 형성하는 제3 단계, 비아홀 및 절연막 상에 제1 베리어 금속층 및 비아홀을 덮는 제2 베리어 금속층을 연속 증착하는 제4 단계, 제1 및 제2 베리어 금속층을 절연막이 드러날때까지 제거하여 제1 및 제2 베리어 금속층을 비아홀에 잔류시키는 제5 단계, 비아홀에 잔류된 제1 및 제2 베리어 금속층의 상부를 제거하여, 비아홀의 하부에 제1 및 제2 베리어 금속층을 잔류시키는 제6 단계, 비아홀의 하부에 잔류된 제1 및 제2 베리어 금속층 및 비아홀을 포함하는 기판 상에 제3 베리어 금속층 및 비아홀을 덮는 비아용 금속층을 연속 증착하는 제7 단계, 제3 베리어 금속층 및 비아용 금속층을 절연막이 드러날때까지 제거하는 제8 단계, 절연막 상에 비아용 금속층에 접촉하는 제2 배선을 형성하는 제9 단계를 포함한다.  BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device. In order to reduce wiring resistance in a via hole, a barrier metal layer having a large activation energy is formed below the via hole before the via is formed in the via hole. A method for manufacturing a semiconductor device according to the present invention includes a first step of forming a first wiring on a semiconductor substrate, a second step of forming an insulating film covering the first wiring, and a third step of forming a via hole exposing the first wiring in the insulating film. Step 4, continuously depositing the first barrier metal layer and the second barrier metal layer covering the via hole on the via hole and the insulating layer, and removing the first and second barrier metal layers until the insulating layer is exposed, thereby removing the first and second barrier metal layers. A fifth step of remaining in the via hole, a sixth step of removing the upper part of the first and second barrier metal layers remaining in the via hole, and leaving the first and second barrier metal layers in the lower part of the via hole; A seventh step of continuously depositing the third barrier metal layer and the via metal layer covering the via hole on the substrate including the first and second barrier metal layers and the via hole, the third barrier metal layer and the gold for the via An eighth step of removing the layer until reveal the insulating film, and a ninth step of forming a second wiring which contacts the metal layer via the insulating film.

비아홀, 업-익스트루젼(UP-EXTRUSION), 배선 저항 Via Hole, UP-EXTRUSION, Wiring Resistance

Description

반도체 소자의 제조 방법 {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}Manufacturing Method of Semiconductor Device {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}

도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조에 있어서, 배선을 형성하기 위한 공정도이다. 1A to 1F are process drawings for forming wirings in the manufacture of a semiconductor device according to an embodiment of the present invention.

본 발명은 반도체 소자의 제조 방법에 관한 것으로 특히, 집적 반도체 소자에 있어서, 다층 배선의 형성 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a multilayer wiring in an integrated semiconductor device.

반도체 소자가 점차 고집적화, 다층화됨에 따라 중요한 기술의 하나로 다층 배선 기술이 등장하게 되었는데, 이와 같은 다층 배선 기술은 금속 배선층과 절연막층을 회로 소자가 형성된 반도체 기판 상부에 교대로 형성되며, 절연막에 의해 분리된 금속 배선층 사이를 비아를 통해 전기적으로 접속함으로써 회로 동작이 이루어지도록 하는 것이다. As semiconductor devices have been increasingly integrated and multilayered, multilayer wiring has emerged as one of the important technologies. The multilayer wiring technology alternately forms a metal wiring layer and an insulating film layer on the semiconductor substrate on which the circuit elements are formed, and is separated by an insulating film. The circuit operation is performed by electrically connecting the interconnected metal wiring layers through vias.

그리고, 반도체 소자에서 다층 배선 기술을 적용함으로써, 교차 배선이 가능하게 되어 반도체 소자의 회로 설계에 있어서의 자유도와 집적도를 향상시킬 수 있으며, 또한, 배선 길이를 단축할 수 있어 배선이 수반하는 속도의 지연 시간을 짧게 함으로써 반도체 소자의 동작 속도를 향상시킬 수 있다. 또한, 반도체 소자의 미세화에 따라 금속 배선층의 선폭이 점차적으로 작아지고 있다. In addition, by applying the multi-layered wiring technology in the semiconductor device, cross wiring is possible, which improves the degree of freedom and integration degree in the circuit design of the semiconductor device, and also reduces the length of the wiring so that the speed of the wiring can be increased. By shortening the delay time, the operation speed of the semiconductor device can be improved. In addition, the line width of the metal wiring layer is gradually decreasing with the miniaturization of semiconductor elements.

반도체 소자의 다층 배선을 형성하는 종래 기술 중의 하나는 하부 배선을 덮는 절연막에 하부 배선을 드러내는 비아홀을 형성한 후, 이 비아홀에 하부 배선에 접촉하는 상부 배선을 증착하고 평탄화하는 것이다. One conventional technique for forming a multilayer wiring of a semiconductor device is to form a via hole exposing the lower wiring in an insulating film covering the lower wiring, and then deposit and planarize the upper wiring in contact with the lower wiring in the via hole.

그런데, 이와 같은 반도체 소자의 제조에 있어서, 절연막에 비아홀을 형성한 후에 금속 배선용 금속층을 증착할 때, 증착 온도에 기인하여 비아홀의 하부에 있는 알루미늄 배선이 비아홀의 상부 부분으로 치고 올라오는 업-익스트루젼(UP-EXTRUSION)이 일어난다. 이 경우, 궁극적으로 비아홀 부분에서의 금속 배선의 저항이 증가하는데, 심할 경우에는 비아홀 부분에서 배선간 전류의 정상적인 흐름이 불가능하게 된다. By the way, in the manufacture of such a semiconductor device, when depositing a metal layer for metal wiring after forming a via hole in an insulating film, the aluminum wiring at the bottom of the via hole due to the deposition temperature hits the upper portion of the via hole due to the deposition temperature. UP-EXTRUSION occurs. In this case, ultimately, the resistance of the metal wiring in the via hole portion increases, and in severe cases, the normal flow of the inter-wire current in the via hole portion is impossible.

본 발명은 반도체 소자에 있어서, 비아홀 부분에서의 배선 저항을 감소시키고자 한다. The present invention is to reduce the wiring resistance in the via hole portion in the semiconductor device.

본 발명은 이러한 기술적 과제를 해결하기 위하여, 비아홀에 비아를 형성하기 전에 비아홀의 하부에 활성화 에너지가 큰 베리어 금속층을 형성한다. In order to solve the technical problem, the present invention forms a barrier metal layer having a large activation energy in the lower portion of the via hole before forming the via in the via hole.

구체적으로 본 발명에 따른 반도체 소자의 제조 방법은, 반도체 기판 위에 제1 배선을 형성하는 제1 단계, 제1 배선을 덮는 절연막을 형성하는 제2 단계, 절연막에 제1 배선을 드러내는 비아홀을 형성하는 제3 단계, 비아홀 및 절연막 상에 제1 베리어 금속층 및 비아홀을 덮는 제2 베리어 금속층을 연속 증착하는 제4 단 계, 제1 및 제2 베리어 금속층을 절연막이 드러날때까지 제거하여 제1 및 제2 베리어 금속층을 비아홀에 잔류시키는 제5 단계, 비아홀에 잔류된 제1 및 제2 베리어 금속층의 상부를 제거하여, 비아홀의 하부에 제1 및 제2 베리어 금속층을 잔류시키는 제6 단계, 비아홀의 하부에 잔류된 제1 및 제2 베리어 금속층 및 비아홀을 포함하는 기판 상에 제3 베리어 금속층 및 비아홀을 덮는 비아용 금속층을 연속 증착하는 제7 단계, 제3 베리어 금속층 및 비아용 금속층을 절연막이 드러날때까지 제거하는 제8 단계, 절연막 상에 비아용 금속층에 접촉하는 제2 배선을 형성하는 제9 단계를 포함한다. 여기서, 제1, 제2 및 제3 베리어 금속층은 고융점 금속 물질로 형성할 수 있다. Specifically, the method for manufacturing a semiconductor device according to the present invention includes a first step of forming a first wiring on a semiconductor substrate, a second step of forming an insulating film covering the first wiring, and forming a via hole exposing the first wiring in the insulating film. In the third step, the fourth and second barrier metal layers for continuously depositing the first barrier metal layer and the second barrier metal layer covering the via holes on the via holes and the insulating film are removed until the insulating film is exposed to remove the first and second barrier metal layers. A fifth step of leaving the barrier metal layer in the via hole; a sixth step of removing the upper part of the first and second barrier metal layers remaining in the via hole, and leaving the first and second barrier metal layers in the lower part of the via hole; A seventh step of sequentially depositing a third barrier metal layer and a via metal layer covering the via hole on the substrate including the remaining first and second barrier metal layers and via holes; An eighth step of removing the metal layer until the via for reveal the insulating film, and a ninth step of forming a second wiring which contacts the metal layer via the insulating film. Here, the first, second and third barrier metal layer may be formed of a high melting point metal material.

이 때, 제6 단계에서, 비아홀의 하부에 잔류된 제1 및 제2 베리어 금속층의 높이는 비아홀 높이의 15∼50%가 될 수 있으며, 제4 단계 이후에 열처리를 진행하는 단계를 더 포함할 수 있다. 또한, 제4 단계에서, 제1 베리어 금속층은 500∼1500Å의 두께로 증착하고, 제2 베리어 금속층은 1500∼3500Å의 두께로 증착할 수 있다. 또한, 제6 단계에서, 제1 및 제2 베리어 금속층의 제거는 건식 식각법으로 진행할 수 있다. 또한, 제1베리어 금속층을 증착하기 전에 불활성 기체를 이용하여 플라즈마 상태에서 절연막을 20Å 이상 제거할 수 있다. At this time, in the sixth step, the height of the first and second barrier metal layers remaining in the lower portion of the via hole may be 15 to 50% of the height of the via hole, and may further include a heat treatment after the fourth step. have. In addition, in the fourth step, the first barrier metal layer may be deposited to a thickness of 500 to 1500 kPa, and the second barrier metal layer may be deposited to a thickness of 1500 to 3500 kPa. In addition, in the sixth step, the removal of the first and second barrier metal layers may proceed by dry etching. In addition, before depositing the first barrier metal layer, the insulating film may be removed by 20 in. Or more in a plasma state using an inert gas.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자에서의 배선을 형성하기 위한 공정도이다. 1A to 1F are process diagrams for forming wiring in a semiconductor device according to an embodiment of the present invention.

우선, 도 1a에 도시한 바와 같이, 반도체 기판(10) 위에 알루미늄 또는 알루 미늄 합금, 구리 또는 구리 합금으로 이루어진 하부 금속 배선(20)을 형성한다. 여기서, 반도체 기판(10)과 하부 금속 배선(20) 사이에 트랜지스터 등과 같은 반도체 소자를 형성할 수 있다. First, as shown in FIG. 1A, the lower metal wiring 20 made of aluminum or aluminum alloy, copper or copper alloy is formed on the semiconductor substrate 10. Here, a semiconductor device such as a transistor may be formed between the semiconductor substrate 10 and the lower metal wiring 20.

이어, 하부 금속 배선(20) 상부에 산화막 등의 층간 절연막(32)을 증착한 후, 사진 식각 공정으로 패터닝하여 층간 절연막(32)에 하부 금속 배선(20)을 드러내는 비아홀(H)을 형성한다. Subsequently, an interlayer insulating film 32 such as an oxide film is deposited on the lower metal wiring 20, and then patterned by a photolithography process to form a via hole H exposing the lower metal wiring 20 in the interlayer insulating film 32. .

이어, 비아홀(H)이 형성된 층간 절연막(32)을 포함하는 기판 전면에 제1 베리어 금속층(40)을 증착한 후, 연속하여 제2 베리어 금속층(50)을 증착한다. 이 때, 제1 베리어 금속층(40)은 층간 절연막(32) 및 비아홀(H)을 따라 얇게 증착하고, 제2 베리어 금속층(50)은 비아홀(H)을 완전히 채우도록 기판 전면에 두텁게 증착한다. Subsequently, the first barrier metal layer 40 is deposited on the entire surface of the substrate including the interlayer insulating layer 32 having the via hole H, and the second barrier metal layer 50 is subsequently deposited. At this time, the first barrier metal layer 40 is thinly deposited along the interlayer insulating layer 32 and the via hole H, and the second barrier metal layer 50 is thickly deposited on the entire surface of the substrate to completely fill the via hole H.

여기서, 제1 및 제2 베리어 금속층(40, 50)은 Ti, Ta, Co, TiN, TaN 등과 같이 활성화 에너지가 높고 내구성이 우수한 고융점 금속 물질로 형성하는 것이 바람직하다. 또한, 제1 및 제2 베리어 금속층(40, 50)은 200∼450℃의 온도에서 증착할 수 있다. 또한, 제1 베리어 금속층(40)은 500∼1500Å의 두께로 증착하고, 제2 베리어 금속층(50)은 1500∼3500Å의 두께로 증착할 수 있다. Here, the first and second barrier metal layers 40 and 50 may be formed of a high melting point metal material having high activation energy and excellent durability, such as Ti, Ta, Co, TiN, TaN, and the like. In addition, the first and second barrier metal layers 40 and 50 may be deposited at a temperature of 200 to 450 ° C. In addition, the first barrier metal layer 40 may be deposited to a thickness of 500 to 1500 kPa, and the second barrier metal layer 50 may be deposited to a thickness of 1500 to 3500 kPa.

여기서, 제2 베리어 금속층(50)을 증착한 후, 베리어 금속층의 열적 안정성을 위하여 200∼450℃의 범위에서 열처리를 진행하는 것이 바람직하다. Here, after depositing the second barrier metal layer 50, it is preferable to perform a heat treatment in the range of 200 ~ 450 ℃ for thermal stability of the barrier metal layer.

또한, 제1베리어 금속층(40)을 증착하기 전에 불활성 기체를 이용하여 플라즈마 상태에서 산화막 등의 층간 절연막(32)을 20Å 이상 제거할 수 있다. In addition, before depositing the first barrier metal layer 40, an interlayer insulating film 32 such as an oxide film or the like may be removed by using an inert gas in a plasma state.                     

다음, 도 1b에 도시한 바와 같이, 화학 기계적 연마법 또는 에치백에 의하여 제2 베리어 금속층(50)과 제1 베리어 금속층(40)을 층간 절연막(32)이 드러날때까지 제거한다. 이 과정에서, 제1 베리어 금속층(40)과 제2 베리어 금속층(50)은 층간 절연막(32)에 형성된 비아홀(H)에 잔류한다. Next, as shown in FIG. 1B, the second barrier metal layer 50 and the first barrier metal layer 40 are removed by chemical mechanical polishing or etch back until the interlayer insulating film 32 is exposed. In this process, the first barrier metal layer 40 and the second barrier metal layer 50 remain in the via hole H formed in the interlayer insulating layer 32.

다음, 도 1c에 도시한 바와 같이, 건식 식각법에 의하여 비아홀(H) 내에 잔류하고 있는 제1 및 제2 베리어 금속층(40, 50)의 상부를 제거한다. 이 때, 비아홀(H)에 잔류된 제1 및 제2 베리어 금속층(40, 50)의 높이는 비아홀(H) 높이의 15∼50%가 되도록 하는 것이 바람직하다. Next, as shown in FIG. 1C, upper portions of the first and second barrier metal layers 40 and 50 remaining in the via hole H are removed by a dry etching method. In this case, the heights of the first and second barrier metal layers 40 and 50 remaining in the via hole H may be 15 to 50% of the height of the via hole H.

제1 및 제2 베리어 금속층(40, 50)의 건식 식각에는 BCl3, Cl2 등의 Cl기를 포함하는 가스를 식각용 가스로 사용할 수 있다. 이 경우, 식각 가스가 층간 절연막(32)을 식각할 수 있지만, 제1 및 제2 베리어 금속층(40, 50)과의 식각률 차이가 크므로 문제가 되지 않는다. 이 때, 식각 조건을 제1 및 제2 베리어 금속층(40, 50)에서의 식각률이 층간 절연막(32)에서의 식각률의 5배 이상이 되도록 설정하는 것이 유리하다. In the dry etching of the first and second barrier metal layers 40 and 50, a gas including Cl groups such as BCl 3 and Cl 2 may be used as an etching gas. In this case, although the etching gas may etch the interlayer insulating film 32, the difference in etching rate with the first and second barrier metal layers 40 and 50 is not a problem. At this time, it is advantageous to set the etching conditions such that the etching rates in the first and second barrier metal layers 40 and 50 are at least five times the etching rates in the interlayer insulating film 32.

다음, 도 1d에 도시한 바와 같이, 비아홀(H)의 하부에 잔류된 제1 및 제2 베리어 금속층(40, 50)을 포함하는 기판의 노출된 전면에 제3 베리어 금속층(60) 및 비아용 금속층(70)을 연속 증착한다. Next, as shown in FIG. 1D, for the third barrier metal layer 60 and the via on the exposed front surface of the substrate including the first and second barrier metal layers 40 and 50 remaining under the via hole H. The metal layer 70 is continuously deposited.

이 때, 제3 베리어 금속층(60)을 비아홀(H)의 하부에 잔류된 제1 및 제2 베리어 금속층(40, 50) 및 층간 절연막(32)을 따라 얇게 증착한 후, 비아용 금속층(70)을 비아홀(H)을 완전히 채울 수 있도록 두텁게 증착한다. In this case, the third barrier metal layer 60 is thinly deposited along the first and second barrier metal layers 40 and 50 and the interlayer insulating layer 32 remaining under the via hole H, and then the via metal layer 70 is formed. ) Is deposited to fill the via hole (H) completely.

여기서, 제3 베리어 금속층(60)은 Ti, Ta, Co, TiN, TaN 등과 같이 활성화 에너지가 높고 내구성이 우수한 고융점 금속 물질로 형성할 수 있다. 또한, 비아용 금속층(70)은 구리 또는 구리 합금, 알루미늄 또는 알루미늄 합금, 텅스텐 또는 텅스텐 합금과 같은 통상의 배선용 금속 물질로 형성할 수 있다. Here, the third barrier metal layer 60 may be formed of a high melting point metal material having high activation energy and excellent durability, such as Ti, Ta, Co, TiN, TaN, and the like. In addition, the via metal layer 70 may be formed of a conventional wiring metal material such as copper or a copper alloy, aluminum or an aluminum alloy, tungsten or a tungsten alloy.

다음, 도 1e에 도시한 바와 같이, 화학 기계적 연마법 또는 에치백에 의하여 제3 베리어 금속층(60)과 비아용 금속층(70)을 층간 절연막(32)을 드러날때까지 제거한다. 이 과정에서, 제3 베리어 금속층(60)이 비아홀(H)의 상부에 제1 및 제2 베리어 금속층(40, 50)의 상단면 및 비아홀(H)의 측면을 따라 위치하고, 비아용 금속층(70)은 비아홀(H)의 상부를 채우는 비아(72)가 된다. Next, as shown in FIG. 1E, the third barrier metal layer 60 and the via metal layer 70 are removed by chemical mechanical polishing or etch back until the interlayer insulating film 32 is exposed. In this process, the third barrier metal layer 60 is positioned along the top surfaces of the first and second barrier metal layers 40 and 50 and the side surfaces of the via holes H on the via holes H, and the via metal layer 70 is formed. ) Becomes the via 72 filling the upper portion of the via hole H.

다음, 도 1f에 도시한 바와 같이, 비아(72) 및 층간 절연막(32)을 포함하는 기판 전면에 배선용 금속층을 증착한 후, 사진 식각 공정으로 이 배선용 금속층을 사진 식각 공정으로 패터닝하여 비아(72)에 접촉하는 상부 금속 배선(82)을 형성한다. 이 때, 상부 금속 배선(82)은 비아(72), 제1, 제2 및 제3 베리어 금속층(60, 50, 40)을 통하여 하부 금속 배선(20)과 전기적으로 연결된다. Next, as shown in FIG. 1F, a metal layer for wiring is deposited on the entire surface of the substrate including the via 72 and the interlayer insulating layer 32, and then the metal layer for wiring is patterned by a photolithography process using a photolithography process. Top metal wiring 82 is formed. In this case, the upper metal wiring 82 is electrically connected to the lower metal wiring 20 through the via 72, the first, second, and third barrier metal layers 60, 50, and 40.

이러한 구조를 가지는 반도체 소자에서는, 비아홀 형성시에 고융점 금속 물질로 이루어진 베리어 금속층의 상당 부분이 비아홀 하부에 위치하여 하부 금속 배선(20)을 덮고 있기 때문에, 후속 공정에서 고온 작업을 진행하여도 하부 금속 배선(20)을 이루는 금속 물질의 업-익스투루젼(UP-EXTRUSION)의 발생을 저지할 수 있다. In the semiconductor device having such a structure, since a substantial portion of the barrier metal layer made of a high melting point metal material is formed under the via hole to cover the lower metal wiring 20 at the time of forming the via hole, the lower portion of the semiconductor device may be processed even at a high temperature in a subsequent process. The generation of UP-EXTRUSION of the metal material constituting the metal wiring 20 can be prevented.

본 발명은 비아홀에서의 하부 금속 배선의 업-익스투루젼(UP-EXTRUSION)의 발생 가능성을 막음으로써, 비아홀에서 접촉하는 두 배선 사이의 배선 저항을 감소시킬 수 있다. The present invention can reduce the wiring resistance between two wires in contact with the via hole by preventing the possibility of UP-EXTRUSION of the lower metal wire in the via hole.

Claims (7)

반도체 기판 위에 제1 배선을 형성하는 제1 단계,A first step of forming a first wiring on the semiconductor substrate, 상기 제1 배선을 덮는 절연막을 형성하는 제2 단계,A second step of forming an insulating film covering the first wiring, 상기 절연막에 상기 제1 배선을 드러내는 비아홀을 형성하는 제3 단계,Forming a via hole exposing the first wiring in the insulating layer; 상기 비아홀 및 상기 절연막 상에 제1 베리어 금속층 및 상기 비아홀을 덮는 제2 베리어 금속층을 연속 증착하는 제4 단계,A fourth step of continuously depositing a first barrier metal layer and a second barrier metal layer covering the via hole on the via hole and the insulating layer; 상기 제1 및 제2 베리어 금속층을 상기 절연막이 드러날때까지 제거하여 상기 제1 및 제2 베리어 금속층을 상기 비아홀에 잔류시키는 제5 단계,A fifth step of removing the first and second barrier metal layers until the insulating layer is exposed to leave the first and second barrier metal layers in the via hole; 상기 비아홀에 잔류된 제1 및 제2 베리어 금속층의 상부를 제거하여, 상기 비아홀의 하부에 상기 제1 및 제2 베리어 금속층을 잔류시키는 제6 단계, A sixth step of removing upper portions of the first and second barrier metal layers remaining in the via holes, and leaving the first and second barrier metal layers below the via holes; 상기 비아홀의 하부에 잔류된 제1 및 제2 베리어 금속층 및 상기 비아홀을 포함하는 기판 상에 제3 베리어 금속층 및 상기 비아홀을 덮는 비아용 금속층을 연속 증착하는 제7 단계,A seventh step of continuously depositing a third barrier metal layer and a via metal layer covering the via hole on a substrate including the first and second barrier metal layers remaining under the via hole and the via hole; 상기 제3 베리어 금속층 및 상기 비아용 금속층을 상기 절연막이 드러날때까지 제거하는 제8 단계,An eighth step of removing the third barrier metal layer and the via metal layer until the insulating layer is exposed; 상기 절연막 상에 상기 비아용 금속층에 접촉하는 제2 배선을 형성하는 제9 단계A ninth step of forming a second wiring on the insulating layer to contact the via metal layer; 를 포함하는 반도체 소자의 제조 방법. Method for manufacturing a semiconductor device comprising a. 제1항에서, In claim 1, 상기 제1, 제2 및 제3 베리어 금속층은 Ti, Ta, Co, TiN 및 TaN으로 이루어지는 금속 물질 중 적어도 하나를 포함하는 반도체 소자의 제조 방법. The first, second and third barrier metal layer is a method of manufacturing a semiconductor device comprising at least one of a metal material consisting of Ti, Ta, Co, TiN and TaN. 제1항에서, In claim 1, 상기 제6 단계에서, 상기 비아홀의 하부에 잔류된 제1 및 제2 베리어 금속층의 높이는 상기 비아홀 높이의 15∼50%가 되는 반도체 소자의 제조 방법. In the sixth step, the height of the first and second barrier metal layer remaining in the lower portion of the via hole is 15 to 50% of the height of the via hole. 제1항에서, In claim 1, 상기 제4 단계 이후에 열처리를 진행하는 단계를 더 포함하는 반도체 소자의 제조 방법. The method of manufacturing a semiconductor device further comprising the step of performing a heat treatment after the fourth step. 제1항에서, In claim 1, 상기 제4 단계에서, 상기 제1 베리어 금속층은 500∼1500Å의 두께로 증착하고, 상기 제2 베리어 금속층은 1500∼3500Å의 두께로 증착하는 반도체 소자의 제조 방법.In the fourth step, the first barrier metal layer is deposited to a thickness of 500 ~ 1500 Å, the second barrier metal layer is deposited to a thickness of 1500 ~ 3500 Å. 제1항에서, In claim 1, 상기 제6 단계에서, 상기 제1 및 제2 베리어 금속층의 제거는 BCl3, Cl2 및 Cl기 가스 중 적어도 하나를 이용하는 건식 식각법으로 진행하는 반도체 소자의 제조 방법. In the sixth step, the removal of the first and second barrier metal layer is a semiconductor device manufacturing method using a dry etching method using at least one of BCl3, Cl2 and Cl group gas. 제1항에서, In claim 1, 상기 제1베리어 금속층 증착전 불활성 기체를 이용하여 플라즈마 상태에서 상기 절연막을 20Å 이상 제거하는 공정을 포함하는 반도체 소자의 제조 방법. And removing 20 nm or more of the insulating film in a plasma state using an inert gas before depositing the first barrier metal layer.
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