KR100794287B1 - 반도체장치 및 그의 구동방법 - Google Patents

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Abstract

신호 기입 시간이 길어지는 것을 방지하면서, 신호 진폭값을 크게 할 수 있고 또한 입출력 관계가 선형으로 동작하는 범위를 크게 할 수 있는 반도체장치 및 그의 구동방법을 제공한다. 증폭용 트랜지스터와 바이어스용 트랜지스터를 가진 반도체장치에서, 방전용 트랜지스터가 제공되고, 프리방전(pre-discharge)을 행하는 것을 특징으로 하는 반도체장치 및 그의 구동방법이다.
반도체장치, 구동방법, 증폭용 트랜지스터, 방전용 트랜지스터

Description

반도체장치 및 그의 구동방법{Semiconductor device and method of driving the same}
도 1(A) 및 도 1(B)는 본 발명의 소스 폴로어(source follower) 회로의 회로도 및 타이밍 차트.
도 2는 종래의 패시브(passive) 센서의 화소의 회로도.
도 3은 종래의 액티브(active) 센서의 화소의 회로도.
도 4는 종래의 소스 폴로어 회로의 회로도.
도 5는 소스 폴로어 회로의 전류 특성도.
도 6은 소스 폴로어 회로의 전류 특성도.
도 7은 소스 폴로어 회로의 입출력 특성도.
도 8(A) 및 도 8(B)는 소스 폴로어 회로의 회로도 및 타이밍 차트.
도 9(A) 및 도 9(B)는 소스 폴로어 회로의 회로도 및 타이밍 차트.
도 10은 액티브 센서의 타이밍 차트.
도 11(A) 및 도 11(B)는 본 발명의 소스 폴로어 회로의 회로도 및 타이밍 차트.
도 12(A) 및 도 12(B)는 본 발명의 소스 폴로어 회로의 회로도 및 타이밍 차트.
도 13(A) 및 도 13(B)는 본 발명의 소스 폴로어 회로의 회로도 및 타이밍 차트.
도 14(A) 및 도 14(B)는 본 발명의 소스 폴로어 회로의 회로도 및 타이밍 차트.
도 15(A) 및 도 15(B)는 본 발명의 소스 폴로어 회로의 회로도 및 타이밍 차트.
도 16(A) 및 도 16(B)는 본 발명의 소스 폴로어 회로의 회로도 및 타이밍 차트.
도 17(A) 및 도 17(B)는 본 발명의 소스 폴로어 회로의 회로도 및 타이밍 차트.
도 18(A) 및 도 18(B)는 본 발명의 소스 폴로어 회로의 회로도 및 타이밍 차트.
도 19(A) 및 도 19(B)는 본 발명의 소스 폴로어 회로의 회로도 및 타이밍 차트.
도 20은 본 발명의 에어리어(area) 센서의 블록도.
도 21은 본 발명의 액티브 센서의 화소의 회로도.
도 22는 본 발명의 액티브 센서의 화소의 회로도.
도 23은 본 발명의 신호 처리 회로의 회로도.
도 24는 본 발명의 최종 출력 증폭용 회로 신호의 회로도.
도 25는 본 발명의 최종 출력 증폭용 회로 신호의 회로도.
도 26은 본 발명의 에어리어 센서의 타이밍 차트.
도 27은 본 발명의 에어리어 센서의 타이밍 차트.
도 28은 본 발명의 에어리어 센서의 타이밍 차트.
도 29는 본 발명의 신호 처리 회로의 회로도.
도 30(A)∼도 30(D)는 본 발명의 이미지 센서의 제작공정을 나타내는 도면.
도 31(A)∼도 31(D)는 본 발명의 이미지 센서의 제작공정을 나타내는 도면.
도 32(A)∼도 32(C)는 본 발명의 이미지 센서의 제작공정을 나타내는 도면.
도 33(A) 및 도 33(B)는 본 발명의 이미지 센서의 제작공정을 나타내는 도면.
도 34(A) 및 도 34(B)는 본 발명의 이미지 센서를 사용한 전자 기기를 나타내는 도면.
도 35는 본 발명의 이미지 센서를 사용한 전자 기기를 나타내는 도면.
도 36은 본 발명의 이미지 센서를 사용한 전자 기기를 나타내는 도면.
도 37은 본 발명의 이미지 센서를 사용한 전자 기기를 나타내는 도면.
* 도면의 주요부분에 대한 부호의 설명 *
101: 증폭용 트랜지스터 102: 바이어스용 트랜지스터
103: 증폭측 전원선 104: 바이어스측 전원선
105: 입력 단자 106: 바이어스 신호선
107: 출력 단자 108: 방전용 트랜지스터
109: 방전용 전원선 110: 부하 용량
111: 부하 용량용 전원선
본 발명은 반도체장치 및 그 구동방법에 관한 것이다. 보다 상세하게는, 본 발명은 이미지 센서 기능을 가진 MOS형 센서 장치 및 그의 구동방법에 관한 것이다.
최근, 퍼스널 컴퓨터와 같은 정보 기기가 널리 보급되고, 퍼스널 컴퓨터 등에서 각종 정보를 전자 정보로서 판독(저장)하는 요구가 증가하고 있다. 따라서, 종래의 은염 카메라(silver salt camera)를 대신하여, 디지털 스틸 카메라 또는 종이상에 인쇄된 정보를 판독하는 수단으로서 사용되는 스캐너가 크게 주목받고 있다.
디지털 스틸 카메라에서는, 화소가 2차원으로 배열된 에어리어 센서(area sensor)가 사용되고 있다. 스캐너, 복사기 등에서는, 화소가 1차원으로 배열된 라인 센서가 사용되고 있다. 라인 센서를 사용하여 2차원 화상을 판독하는 경우에는, 라인 센서를 이동시키면서 신호를 판독한다.
이들 화상 판독 기기에서는, 이미지 센서로서 CCD형 센서가 주로 사용되고 있다. CCD형 센서에서는, 각 화소의 포토 다이오드에서 광전 변환을 행하고, 그 신호를 CCD를 사용하여 판독한다. 그러나, 최근, 단결정 실리콘 기판을 사용하여 형성된 MOS형 센서가, 주변 회로를 내장하는 것, 원 칩(one chip)화하는 것, 실시간 신호 처리에 적합한 것, 소비전력이 낮은 것 등을 무기로 하여 그의 기술분야의 일부에서 대중화의 징후를 나타내고 있다. 또한, 연구 레벨에서는, 유리 기판상에 형성된 TFT를 사용하여 MOS형 센서를 제작하는 것도 개발되어 있다. MOS형 센서에서는, 각 화소의 포토 다이오드에서 광전 변환을 행하고, MOS 트랜지스터에 의해 형성된 스위치를 사용하여 각 화소의 신호를 독출(讀出)한다.
MOS형 센서의 화소 구성으로서는, 다양한 타입의 것이 개발되어 있다. 이들은 2가지 종류, 즉, 패시브(passive) 센서와 액티브(active) 센서로 크게 분류될 수 있다. 패시브 센서는 각 화소에 신호 증폭 소자를 탑재하지 않은 센서이고, 액티브 센서는 각 화소에 신호 증폭 소자를 탑재한 센서이다. 액티브 센서에서는, 각 화소 내에서 신호가 증폭되기 때문에 패시브 센서보다 잡음(noise)에 강한 장점을 가진다.
도 2는 패시브 센서에서의 화소의 회로의 일 예를 나타낸다. 화소(10005)는 스위칭용 트랜지스터(10001) 및 포토 다이오드(10004)로 구성되어 있다. 포토 다이오드(10004)는 전원 기준선(10006) 및 스위칭용 트랜지스터(10001)의 소스 단자에 접속되어 있다. 스위칭용 트랜지스터(10001)의 게이트 단자에는 게이트 신호선(10002)이 접속되고, 스위칭용 트랜지스터(10001)의 드레인 단자에는 신호 출력선(10003)이 접속되어 있다. 포토 다이오드(10004)에서는 광전 변환이 행해진다. 즉, 입사한 광에 응답하여 전하를 생성하고, 전하를 포토 다이오드(10004)에 축적한다. 그리고, 게이트 신호선(10002)을 제어하여 스위칭용 트랜지스터(10001)를 도통(導通) 상태로 하여, 포토 다이오드(10004)의 전하를 신호 출력선(10003)을 통하여 독출한다.
액티브 센서의 화소의 구성으로서는, 여러가지 타입이 있다. IEDM95: p. 17: CMOS Image Sensors, Electric Camera On a Chip, 또는 IEDM97: p. 201: CMOS Image Sensors - Recent Advances and Device Scaling Considerations에, 포토 다이오드형 및 포토 게이트형 등의 화소 구성과 동작이 기재되어 있다. ISSCC97: p. 180: A 1/4 Inch 330k Square Pixel Progressive Scan CMOS Active Pixel Image Sensor에서는, 화소 선택방법이라는 관점에서 화소 구성을 분류하고 있다. 즉, 선택하는 소자로서, 트랜지스터를 사용하는 경우, 용량을 사용하는 경우 등에 관하여 기재하고 있다. 따라서, 1 화소를 형성하는 트랜지스터 수에 관하여 다양한 타입의 구성이 있다. JIEC Seminar: Development Prospects of the CMOS Camera: Feb. 20, 1998에는, CMOS형 센서의 전반에 대하여 넓게 소개되어 있고, 리셋용 트랜지스터의 게이트 전극과 드레인 전극을 접속함으로써 광 강도의 대수(對數) 신호를 출력하는 대수 변환형 등에 대해서도 기재하고 있다.
주로 채택되고 있는 액티브 센서의 화소 구성은, 도 3에 나타낸 바와 같이, 3개의 N채널형 트랜지스터와 1개의 포토 다이오드로 1개의 화소(308)를 구성하는 타입이다. 포토 다이오드(304)의 P채널측 단자는 전원 기준선(312)에 접속되고, 포토 다이오드(304)의 N채널측 단자는 증폭용 트랜지스터(306)의 게이트 단자에 접속되어 있다. 증폭용 트랜지스터(306)의 드레인 단자 및 소스 단자는 전원선(309) 및 스위칭용 트랜지스터(301)의 드레인 단자에 각각 접속되어 있다. 스위칭용 트랜지스터(301)의 게이트 단자에는 게이트 신호선(302)이 접속되고, 스위칭용 트랜지스터(301)의 소스 단자에는 신호 출력선(303)이 접속되어 있다. 리셋용 트랜지스터(307)의 게이트 단자는 리셋 신호선(305)에 접속되어 있다. 리셋용 트랜지스터(307)의 소스 단자 및 드레인 단자는 전원선(309) 및 증폭용 트랜지스터(306)의 게이트 단자에 각각 접속되어 있다.
에어리어 센서의 경우, 하나의 신호 출력선(303)에는 하나의 화소(308) 뿐만아니라, 다수의 화소가 접속되어 있다. 그러나, 하나의 바이어스용 트랜지스터(311)가 신호 출력선(303)마다 접속되어 있다. 바이어스용 트랜지스터(311)의 게이트 단자에는 바이어스 신호선(310)이 접속되어 있다. 바이어스용 트랜지스터(311)의 소스 단자 및 드레인 단자는 신호 출력선(303) 및 바이어스측 전원선(313)에 접속되어 있다.
다음에, 화소(308)의 기본적인 동작에 대하여 설명한다.
먼저, 리셋용 트랜지스터(307)를 도통 상태로 한다. 포토 다이오드(304)의 P채널측 단자가 전원 기준선(312)에 접속되고, N채널측 단자가 전원선(309)에 전기적으로 접속되는 상태로 되기 때문에, 포토 다이오드(304)에는 역 바이어스 전압이 인가되는 것으로 된다. 이후, 포토 다이오드(304)의 N채널측 단자의 전위가 전원선(309)의 전위로까지 충전되는 동작을 "리셋"이라 부르는 것으로 한다. 그후, 리셋용 트랜지스터(307)는 비도통 상태로 된다. 포토 다이오드(304)에 광이 조사(照射)되어 있는 경우, 광전 변환에 의해 전하가 발생한다. 따라서, 시간이 경과함에 따라, 전원선(309)의 전위까지 충전된 포토 다이오드(304)의 N채널측 단자의 전위가 광에 의해 발생한 전하에 기인하여 서서히 작아지게 된다. 그리고, 어떤 일정한 시간이 경과한 후, 스위칭용 트랜지스터(301)는 도통 상태로 되고, 그에 따라, 증폭용 트랜지스터(306)를 통하여 신호 출력선(303)으로 신호가 출력된다.
그러나, 신호가 출력되고 있을 때, 바이어스 신호선(310)에는 전위가 인가되어, 바이어스용 트랜지스터(311)에는 전류가 흐르게 된다. 따라서, 증폭용 트랜지스터(306) 및 바이어스용 트랜지스터(311)는 소위 소스 폴로어(source follower) 회로로서 동작하는 것으로 된다.
가장 기본적인 소스 폴로어 회로의 일 예를 도 4에 나타낸다. 도 4에서는, N채널용 트랜지스터를 사용한 경우를 설명한다. P채널용 트랜지스터를 사용하여 소스 폴로어 회로를 구성하는 것도 가능하지만, N채널용 트랜지스터를 사용하는 경우를 도 4에 나타낸다. 증폭측 전원선(403)에는 전원 전위(Vdd)가 인가된다. 바이어스측 전원선(404)에는 0 V의 기준 전위가 인가된다. 증폭용 트랜지스터(401)의 드레인 단자는 증폭측 전원선(403)에 접속되고, 증폭용 트랜지스터(401)의 소스 단자는 바이어스용 트랜지스터(402)의 드레인 단자에 접속되어 있다. 바이어스용 트랜지스터(402)의 소스 단자는 바이어스측 전원선(404)에 접속되어 있다. 바이어스용 트랜지스터(402)의 게이트 단자에는 바이어스 전위(Vb)가 인가된다. 따라서, 바이어스 트랜지스터(402)에는 바이어스 전류(Ib)가 흐르게 된다. 바이어스용 트랜지스터(402)는 기본적으로는 정(定)전류원으로서 동작한다. 증폭용 트랜지스터(401)의 게이트 단자가 입력 단자(406)로 된다. 따라서, 증폭용 트랜지스터(401)의 게이트 단자에는 입력 전위(Vin)가 인가된다. 증폭용 트랜지스터(401)의 소스 단자가 출력 단자로 된다. 따라서, 증폭용 트랜지스터(401)의 소스 단자의 전위가 출력 전위(Vout)로 된다. 이때의 소스 폴로어 회로의 입출력 관계는 Vout = Vin - Vb가 된다.
도 3과 도 4의 회로 구성을 비교하면, 증폭용 트랜지스터(306)는 증폭용 트랜지스터(401)에 대응하고, 바이어스용 트랜지스터(311)는 바이어스용 트랜지스터(402)에 대응한다. 스위칭용 트랜지스터(301)는 도통 상태인 것을 상정(想定)되기 때문에, 도 4에서는, 스위칭용 트랜지스터가 생략되어 있는 것으로 고려될 수 있다. 포토 다이오드(304)의 N채널측 단자의 전위는 입력 전위(Vin)(증폭용 트랜지스터(401)의 게이트 전위, 즉, 입력 단자(406)의 전위)에 대응한다. 신호 출력선(303)의 전위는 출력 전위(Vout)(증폭용 트랜지스터(401)의 소스 전위, 즉, 출력 단자(407)의 전위)에 대응한다.
따라서, 도 3에서, 포토 다이오드(304)의 N채널측 단자의 전위를 Vpd라 하고, 바이어스 신호선(310)의 전위, 즉, 바이어스 전위를 Vb라 하고, 신호 출력선(303)의 전위를 Vout라 하고, 전원 기준선(312) 및 바이어스측 전원선(313)의 전위를 0 V라 하면, 관계식 Vout = Vpd - Vb가 된다. 따라서, 포토 다이오드(304)의 N채널측 단자의 전위(Vpd)가 변화하면, Vout도 변화하는 것으로 된다. 그 결과, Vpd의 변화를 신호로서 출력하고, 그리하여, 광 강도를 판독할 수 있다.
소스 폴로어 회로의 기본적인 동작은 상기한 바와 같다. 그러나, 본 발명의 동작의 설명에 필요하기 때문에, 다음에, 소스 폴로어 회로의 동작 원리를 상세히 설명한다. 여기서의 설명에서는, 설명을 간단히 하기 위해, 증폭용 트랜지스터 및 바이어스용 트랜지스터는 크기 및 특성이 동일한 것으로 가정한다. 또한, 트랜지스터들의 전류 특성도 이상적인 것이고, 즉, 소스와 드레인 사이의 전압이 변화하여도, 포화 영역에서의 전류값은 변화하지 않는 것으로 가정한다.
먼저, 도 4에 나타낸 바와 같이, 바이어스용 트랜지스터(402)의 게이트 단자에는 바이어스 전위(Vb)가 인가된다. 바이어스용 트랜지스터(402)가 포화 영역에서 동작하는 경우에는, 도 5에 나타낸 바와 같이, 전류(Ib)가 흐른다. 한편, 증폭용 트랜지스터(401) 및 바이어스용 트랜지스터(402)가 직렬로 접속되어 있기 때문에, 정상(定常) 상태에서는, 증폭용 트랜지스터(401) 및 바이어스용 트랜지스터(402)에는 동일한 양의 전류가 흐른다. 따라서, 바이어스용 트랜지스터(402)에 전류(Ib)가 흐를 때는, 증폭용 트랜지스터(401)에도 전류(Ib)가 흐르게 된다. 증폭용 트랜지스터(401)에 전류(Ib)가 흐르게 하기 위해서는, 증폭용 트랜지스터(401)의 게이트와 소스 사이의 전압(Vgs)이 바이어스 전위(Vb)와 같게 하는 것이 필요하다.
그래서, 소스 폴로어 회로에서의 출력 전위(Vout)가 얻어진다. 출력 전위(Vout)는 증폭용 트랜지스터(401)의 게이트와 소스 사이의 전압(Vgs)분만큼 입력 전위(Vin)보다 낮은 전위이다. 따라서, 입출력 관계는 Vout = Vin - Vgs가 된다. 여기서, 증폭용 트랜지스터(401)의 게이트와 소스 사이의 전압(Vgs)은 바이어스 전위(Vb)와 같기 때문에, 입출력 관계는 Vout = Vin - Vb가 된다. 그러나, 이 삭은, 도 5에 나타낸 바와 같이, 바이어스용 트랜지스터(402)가 포화 영역에서 동작하는 경우(이것은 Vin이 큰 경우에 해당한다)에만 성립한다. Vin이 작고. 바이어스용 트랜지스터(402)가 선형 영역에서 동작하는 경우에는, 도 6에 나타낸 바와 같이, Vout = Vin - Vb의 식은 성립하지 않게 된다. 바이어스용 트랜지스터(402)가 선형 영역에서 동작하는 경우에는, 입출력 관계는 Vout = Vin - Vb'가 된다. 여기서, Vb'는 그 때의 증폭용 트랜지스터(401)의 게이트와 소스 사이의 전압이다. 바이어스용 트랜지스터(402)가 선형 영역에서 동작하는 경우에 바이어스용 트랜지스터(402)에서 흐르는 전류를 Ib'라 하면, Ib' < Ib이다. 따라서, Vb' < Vb가 된다. 즉, Vin 및 Ib'가 작게 되면, Vb'도 작게 된다. 그 결과, 도 7에 나타낸 바와 같이, 입출력 관계(Vin과 Vout의 관계)는 비선형으로 된다.
이상의 설명으로부터 이하의 것을 알 수 있다.
먼저, 소스 폴로어 회로에서의 출력 전위(Vout)의 진폭값을 크게 하기 위해서는, 바이어스 전위(Vb)를 작게 하는 것이 좋다. Vout = Vin - Vb이기 때문에, Vb가 작으면, Vout을 크게 할 수 있다. 그러나, 바이어스용 트랜지스터(402)가 도통 상태에 있는 것이 필요하다. 따라서, 바이어스 전위(Vb)는 바이어스용 트랜지스터(402)의 스레시홀드 전압보다 큰 값으로 되어야 한다.
반대로, 바이어스 전위(Vb)가 큰 경우에는, 입력 전위(Vin)가 작게 되면, 바이어스용 트랜지스터(402)가 선형 영역에서 동작하기 쉽게 된다. 그 결과, 소스 폴로어 회로의 입출력 관계는 비선형으로 되기 쉽게 된다. 이 점에서도, 바이어스 전위(Vb)는 작은 것이 좋다.
여기까지는, 소스 폴로어 회로의 정상(定常) 상태에서의 동작을 설명하였다. 다음에, 소스 폴로어 회로의 과도(過渡) 상태에서의 동작을 설명한다. 회로 구성으로서는, 도 4의 회로에 부하(負荷)가 추가된 것으로 한다. 즉, 도 8에 나타낸 바와 같이, 출력 단자, 즉, 증폭용 트랜지스터(801)의 소스 단자와 부하 용량용 전원선(806) 사이에 부하 용량(805)을 접속한 구성으로 한다. 따라서, 부하 용량(805)의 전위는 소스 폴로어 회로의 출력 전위(Vout)와 동일하다.
먼저, 초기 상태에서 출력 전위(Vout)가 작은 경우, 즉, Vout < Vin - Vb인 경우를 고려한다. 도 8(A)는 회로도를 나타내고, 도 8(B)는 타이밍 차트를 나타낸다. 그 경우, 증폭용 트랜지스터(801)의 게이트와 소스 사이의 전압(Vgs)은 바이어스용 트랜지스터(802)의 게이트와 소스 사이의 전압(Vgs)보다 큰 값이다. 따라서, 증폭용 트랜지스터(801)내는 큰 전류가 흐르고, 그 결과, 부하 용량(805)은 급속하게 충전되고, 출력 전위(Vout)는 커지게 되고, 증폭용 트랜지스터(801)의 게이트와 소스 사이의 전압(Vgs)은 작아지게 된다. 증폭용 트랜지스터(801)의 게이트와 소스 사이의 전압(Vgs)이 최종적으로 바이어스 전위(Vb)와 같게 되면, 과도 상태가 정상 상태로 된다. 그 때의 출력 전위(Vout)는 Vout = Vin - Vgs = Vin - Vb이다. 이와 같이, Vout < Vin - Vb인 경우, 과도 상태에서는, 당초, 증폭용 트랜지스터(801)의 게이트와 소스 사이의 전압(Vgs)이 크기 때문에, 증폭용 트랜지스터(801)를 통하여 부하 용량(805)으로 큰 전류가 흐른다. 그리하여, 부하 용량(805)에의 신호 기입(writing-in) 시간은 짧게 될 수 있다.
한편, 초기 상태에서 출력 전위(Vout)가 큰 경우, 즉, Vout > Vin - Vb인 경우를 고려한다. 도 9(A)는 회로도를 나타내고, 도 9(B)는 타이밍 차트를 나타낸다. 그 경우, 증폭용 트랜지스터(901)의 게이트와 소스 사이의 전압(Vgs)은 작은 값이기 때문에, 증폭용 트랜지스터(901)는 비도통 상태에 있다. 그리고, 부하 용량(905)에 축적된 전하는 바이어스용 트랜지스터(902)를 통과하여 방전된다. 그 때, 바이어스용 트랜지스터(902)의 게이트와 소스 사이의 전압은 바이어스 전위(Vb)이므로, 바이어스용 트랜지스터(902)에서 흐르는 전류는 Ib가 된다. 그리고, 출력 전위(Vout)가 서서히 작아지고, 증폭용 트랜지스터(901)의 게이트와 소스 사이의 전압(Vgs)이 커지게 된다. 증폭용 트랜지스터(901)의 게이트와 소스 사이의 전압(Vgs)이 최종적으로 바이어스 전위(Vb)와 같게 되면, 과도 상태가 정상 상태로 된다. 정상 상태에서는, Vout은 일정한 값이고, 따라서, 부하 용량(905)에는 전류가 흐르지 않는다. 소스 폴로어 회로의 2개의 트랜지스터에는 전류(Ib)가 계속 흐른다.
이상의 설명으로부터, Vout > Vin - Vb인 경우의 부하 용량(905)의 방전 시간, 즉, 신호 기입 시간은 바이어스용 트랜지스터(902)를 통하여 흐르는 전류(Ib)에 의해 결정된다는 것을 알 수 있다. 전류(Ib)는 바이어스 전위(Vb)의 크기에 의해 결정된다. 따라서, 전류(Ib)를 크게 하여 부하 용량(905)에의 신호 기입 시간을 단축시키기 위해서는, 바이어스 전위(Vb)를 크게 할 필요가 있다.
다음에, 화소(309)에서의 신호의 타이밍 차트를 도 10에 나타낸다. 먼저, 리셋 신호선(305)을 제어함으로써, 리셋용 트랜지스터(307)를 도통 상태로 한다. 그러면, 포토 다이오드(304)의 N채널측 단자의 전위는 전원선(309)의 전위(Vd)까지 충전된다. 즉, 화소가 리셋된다. 이어서, 리셋 신호선(305)을 제어함으로써, 리셋용 트랜지스터(307)를 비도통 상태로 한다. 그후, 포토 다이오드(304)에 광이 조사되어 있으면, 광 강도에 따른 전하가 생성된다. 따라서, 리셋 동작에 기인하여 충전된 전하가 서서히 방전된다. 즉, 포토 다이오드(304)의 N채널측 단자의 전위가 감소한다. 어두운 광이 포토 다이오드(304)에 조사되어 있는 경우에는, 방전되는 양도 작기 때문에, 포토 다이오드(304)의 N채널측 단자의 전위는 많이 감소하지 않는다. 그리고, 어떤 시점에서, 스위칭용 트랜지스터(301)를 도통 상태로 하여, 포토 다이오드(304)의 N채널측 단자의 전위를 신호로서 독출(讀出)한다. 이 신호는 광 강도에 비례한다. 그리고, 다시, 리셋용 트랜지스터(307)를 도통 상태로 하여 포토 다이오드(304)를 리셋시키고, 같은 동작을 반복한다.
다음에, 화소(309)의 트랜지스터에 대하여 설명한다. 트랜지스터의 극성에 관해서는 모두가 N채널형인 것이 많다. 드문 경우로, 리셋용 트랜지스터를 P채널형으로 하는 경우가 있다(JIEC Seminar: Development Prospects of the CMOS Camera: Feb. 20, 1998, 도 11 참조). 또한, 증폭용 트랜지스터 및 선택용 트랜지스터의 정렬(배열) 방법에 관해서는, 양 트랜지스터에 N채널형을 사용하고, 도 3에 나타낸 바와 같이, 전원선(309)과 증폭용 트랜지스터(306)를 접속하고, 증폭용 트랜지스터(306)와 스위칭용 트랜지스터(301)를 접속하고, 스위칭용 트랜지스터(301)와 신호 출력선(303)을 접속하는 일이 많다. 드문 경우로, 양 트랜지스터에 N채널형을 사용하고, 전원선(309)과 스위칭용 트랜지스터(301)를 접속하고, 스위칭용 트랜지스터(301)와 증폭용 트랜지스터(306)를 접속하고, 증폭용 트랜지스터(306)와 신호 출력선(306)을 접속하는 경우도 있다(ISSCC97: p. 180, A 1/4 Inch 330K Square Pixel Progressive Scan CMOS Active Pixel Image Sensor).
다음에, 광전 변환 등을 행하는 센서부에 대하여 설명한다. 통상은, PN형 포토 다이오드를 사용하여 광을 전기로 변환시킨다. 그 외에, PIN형 다이오드, 애벌란시(avalanche)형 다이오드, NPN 매립형 다이오드, 쇼트키(Schottky)형 다이오드 등이 있다. 그 외에도, X선용 포토 다이오드 및 적외선용 센서 등도 있다. 이들에 관해서는, Takao Ando 및 Hirohito Kobuchi: Nippon Riko Shuppan Kai에 의해 작성된 "The Basics of Solid Imaging Elements: DENSHINO MENO SHIKUMI"에 기재되어 있다.
다음에, 센서의 적용 제품에 대하여 설명한다. 통상의 디지털 스틸 카메라 및 스캐너 외에, X선용 카메라에도 센서가 사용될 수 있다. 그 경우, X선을 직접 전기 신호로 변환하는 포토 다이오드를 사용하는 경우, 또는 형광재 또는 신틸레이터(scintillator)를 사용하여 X선을 광으로 변환한 다음, 그 광을 판독하는 경우가 있다. 신틸레이터를 사용하여 X선을 광으로 변환한 후, 그 광을 판독하는 경우가, "Euro Display 99: p. 203: X-ray Detectors base on Amorphous Silicon Active Matrix"에 기재되어 있다. "IEDM 98: p. 21: Amorphous Silicon TFT X-ray Image Sensors"에는, 비정질 실리콘을 사용하여 광을 판독하는 경우가 보고되어 있고, "AM-LCD99: p. 45: Real-time Imaging Flat Panel X-ray Detector"에는, 포토 컨덕터를 사용하여 광을 판독하는 경우가 보고되어 있다.
먼저, 소스 폴로어 회로(405)에 요구되는 항목에 대하여 고려한다. 가장 필요한 것은, 출력 전위(Vout)의 진폭으로서, 가능한 한 큰 값, 즉, 입력 전위(Vin)의 진폭과 대략 동등한 값을 얻는 것이다. 출력 전위(Vout)의 진폭이 크면, 계조 수가 많은 신호를 얻을 수 있다. 그 결과, 이미지 센서로부터 판독되는 화상의 화질이 향상된다. 또한, 입출력 관계가 선형인 것도 필요하다. 즉, 소스 폴로어 회로에서의 입력 전위(Vin)와 출력 전위(Vout)의 관계가, 선형으로 동작하는 범위가 넓은 것이 중요하다. 즉, 입력 전위(Vin)가 작더라도, 관계식 Vout = Vin - Vb가 유지되는 것이 필요하다. 즉, 바이어스용 트랜지스터(402)가 포화 영역에서 동작하는 것이 중요하다. 그 외에 필요한 것은 부하 용량에의 출력 전위(Vout)의 신호 기입 시간이 짧은 것이다. 신호 기입 시간이 길면, 동작이 느려진다.
그래서, 상기한 소스 폴로어 회로에의 필요항목을 만족시키기 위한 방법에 대하여 고려한다.
먼저, Vout = Vin - Vb이므로, 출력 전위(Vout)의 진폭을 크게 하기 위해서는, 바이어스 전위(Vb)를 작게 하면 좋다. 또한, 입출력 관계가 선형인 동작 영역을 넓게 하는 경우에도, 바이어스 전위(Vb)를 작게 하면 좋다. 그 이유는, 바이어스 전위(Vb)가 작은 경우, 출력 전위(Vout)가 작게 되어도, 바이어스용 트랜지스터(402)가 포화 영역에서 용이하게 동작할 수 있기 때문이다. 그러나, 바이어스 전위(Vb)가 작은 경우, 출력 신호의 기입 시간이 길어진다.
즉, 출력 전위의 진폭과 신호 기입 시간은 서로 양립할 수 없는 관계에 있다. 출력 전위의 진폭값을 크게 하면서, 출력 전위의 신호 기입 시간을 짧게 하는 것은 가능하기 않다. 또한, 출력 전위의 진폭값을 크게 하면서, 입출력 관계가 선형인 동작 영역을 넓게 하는 것도 가능하지 않다.
본 발명은 상기한 문제들을 감안하여 이루어진 것으로, 본 발명의 목적은 종래기술의 상기한 문제점들을 해결하는데 있다.
본 발명에 따르면, N채널 트랜지스터를 사용한 소스 폴로어 회로에서, 그로부터 신호를 출력하기 전에, 출력 전위(부하 용량의 전위)를 일단 낮게 한다(P채널형 트랜지스터를 사용한 소스 폴로어 회로의 경우에는, 출력 전위를 높게 한다). 이하에서는, 소스 폴로어 회로의 출력 전위(부하 용량의 전위)를 일단 낮게 하는 것(P채널형 트랜지스터를 사용한 경우에는, 높게 하는 것)을 "프리방전(pre-discharge)"이라 부르고, 프리방전을 행하는 기간을 "프리방전 기간"이라 부른다. 본 발명에서는, 프리방전 후에 실제 신호를 출력한다.
종래, N채널형 트랜지스터를 사용한 소스 폴로어 회로에서는, 초기 상태에서 Vout > Vin - Vb일 때 바이어스용 트랜지스터를 통하여 부하 용량의 전하를 방전시켰다. 그러나, 본 발명에서는, 부하 용량의 전위를 일단 낮추어, 소스 폴로어 회로를 Vout < Vin - Vb인 상태로 한다. 이 동작이 프리방전이다. 그후, 실제 신호를 출력한다. 실제 신호를 출력할 때는, 소스 폴로어 회로가 이미 Vout < Vin - Vb로 되어 있기 때문에, 증폭용 트랜지스터를 통하여 부하 용량으로 신호를 출력한다. 따라서, 신호 기입 시간이 길어지지 않는다.
실제 신호를 출력할 때의 바이어스용 트랜지스터의 게이트 전위, 즉, 바이어스 전위(Vb)에는, 가능한 한 낮은 전위값, 즉, 바이어스용 트랜지스터의 스레시홀드 전압보다 약간 높은 전위를 인가한다. 그 이유는, 소스 폴로어 회로의 입출력 관계 Vout = Vin - Vb를 고려하면, 출력 전위(Vout)를 크게 하기 위해서는 바이어스 전위(Vb)를 가능한 한 낮게 하는 것이 바람직하기 때문이다. 그러나, 바이어스용 트랜지스터는 도통 상태로 되어 있을 필요가 있다. 즉, 바이어스용 트랜지스터가 포화 영역에서 동작하고 있을 필요가 있다. 따라서, 실제 신호를 출력할 때의 바이어스용 트랜지스터의 게이트 전위, 즉, 바이어스 전위(Vb)는 바이어스용 트랜지스터의 스레시홀드 전압보다 약간 큰 전위로 한다. 현실적으로는, 회로내의 모든 바이어스용 트랜지스터에서 가장 높은 스레시홀드 전압값보다 약간 높은 전위로 한다.
이와 같이 바이어스 전위(Vb)를 작게 하여 바이어스용 트랜지스터의 전류의 양이 작게 되어도, 바이어스용 트랜지스터를 통하여 부하 용량의 전하를 방전시키는 것은 아니기 때문에, 신호 기입 시간이 길어지지 않는다. 또한, 바이어스 전위(Vb)가 작기 때문에, 입출력 관계가 선형인 동작 영역이 넓어진다. 따라서, 신호 기입 시간이 길어지는 것을 방지할 수 있고, 출력 전위의 진폭을 크게 하는 것과, 입출력 관계가 선형인 동작 영역을 넓히는 것이 동시에 실현 가능하다. 이하에, 본 발명의 구성을 설명한다.
본 발명에 따르면, 증폭용 트랜지스터, 바이어스용 트랜지스터, 증폭측 전원선, 바이어스측 전원선, 바이어스 신호선, 방전용 트랜지스터, 및 방전용 전원선을 가진 반도체장치로서, 상기 증폭용 트랜지스터의 드레인 단자가 상기 증폭측 전원선에 접속되어 있고, 상기 바이어스용 트랜지스터의 소스 단자가 상기 바이어스측 전원선에 접속되어 있고, 상기 증폭용 트랜지스터의 소스 단자가 상기 바이어스용 트랜지스터의 드레인 단자에 접속되어 있고, 상기 바이어스용 트랜지스터의 게이트 단자가 상기 바이어스 신호선에 접속되어 있고, 상기 증폭용 트랜지스터의 게이트 단자가 입력 단자로 되어 있고, 상기 증폭용 트랜지스터의 소스 단자가 출력 단자로 되어 있고, 상기 출력 단자와 상기 방전용 전원선 중 하나가 상기 방전용 트랜지스터의 소스 단자에 접속되고, 다른 하나는 상기 방전용 트랜지스터의 드레인 단자에 접속되어 있는 것을 특징으로 하는 반도체장치가 제공된다.
본 발명에 따르면, 증폭용 트랜지스터, 바이어스용 트랜지스터, 증폭측 전원선, 바이어스측 전원선, 및 바이어스 신호선을 가진 반도체장치로서, 상기 증폭용 트랜지스터의 드레인 단자가 상기 증폭측 전원선에 접속되어 있고, 상기 바이어스용 트랜지스터의 소스 단자가 상기 바이어스측 전원선에 접속되어 있고, 상기 증폭용 트랜지스터의 소스 단자가 상기 바이어스용 트랜지스터의 드레인 단자에 접속되어 있고, 상기 바이어스용 트랜지스터의 게이트 단자가 상기 바이어스 신호선에 접속되어 있고, 상기 증폭용 트랜지스터의 게이트 단자가 입력 단자로 되어 있고, 상기 증폭용 트랜지스터의 소스 단자가 출력 단자로 되어 있고, 상기 바이어스측 전원선의 전위를 상기 증폭측 전원선의 전위에 가깝게 하는 동작을 행하기 위한 신호 발생 장치가 상기 바이어스 신호선에 접속되어 있는 것을 특징으로 하는 반도체장치가 제공된다.
본 발명에 따르면, 상기 부하 용량의 한쪽 단자가 상기 출력 단자에 접속되어 있고, 상기 부하 용량의 다른쪽 단자가 부하 용량용 전원선에 접속되어 있는 것을 특징으로 하는 반도체장치가 제공된다.
본 발명에 따르면, 상기 방전용 전원선과 상기 바이어스측 전원선이 접속되어 있는 것을 특징으로 하는 반도체장치가 제공된다.
본 발명에 따르면, 상기 방전용 전원선, 상기 부하 용량용 전원선, 및 상기 바이어스측 전원선 중 적어도 2개가 서로 접속되어 있는 것을 특징으로 하는 반도체장치가 제공된다.
본 발명에 따르면, 상기 부하 용량용 전원선이 상기 증폭측 전원선에 접속되어 있는 것을 특징으로 하는 반도체장치가 제공된다.
본 발명에 따르면, 상기 증폭측 전원선 또는 상기 바이어스측 전원선으로부터 상기 부하 용량 또는 상기 출력 단자로 흐르는 전류를 제어하는 선택 스위치를 적어도 1개 가진 것을 특징으로 하는 반도체장치가 제공된다.
본 발명에 따르면, 상기 증폭측 전원선 또는 상기 바이어스측 전원선으로부터 상기 출력 단자로 흐르는 전류를 제어하는 선택 스위치를 적어도 1개 가진 것을 특징으로 하는 반도체장치가 제공된다.
본 발명에 따르면, 상기 선택 스위치가 N채널형 트랜지스터 또는 P채널형 트랜지스터를 적어도 1개 가진 것을 특징으로 하는 반도체장치가 제공된다.
본 발명에 따르면, 상기 바이어스용 트랜지스터의 게이트와 소스 사이의 전압의 절대값이, 상기 바이어스용 트랜지스터를 도통 상태로 하기 위해 필요한 게이트와 소스 사이의 전압의 절대값의 최소값과 같은 것을 특징으로 하는 반도체장치가 제공된다.
본 발명에 따르면, 상기 입력 단자에 광전 변환 소자가 접속되어 있는 것을 특징으로 하는 반도체장치가 제공된다.
본 발명에 따르면, 상기 입력 단자에 광전 변환 소자에서 생성된 신호가 입력되는 것을 특징으로 하는 반도체장치가 제공된다.
본 발명에 따르면, 상기 광전 변환 소자가 X선 센서 또는 적외선 센서인 것을 특징으로 하는 반도체장치가 제공된다.
본 발명에 따르면, 상기 광전 변환 소자가 포토 다이오드, 쇼트키(Schottky) 다이오드, 애벌란시(avalanche) 다이오드 또는 포토 컨덕터 중 어느 하나인 것을 특징으로 하는 반도체장치가 제공된다.
본 발명에 따르면, 상기 포토 다이오드가 PN형, PIN형 또는 NPN 매립형 중 어느 하나인 것을 특징으로 하는 반도체장치가 제공된다.
본 발명에 따르면, 반도체장치가 리셋용 트랜지스터를 가지고 있고, 그 리셋용 트랜지스터의 소스 단자 또는 드레인 단자가 상기 광전 변환 소자에 접속되어 있는 것을 특징으로 하는 반도체장치가 제공된다.
본 발명에 따르면, 반도체장치가 바이어스용 트랜지스터를 다수 가지는 경우, 다수의 바이어스용 트랜지스터의 게이트와 소스 사이의 전압의 절대값이, 다수의 바이어스용 트랜지스터 모두를 도통 상태로 하는데 필요한 게이트와 소스 사이의 전압의 절대값의 최소값과 같은 것을 특징으로 하는 반도체장치가 제공된다.
본 발명에 따르면, 상기 증폭용 트랜지스터, 상기 바이어스용 트랜지스터, 및 상기 방전용 트랜지스터가 동일한 극성을 가진 트랜지스터인 것을 특징으로 하는 반도체장치가 제공된다.
본 발명에 따르면, 증폭용 트랜지스터, 바이어스용 트랜지스터, 증폭측 전원선, 바이어스측 전원선, 및 바이어스 신호선을 가지는 반도체장치로서, 상기 증폭용 트랜지스터의 드레인 단자가 상기 증폭측 전원선에 접속되어 있고, 상기 바이어스용 트랜지스터의 소스 단자는 상기 바이어스측 전원선에 접속되어 있고, 상기 증폭용 트랜지스터의 소스 단자는 상기 바이어스용 트랜지스터의 드레인 단자에 접속되어 있고, 상기 바이어스용 트랜지스터의 게이트 단자는 상기 바이어스 신호선에 접속되어 있고, 상기 증폭용 트랜지스터의 게이트 단자가 입력 단자로 되어 있고, 상기 증폭용 트랜지스터의 소스 단자가 출력 단자로 되어 있는 반도체장치의 구동방법으로서, 프리방전을 행한 후에 신호를 출력하는 것을 특징으로 하는 반도체장치 구동방법이 제공된다.
본 발명에 따르면, 증폭용 트랜지스터, 바이어스용 트랜지스터, 증폭측 전원선, 바이어스측 전원선, 및 바이어스 신호선을 가지는 반도체장치로서, 상기 증폭용 트랜지스터의 드레인 단자가 상기 증폭측 전원선에 접속되어 있고, 상기 바이어스용 트랜지스터의 소스 단자는 상기 바이어스측 전원선에 접속되되어 있고, 상기 증폭용 트랜지스터의 소스 단자는 상기 바이어스용 트랜지스터의 드레인 단자에 접속되되어 있고, 상기 바이어스용 트랜지스터의 게이트 단자는 상기 바이어스 신호선에 접속되되어 있고, 상기 증폭용 트랜지스터의 게이트 단자가 입력 단자로 되어 있고, 상기 증폭용 트랜지스터의 소스 단자가 출력 단자로 되어 있는 반도체장치의 구동방법으로서, 상기 바이어스측 전원선의 전위를 상기 증폭측 전원선의 전위에 가깝게 함으로써 프리방전을 행한 후에, 신호를 출력하는 것을 특징으로 하는 반도체장치 구동방법이 제공된다.
본 발명에 따르면, 증폭용 트랜지스터, 바이어스용 트랜지스터, 증폭측 전원선, 바이어스측 전원선, 바이어스 신호선, 방전용 트랜지스터, 및 방전용 전원선을 가지는 반도체장치로서, 상기 증폭용 트랜지스터의 드레인 단자가 상기 증폭측 전원선에 접속되어 있고, 상기 바이어스용 트랜지스터의 소스 단자는 상기 바이어스측 전원선에 접속되어 있고, 상기 증폭용 트랜지스터의 소스 단자는 상기 바이어스용 트랜지스터의 드레인 단자에 접속되어 있고, 상기 바이어스용 트랜지스터의 게이트 단자는 상기 바이어스 신호선에 접속되어 있고, 상기 증폭용 트랜지스터의 게이트 단자가 입력 단자로 되어 있고, 상기 증폭용 트랜지스터의 소스 단자가 출력 단자로 되어 있고, 상기 출력 단자와 상기 방전용 전원선 중 하나가 상기 방전용 트랜지스터의 소스 단자에 접속되고, 다른 하나는 상기 방전용 트랜지스터의 드레인 단자에 접속되어 있는 반도체장치의 구동방법으로서, 상기 방전용 트랜지스터를 도통 상태로 함으로써 프리방전을 행한 후에, 신호를 출력하는 것을 특징으로 하는 반도체장치 구동방법이 제공된다.
본 발명에 따르면, 상기 방전용 전원선의 전위가 상기 바이어스 신호선의 전위와 상기 바이어스측 전원선의 전위 사이의 값을 가지는 것을 특징으로 하는 반도체장치 구동방법이 제공된다.
본 발명에 따르면, 부하 용량의 한쪽 단자가 상기 출력 단자에 접속되고, 부하 용량의 다른쪽 단자가 부하 용량용 전원선에 접속되어 있는 것을 특징으로 하는 반도체장치 구동방법이 제공된다.
본 발명에 따르면, 상기 방전용 전원선과 상기 바이어스측 전원선이 서로 접속되어 있는 것을 특징으로 하는 반도체장치 구동방법이 제공된다.
본 발명에 따르면, 상기 방전용 전원선, 상기 부하 용량용 전원선, 및 상기 바이어스측 전원선 중 적어도 2개가 서로 접속되어 있는 것을 특징으로 하는 반도체장치 구동방법이 제공된다.
본 발명에 따르면, 상기 부하 용량용 전원선이 상기 증폭측 전원선에 접속되어 있는 것을 특징으로 하는 반도체장치 구동방법이 제공된다.
본 발명에 따르면, 상기 증폭측 전원선 또는 상기 바이어스측 전원선으로부터 상기 부하 용량 또는 상기 출력 단자로 흐르는 전류를 제어하는 선택 스위치를 적어도 1개 가진 것을 특징으로 하는 반도체장치 구동방법이 제공된다.
본 발명에 따르면, 상기 증폭측 전원선 또는 상기 바이어스측 전원선으로부터 상기 출력 단자로 흐르는 전류를 제어하는 선택 스위치를 적어도 1개 가진 것을 특징으로 하는 반도체장치 구동방법이 제공된다.
본 발명에 따르면, 상기 선택 스위치가 N채널형 트랜지스터 또는 P채널형 트랜지스터를 적어도 1개 가진 것을 특징으로 하는 반도체장치 구동방법이 제공된다.
본 발명에 따르면, 상기 바이어스용 트랜지스터의 게이트와 소스 사이의 전압의 절대값이, 상기 바이어스용 트랜지스터를 도통 상태로 하는데 필요한 게이트와 소스 사이의 전압의 절대값의 최소값과 같은 것을 특징으로 하는 반도체장치 구동방법이 제공된다.
본 발명에 따르면, 상기 입력 단자에 광전 변환 소자가 접속되어 있는 것을 특징으로 하는 반도체장치 구동방법이 제공된다.
본 발명에 따르면, 상기 입력 단자에 광전 변환 소자에서 생성된 신호가 입력되는 것을 특징으로 하는 반도체장치 구동방법이 제공된다.
본 발명에 따르면, 상기 광전 변환 소자가 X선 센서 또는 적외선 센서인 것을 특징으로 하는 반도체장치 구동방법이 제공된다.
본 발명에 따르면, 상기 광전 변환 소자가 포토 다이오드, 쇼트키 다이오드, 애벌란시 다이오드 또는 포토 컨덕터 중 어느 하나인 것을 특징으로 하는 반도체장치 구동방법이 제공된다.
본 발명에 따르면, 상기 포토 다이오드가 PN형, PIN형 또는 NPN 매립형 중 어느 하나인 것을 특징으로 하는 반도체장치 구동방법이 제공된다.
본 발명에 따르면, 반도체장치가 리셋용 트랜지스터를 가지고, 그 리셋용 트랜지스터가 상기 광전 변환 소자를 리셋하는 것을 특징으로 하는 반도체장치 구동방법이 제공된다.
본 발명에 따르면, 반도체장치가 바이어스용 트랜지스터를 다수 가지는 경우, 다수의 바이어스용 트랜지스터의 게이트와 소스 사이의 전압의 절대값이, 다수의 바이어스용 트랜지스터 모두를 도통 상태로 하는데 필요한 게이트와 소스 사이의 전압의 절대값의 최소값과 같은 것을 특징으로 하는 반도체장치 구동방법이 제공된다.
본 발명에 따르면, 상기 증폭용 트랜지스터, 상기 바이어스용 트랜지스터, 및 상기 방전용 트랜지스터가 동일한 극성을 가진 트랜지스터인 것을 특징으로 하는 반도체장치 구동방법이 제공된다.
[실시형태 1]
삭제
이하에, 본 발명의 대표적인 실시형태를 나타낸다.
도 11(A) 및 도 11(B)에서는, 프리방전(pre-discharge) 실시방법의 일 예를 나타낸다. 도 11(A)는 회로도를 나타내고, 도 11(B)는 신호 타이밍 차트를 나타낸다. 도 11(A) 및 도 11(B)에서는, 전용(專用)의 방전용 트랜지스터(1108)를 배치함으로써 프리방전을 행하고 있다. 도 11(A) 및 도 11(B)에서는, N채널형 트랜지스터를 사용하여 소스 폴로어 회로를 구성한 경우의 예를 나타낸다.
증폭용 트랜지스터(1101)의 게이트 단자(입력 단자(1105))의 전위가 입력 전위(Vin)로 된다. 이것은 포토 다이오드의 N채널측 단자의 전위에 대응한다. 증폭용 트랜지스터(1101)의 드레인 단자는 증폭측 전원선(1103)에 접속되고, 증폭용 트랜지스터(1101)의 소스 단자는 바이어스용 트랜지스터(1102)의 드레인 단자에 접속되어 있다. 증폭용 트랜지스터(1101)의 소스 단자는 출력 단자(1107)이고, 그의 전위가 출력 전위(Vout)로 된다. 바이어스용 트랜지스터(1102)의 게이트 단자에는 바이어스 전위(Vb)가 인가되어 있다. 바이어스용 트랜지스터(1102)의 소스 단자는 바이어스측 전원선(1104)에 접속되어 있다. 방전용 트랜지스터(1108)의 소스 단자 및 드레인 단자는 소스 폴로어 회로의 출력 단자(1107)(증폭용 트랜지스터(1101)의 소스 단자) 및 방전용 전원선(1109)에 접속되어 있다.
도 11(B)에 나타낸 바와 같이, 방전용 트랜지스터(1108)가 도통 상태로 되면, 출력 단자(1107)의 전위가 방전용 전원선(1109)의 전위로 되어, 프리방전이 실행된다. 프리방전 기간 중에는, 방전용 트랜지스터(1108)의 게이트 전위가 크기 때문에, 방전용 트랜지스터(1108)에는 큰 전류가 흐르도록 할 수 있다. 그 결과, 출력 전위(Vout)를 급속하게 낮게 할 수 있어, 프리방전 기간이 짧아진다. 이 방법에서는, 바이어스 전위(Vb)는 종래기술의 것과 같거나 또는 클 수도 있다.
프리방전 후에 실제 신호가 출력된다. 그 경우, Vout < Vin - Vb의 상태이기 때문에, 증폭용 트랜지스터(1101)에는 그의 게이트와 소스 사이의 전압이 크게 됨에 따라, 큰 전류가 흐른다. 따라서, 신호 기입 시간이 짧게 될 수 있다.
출력 전위(Vout)를 출력할 때의 바이어스 전위(Vb)는, 입출력 관계 Vout = Vin - Vb를 고려하면, 출력 전위(Vout)를 크게 하기 위해, 가능한 한 낮은 것이 좋다. 그러나, 바이어스용 트랜지스터(1102)는 도통 상태에 있어야 한다. 즉, 바이어스용 트랜지스터(1102)는 포화 영역내에서 동작 가능하고, 정(定)전류가 흐를 수 있는 값일 필요가 있다. 따라서, 프리방전 기간 이외에서의 바이어스 신호 전위(바이어스용 트랜지스터의 게이트와 소스 사이의 전압)의 절대값의 최적값은 바이어스용 트랜지스터(1102)의 스레시홀드 전압의 절대값보다 약간 높은 전위이다.
또한, 바이어스 전위(Vb)가 낮으면, 바이어스용 트랜지스터(1102)가 포화 영역에서 동작하기 쉽기 때문에, 입출력 관계가 선형인 동작 영역을 넓게 할 수 있다.
이상의 결과, 신호 기입 시간이 길어지는 것을 방지할 수 있고, 출력 전위의 진폭을 크게 하는 것과 입출력 관계가 선형인 동작 영역을 넓게 하는 것이 동시에 실현될 수 있다.
방전용 트랜지스터(1108)의 극성에 관해서는, 증폭용 트랜지스터(1101) 및 바이어스용 트랜지스터(1102)는 동일 극성으로 될 수 있고, 즉, 도 11(A) 및 도 11(B)에서는, N채널형이다. 그 이유는, 방전용 트랜지스터(1108)는 낮은 전위이므로, 방전용 트랜지스터(1108)를 도통 상태로 할 때, N채널형이면, 방전용 트랜지스터(1108)의 게이트와 소스 사이의 전압이 크게 되기 때문이다. 만약 방전용 트랜지스터(1108)가 증폭용 트랜지스터(1101) 및 바이어스용 트랜지스터(1102)와 다른 극성, 즉, 도 11(A) 및 도 11(B)에서는, P채널형인 경우, 방전용 트랜지스터(1108)의 게이트 단자에는 매우 낮은 전위, 즉, 바이어스측 전원선(1104)의 전위보다 낮은 전위를 인가할 필요가 있다. 이상의 것으로부터, 방전용 트랜지스터(1108)의 극성은 증폭용 트랜지스터(1101) 및 바이어스용 트랜지스터(1102)와 같은 극성으로 하는 것이 바람직하다.
도 11(A) 및 도 11(B)에서, 다수의 방전용 트랜지스터(1108N)가 사용될 수도 있고, 이 경우, 양 극성의 트랜지스터를 사용할 수도 있다.
다음에, 방전용 전원선(1109)의 전위에 대하여 설명한다. 프리방전은 Vout < Vin - Vb의 상태로 하는 것이다. 따라서, 방전용 전원선(1109)의 전위는 낮은 전위로 할 필요가 있다. 그 전위는 바이어스측 전원선(1104)의 전위보다 낮게 하여도 좋지만, 출력 단자(1107)의 전위 동작 범위는 증폭측 전원선(1103)의 전위와 바이어스측 전원선(1104)의 전위 사이에 있다. 따라서, 방전용 전원선(1109)의 전위는 바이어스측 전원선(1104)의 전위보다 낮게 되어도, 개선 효과는 없다. 방전용 전원선(1109)의 전위가 바이어스측 전원선(1104)의 전위보다 높은 경우에 대해서는, 방전용 전원선(1109)의 전위를 바이어스 신호선(1106)의 전위보다 높게 하면, Vout < Vin - Vb의 상태로 될 수 없게 될 가능성이 있다. 이상의 것으로부터, 방전용 전원선(1109)의 전위는 바이어스측 전원선(1104)의 전위 이상, 바이어스 신호선(1106)의 전위 이하로 할 필요가 있다. 통상은, 방전용 전원선(1109)의 전위를 바이어스측 전원선(1104)의 전위와 같게 하면 좋다. 따라서, 방전용 전원선(1109)와 바이어스측 전원선(1104)을 접속하여도 좋다.
실제로, 도 11(A) 및 도 11(B)에 나타낸 회로를 사용한 경우에는, 출력 단자(1107)에 부하 용량을 접속하고, 그 부하 용량에 신호를 축적시키는 일이 많다. 도 11(A) 및 도 11(B)에 나타낸 회로에 부하 용량이 접속된 경우의 회로도를 도 1(A) 및 도 1(B)에 나타낸다. 부하 용량(110)의 한쪽 단자는 출력 단자(107)에 접속되고, 다른쪽 단자는 부하 용량용 전원선(111)에 접속되어 있다. 부하 용량용 전원선(111)의 전위값은 임의의 값으로 될 수 있다. 통상은, 그 전위값은 바이어스측 전원선(104)의 전위와 같은 값으로 하는 일이 많다. 따라서, 부하 용량용 전원선(111)과 바이어스측 전원선(104)을 접속하여도 좋다. 또한, 부하 용량용 전원선(111)과 증폭측 전원선(103)을 접속하여도 좋다. 이상의 것으로부터, 부하 용량용 전원선(111), 바이어스측 전원선(104), 방전용 전원선(109) 중의 적어도 2개 이상을 서로 접속하여도 좋다. 3개를 접속한 경우의 회로도 및 타이밍 차트를 도 12(A) 및 도 12(B)에 나타낸다.
지금까지는, N채널형 트랜지스터를 사용하여 소스 폴로어 회로를 구성한 경우에 대하여 설명하였다. 그러나, P채널형 트랜지스터를 사용하여 소스 폴로어 회로를 구성하는 것도 가능하다. 따라서, 다음에, P채널형 트랜지스터를 사용하여 소스 폴로어 회로를 구성한 경우의 도면을 나타낸다. 즉, 도 11(A) 및 도 11(B)의 회로에서 P채널형 트랜지스터를 사용한 경우를 도 13(A) 및 도 13(B)에 나타내고, 도 1(A) 및 도 1(B)의 회로에서 P채널형 트랜지스터를 사용한 경우를 도 14(A) 및 도 14(B)에 나타낸다. 도 15(A) 및 도 15(B)에는, 도 12(A) 및 도 12(B)의 회로에서 P채널형 트랜지스터를 사용한 경우를 나타낸다. N채널형 트랜지스터를 사용하여 소스 폴로어 회로를 구성한 경우, 증폭측 전원선(1103)의 전위는 바이어스측 전원선(1104)의 전위보다 높다. 그러나, P채널형 트랜지스터를 사용하여 소스 폴로어 회로를 구성한 경우에는, 증폭측 전원선(1303)의 전위는 바이어스측 전원선(1304)의 전위보다 낮다.
다수의 소스 폴로어 회로를 배치하고, 출력 단자를 서로 접속하여 배치하는 경우가 있다. 그 때는 하나의 소스 폴로어 회로로부터만 신호가 출력될 필요가 있다. 따라서, 전류의 흐름을 정지시키기 위해, 스위치가 배치되는 일이 있다. 도 1(A) 및 도 1(B)의 회로에서, 출력 단자(1607)와 부하 용량(1610) 사이에 전송용 트랜지스터(1612)를 배치한 경우의 회로도와 타이밍 차트를 도 16(A) 및 도 16(B)에 나타낸다. 도 16(A) 및 도 16(B)의 회로에서는, 출력 단자(1707)와 증폭용 트랜지스터(1701) 사이에 스위칭용 트랜지스터(1713)를 배치한 경우의 회로도 및 타이밍 차트를 도 17(A) 및 도 17(B)에 나타낸다. 도 16(A) 및 도 16(B) 또는 도 17(A) 및 도 17(B)에서, 증폭용 트랜지스터, 바이어스용 트랜지스터, 및 선택 스위치 중의 적어도 1개의 소자를 사용하여 단위 화소를 구성할 수도 있다.
전류의 흐름을 정지시키기 위해, 스위치는 N채널형 트랜지스터 또는 P채널형 트랜지스터 중의 어느 하나로 형성될 수 있다. 또한, 다수의 스위치를 사용하여도 좋고, 그들의 접속 방법도 직렬이거나 또는 병렬일 수 있다.
[실시형태 2]
다음에, 실시형태 1과 다른 방법으로 프리방전을 행하는 경우의 실시형태를 도 18(A) 및 도 18(B)에 나타낸다. 도 18(A)는 회로도를 나타내고, 도 18(B)는 신호 타이밍 차트를 나타낸다. 도 18(A) 및 도 18(B)에서는, 바이어스 전위(Vb)를 크게 함으로써 프리방전을 행하고 있다. 도 18(A) 및 도 18(B)에서는, N채널형 트랜지스터를 사용하여 소스 폴로어 회로를 구성한 경우의 예를 나타낸다.
증폭용 트랜지스터(1801)의 게이트 단자의 전위가 입력 전위(Vin)로 되고, 이것은 포토 다이오드의 N채널측 단자의 전위에 대응한다. 증폭용 트랜지스터(1801)의 드레인 단자는 증폭측 전원선(1803)에 접속되고, 증폭용 트랜지스터(1801)의 소스 단자는 바이어스용 트랜지스터(1802)의 드레인 단자에 접속되어 있다. 증폭용 트랜지스터(1801)의 소스 단자는 출력 단자(1807)이고, 그의 전위가 출력 전위(Vout)가 된다. 바이어스용 트랜지스터(1802)의 게이트 단자에는 바이어스 전위(Vb)가 인가되어 있다. 바이어스용 트랜지스터(1802)의 소스 단자는 바이어스측 전원선(1804)에 접속되어 있다.
프리방전 기간 중는 바이어스 전위(Vb)를 크게 한다. 그 결과, 출력 단자(1807)의 전위가 바이어스측 전원선(1804)의 전위로 되어, 프리방전이 실행된다. 프리방전 기간 중에는, 바이어스용 트랜지스터(1802)의 게이트 전위, 즉, 바이어스 전위(Vb)가 크기 때문에, 바이어스용 트랜지스터(1802)에는 큰 전류가 흐를 수 있다. 따라서, 출력 전위(Vout)를 급속하게 낮게 할 수 있고, 이에 따라, 프리방전 기간이 짧아진다.
프리방전 후에 실제 신호가 출력된다. 그 경우, Vout < Vin - Vb의 상태에 있기 때문에, 증폭용 트랜지스터(1801)에는 그의 게이트와 소스 사이의 전위가 크기 때문에 큰 전류가 흐른다. 따라서, 신호 기입 시간이 짧게 될 수 있다.
실제의 출력 전위(Vout)를 출력할 때의 바이어스 전위(Vb)는, 입출력 관계 Vout = Vin - Vb를 고려하면, 출력 전위(Vout)를 크게 하기 위해 가능한 한 낮은 것이 좋다. 그러나, 바이어스용 트랜지스터(1802)가 도통 상태로 되어야 한다. 즉, 바이어스용 트랜지스터(1802)가 포화 영역에서 동작 가능하고, 정(定)전류가 흐를 수 있는 값일 필요가 있다. 따라서, 프리방전 기간 이외에서의 바이어스 신호 전위(바이어스용 트랜지스터의 게이트와 소스 사이의 전압)의 절대값의 최적값은 바이어스용 트랜지스터(1802)의 스레시홀드 전압의 절대값보다 약간 큰 전위이다.
또한, 바이어스 전위(Vb)가 낮으면, 바이어스용 트랜지스터(1802)가 포화 영역에서 동작하기 쉽기 때문에, 입출력 관계가 선형인 동작 영역을 넓게 할 수 있다.
이상의 결과, 신호 기입 시간이 길어지는 것을 방지할 수 있고, 출력 전위의 진폭을 크게 하는 것과 입출력 관계가 선형인 동작 영역을 넓게 하는 것이 동시에 실현될 수 있다.
프리방전 시의 바이어스 전위(Vb)의 전위값에 대해서는, 방전을 행하기 위해 그 전위값은 가능한 한 높은 것이 바람직하다. 따라서, 회로 중에서 가장 높은 전위, 예를 들어, 증폭측 전원선(1803)에까지 바이어스 전위(Vb)를 높게 하는 것이 적절하다.
종래기술에서는, 바이어스 신호선(1806)에는 정전위가 인가되어 있다. 본 실시형태에서는, 프리방전 시에는 바이어스 전위(Vb)가 변화한다. 따라서, 바이어스 신호선(1806)에는, 바이어스 전위(Vb)를 변화시키기 위해 신호 발생 장치가 접속되어 있다.
지금까지는 N채널형 트랜지스터를 사용하여 소스 폴로어 회로를 구성한 경우에 대하여 설명하였다. 그러나, P채널형 트랜지스터를 사용하여 소스 폴로어 회로를 구성하는 것도 가능하다. 따라서, P채널형 트랜지스터를 사용하여 소스 폴로어 회로를 구성한 경우의 도면을 도 19(A) 및 도 19(B)에 나타낸다. 실시형태 1과 마찬가지로, N채널형 트랜지스터를 사용하여 소스 폴로어 회로를 구성한 경우와 P채널형 트랜지스터를 사용하여 소스 폴로어 회로를 구성한 경우에서는, 증폭측 전원선의 전위와 바이어스측 전원선의 전위의 대소(大小) 관계가 다르다.
본 실시형태에서도, 실시형태 1과 마찬가지로, 부하 용량 및 선택 스위치를 배치하는 것은 가능하다.
[실시예 1]
다음에, 주변에 구동회로를 탑재하고, 화소를 2차원으로 배치한 에어리어(area) 센서에 방전용 트랜지스터를 사용하여 프리방전을 행하는 경우의 실시예를 설명한다. 전체 회로도를 도 20에 나타낸다. 먼저, 화소가 2차원적으로 배열된 화소 배열부(2005)가 제공되어 있다. 각 화소의 게이트 신호선 및 리셋 신호선을 구동하기 위한 구동회로가 화소 배열부(2005)의 좌우에 배치되어 있다. 도 20에서는, 게이트 신호선용 구동회로(2006)가 좌측에, 리셋 신호선용 구동회로(2007)가 우측에 배치되어 있다. 화소 배열부(2005)의 상측에는 신호 처리용 회로 등이 배치되어 있다. 도 20에서는, 화소 배열부(2005) 위에 바이어스용 회로(2003)가 배치되어 있다. 이 바이어스용 회로(2003)는 각 화소의 증폭용 트랜지스터와 함께 소스 폴로어 회로를 형성한다. 바이어스용 회로(2003) 위에는 샘플 홀드 및 신호처리용 회로(2002)가 배치되어 있다. 여기서는, 신호를 일단 보존하거나, 아날로그/디지털 변환을 행하거나, 또는 잡음을 감소시키거나 하기 위한 회로 등이 배치되어 있다. 샘플 홀드 및 신호처리용 회로(2002) 위에는 신호 출력선용 구동회로(2001)가 배치되어 있다. 신호 출력선용 구동회로(2001)는 일시적으로 보존되었던 신호들을 순차적으로 출력하기 위한 신호를 출력한다. 그리고, 신호를 외부로 출력하기 전에, 최종 출력 증폭용 회로(2004)가 배치되어 있다. 여기서는, 샘플 홀드 및 신호처리용 회로(2002) 및 신호 출력선용 구동회로(2001)에 의해, 순차적으로 출력되는 신호를 외부로 출력하기 전에, 최종 출력 증폭용 회로(2004)에 의해 증폭한다. 따라서, 신호를 증폭하지 않은 경우에는 불필요하지만, 현실적으로는 배치되는 일이 많다.
다음에, 각 부분의 회로도를 나타낸다. 먼저, 화소들이 2차원적으로 배열된 화소 배열부(2005)의 내부로부터, 예로서, i번째 행 j번째 열의 화소부 회로(2008)의 회로도를 도 21에 나타낸다. 도 21에서는, i번째 행 j번째 열의 화소부 회로(2008)는 P채널형 리셋용 트랜지스터, P채널형 스위칭용 트랜지스터(2101), N채널형 증폭용 트랜지스터(2106), 및 광전 변환 소자(여기서는, 가장 대표적인 포토 다이오드(2104)임)로 구성되어 있다. 포토 다이오드(2104)의 P채널측 단자는 전원 기준선(2112)에 접속되고, 포토 다이오드(2104)의 N채널측 단자는 증폭용 트랜지스터(2106)의 게이트 단자에 접속되어 있다. 리셋용 트랜지스터(2107)의 게이트 단자에는 i번째 행의 리셋 신호선(2105)이 접속되고, 리셋용 트랜지스터(2107)의 소스 단자 및 드레인 단자는 j번째 열의 전원선(2109) 및 증폭용 트랜지스터(2106)의 게이트 단자에 접속되어 있다. 스위칭용 트랜지스터(2101)의 게이트 단자는 i번째 행의 게이트 신호선(2102)에 접속되고, 그의 소스 단자 및 드레인 단자는 j번째 열의 전원선(2109) 및 증폭용 트랜지스터(2106)의 게이트 단자에 접속되어 있다. 증폭용 트랜지스터(2106)의 소스 단자 및 드레인 단자는 j번째 열의 신호 출력선(2103) 및 스위칭용 트랜지스터(2101)에 접속되어 있다. i번째 행의 게이트 신호선(2102) 및 i번째 행의 리셋 신호선(2105)은, 종래기술에서와 같이, 그들의 배선이 횡방향으로 연장하여 있다.
소스 폴로어 회로에서의 배선과 대응시키면, j번째 열의 전원선(2109)이 증폭측 전원선(1103)에 대응하고, 전원 기준선(2112)이 바이어스측 전원선(1104)에 대응하고, 출력 단자(1107)가 j번째 열의 신호 출력선(2103)에 대응한다.
도 21에서는, 리셋용 트랜지스터(2107)는 P채널형으로 형성된다. 그러나, 리셋용 트랜지스터(2107)는 N채널형으로 형성될 수도 있다. N채널형의 경우, 리셋 동작 시에, 리셋용 트랜지스터(2107)의 게이트와 소스 사이의 전압이 크게 되지 않는다. 따라서, 리셋용 트랜지스터가 포화 영역에서 동작하게 되어, 포토 다이오드(2104)가 충분히 충전될 수 없다. 그 결과, 리셋용 트랜지스터(2107)는 N채널형에서도 동적하지만, P채널형으로 이용하는 것이 바람직하다.
스위칭용 트랜지스터(2101)는 i번째 행의 전원선(2109)과 증폭용 트랜지스터(2106) 사이에 배치되고, 또한, P채널형으로서 형성되는 것이 바람직하다. 그러나, 종래기술과 마찬가지로, 스위칭용 트랜지스터가 N채널형으로 형성되더라도 동작할 수 있기 때문에, N채널형이 사용될 수도 있다. 스위칭용 트랜지스터(2101)는 j번째 열의 신호 출력선(2103)과 증폭용 트랜지스터(2106) 사이에 배치될 수도 있다. 그러나, 신호를 정확하게 출력하는데 어려움이 있기 때문에, 스위칭용 트랜지스터(2101)는 i번째 행의 전원선(2109)과 증폭용 트랜지스터(2106) 사이에 배치되고, 또한, P채널형으로 형성되는 것이 바람직하다.
증폭용 트랜지스터(2106)에 대해서는, 도 21에서는, N채널형이 사용된다. 그러나, P채널형이 사용될 수도 있다. 그러나, P채널형을 사용하는 경우에는, 증폭용 트랜지스터를 바이어스용 트랜지스터와 조합하여 소스 폴로어 회로로서 동작시키기 위해서는, 회로의 접속 방법을 바꿀 필요가 있다. 즉, 도 21의 회로도에서, 단순히 증폭용 트랜지스터(2106)의 극성을 바꾸기만 해서는 동작하지 않는다.
그래서, P채널형의 증폭용 트랜지스터를 사용한 때의 회로 구성의 일 예를 도 22에 나타낸다. 도 21의 회로 구성과의 차이점은, 증폭용 트랜지스터(2206)의 극성이 P채널형인 것, 포토 다이오드의 방향이 역으로 되어 있는 것, 전원선과 전원 기준선이 교체되어 있는 것이다. 증폭용 트랜지스터에 P채널형을 사용하는 경우에는, 바이어스용 트랜지스터도 P채널형을 사용할 필요가 있다. 그 이유는, 바이어스용 트랜지스터를 정전류원으로서 동작시킬 필요가 있기 때문이다. 따라서, 도 22에서는, 참고를 위해, 바이어스용 트랜지스터(2211)도 설명하고 있다. 도 22에 나타낸 i번째 행 j번째 열의 화소부 회로(2008)는 N채널형 리셋용 트랜지스터(2207), N채널형 스위칭용 트랜지스터(2201), P채널형 증폭용 트랜지스터(2206), 광전 변환 소자(여기서는, 가장 대표적인 포토 다이오드(2204))로 구성되어 있다. 포토 다이오드(2204)의 N채널측 단자는 전원선(2209)에 접속되고, 그의 P채널측 단자는 증폭용 트랜지스터(2206)의 게이트 단자에 접속되어 있다. 리셋용 트랜지스터(2207)의 게이트 단자에는 i번째 행의 리셋 신호선(2205)이 접속되고, 그의 소스 단자 및 드레인 단자는 j번째 열의 전원 기준선(2212) 및 증폭용 트랜지스터(2206)의 게이트 단자에 접속되어 있다. 스위칭용 트랜지스터(2201)의 게이트 단자는 i번째 행의 게이트 신호선(2202)에 접속되고, 그의 소스 단자 및 드레인 단자는 j번째 열의 전원 기준선(2212) 및 증폭용 트랜지스터(2206)에 접속되어 있다. 증폭용 트랜지스터(2206)의 소스 단자 및 드레인 단자는 j번째 열의 신호 출력선(2203) 및 스위칭용 트랜지스터(2201)에 접속되어 있다. 바이어스용 트랜지스터(2211)의 게이트 단자에는 바이어스 신호선(2210)이 접속되고, 그의 소스 단자 및 드레인 단자는 j번째 열의 신호 출력선(2203) 및 전원선(2209)에 접속되어 있다.
소스 폴로어 회로에서의 배선과 대응시키면, j번째 열의 전원 기준선(2212)이 증폭측 전원선(1803)에 대응하고, 전원선(2209)이 바이어스측 전원선(1804)에 대응하고, 출력 단자(1807)가 j번째 열의 신호 출력선(2203)에 대응한다.
도 22에서는, 리셋용 트랜지스터(2207)에 N채널형이 사용된다. 그러나, 리셋용 트랜지스터(2207)는 P채널형으로 형성될 수도 있다. 그러나, P채널형이 사용되는 경우, 리셋 동작 시에, 리셋용 트랜지스터(2207)의 게이트 및 소스 사이의 전압이 크게 되지 않는다. 따라서, 리셋용 트랜지스터가 포화 영역에서 동작하게 되어, 포토 다이오드(2204)를 충분히 충전시킬 수 없다. 그 결과, 리셋용 트랜지스터는 P채널형을 사용하여도 동작하지만, N채널형을 사용하는 것이 바람직하다.
도 22에서는, 스위칭용 트랜지스터(2201)는 j번째 열의 전원 기준선(2212)과 증폭용 트랜지스터(2206) 사이에 배치되고, 또한, N채널형으로 형성되는 것이 바람직하다. 그러나, 스위칭용 트랜지스터가 P채널형으로 형성되어도 동작할 수 있기 때문에, P채널형도 사용될 수 있다. 스위칭용 트랜지스터(2201)는 j번째 열의 신호 출력선(2203)과 증폭용 트랜지스터(2206) 사이에 배치될 수도 있지만, 신호를 정확하게 출력하는데 어려움이 있기 때문에, 스위칭용 트랜지스터(2201)는 j번째 열의 전원 기준선(2212)과 증폭용 트랜지스터(2206) 사이에 배치되고, 또한, N채널형을 사용하여 형성되는 것이 바람직하다.
이와 같이, 도 21과 도 22를 비교하면 알 수 있는 바와 같이, 증폭용 트랜지스터의 극성이 다르면, 최적의 트랜지스터 구성도 다르다.
다음에, 바이어스용 회로(2003) 및 샘플 홀드 및 신호처리용 회로(2002)의 내부로부터, 1열분의 회로서 j번째 열의 주변회로(2009)의 회로도를 도 23에 나타낸다. 바이어스용 회로(2003)에는 바이어스용 트랜지스터(2311)가 배치되어 있다. 그의 극성은 각 화소의 증폭용 트랜지스터의 극성과 동일하다. 따라서, 화소의 증폭용 트랜지스터가 N채널형인 경우는, 바이어스용 트랜지스터도 N채널형으로 된다. 도 23에서는, 바이어스용 트랜지스터(2311)는 N채널형이다. 바이어스용 트랜지스터(2311)의 게이트 단자에는 바이어스 신호선(2310)이 접속되고, 그의 소스 단자 및 드레인 단자는 j번째 열의 신호 출력선(2303) 및 전원 기준선(2312)에 접속되어 있다(바이어스용 트랜지스터가 P채널형인 경우는, 전원 기준선 대신에 전원선이 사용된다). 바이어스용 트랜지스터(2311)는 각 화소의 증폭용 트랜지스터와 함께 소스 폴로어 회로로서 동작한다. 전송용 트랜지스터(2313)의 게이트 단자에는 전송 신호선(2314)이 접속되고, 그의 소스 단자 및 드레인 단자는 j번째 열의 신호 출력선(2303) 및 부하 용량(2315)에 접속되어 있다. 전송용 트랜지스터는 신호 출력선(2303)의 전위를 부하 용량(2315)으로 전송할 때 동작한다. 따라서, P채널형 전송용 트랜지스터를 추가되어, N채널형 전송용 트랜지스터(2314)와 병렬로 접속할 수도 있다. 부하 용량(2315)은 전송용 트랜지스터(2313) 및 전원 기준선(2312)에 접속되어 있다. 부하 용량(2315)은 신호 출력선(2303)으로부터 출력되는 신호를 일시적으로 축적하는 역할을 한다. 방전용 트랜지스터(2316)의 게이트 단자는 프리방전 신호선(2317)에 접속되고, 그의 소스 단자 및 드레인 단자는 부하 용량(2315) 및 전원 기준선(2312)에 접속되어 있다. 방전용 트랜지스터(2316)는 신호 출력선(2303)의 전위를 부하 용량(2315)에 입력하기 전에 부하 용량(2315)에 일시적으로 축적된 전하를 방전시키도록 동작한다.
아날로그/디지털 신호 변환회로, 잡음 감소 회로 등을 배치하는 것도 가능하다.
그리고, 부하 용량(2315)과 최종 출력선(2320) 사이에 최종 선택용 트랜지스터(2319)가 접속된다. 최종 선택용 트랜지스터(2319)의 소스 단자 및 드레인 단자는 부하 용량(2315) 및 최종 출력선(2320)에 접속되고, 그의 게이트 단자는 j번째 열의 최종 선택선(2318)에 접속된다. 최종 선택선은 첫번째 열로부터 순차적으로 스캐닝된다. 그리고, j번째 열의 최종 선택선(2318)이 선택되고, 최종 선택용 트랜지스터(2319)가 도통 상태로 되면, 부하 용량(2315)의 전위와 최종 출력선(2320)의 전위가 같게 된다. 그 결과, 부하 용량(2315)에 축적된 신호를 최종 출력선(2320)으로 출력할 수 있다. 그러나, 최종 출력선(2320)으로 신호를 출력하기 전에, 최종 출력선(2320)에 전하가 축적되어 있으면, 그 전하에 의해, 최종 출력선(2320)으로 신호를 출력한 때의 전위가 영향을 받는다. 그래서, 최종 출력선(2320)으로 신호를 출력하기 전에, 최종 출력선(2320)의 전위를 어떤 전위값으로 초기화하여야 한다. 도 23에서는, 최종 출력선(2320)과 전원 기준선(2312) 사이에 최종 리셋용 트랜지스터(2322)를 배치하고 있다. 그리고, 최종 리셋용 트랜지스터(2322)의 게이트 단자에는, j번째 열의 최종 선택선(2321)이 접속되어 있다. j번째 열의 최종 선택선(2318)을 선택하기 전에, j번째 열의 최종 리셋선(2321)을 선택하여, 최종 출력선(2320)의 전위를 전원 기준선(2312)의 전위로 초기화한다. 그후, j번째 열의 최종 선택선(2318)을 선택하여, 부하 용량(2315)에 축적된 신호를 최종 출력선(2320)으로 출력한다.
최종 출력선(2320)으로 출력되는 신호는 그 대로 외부로 추출될 수도 있다. 그러나, 신호가 미약하기 때문에, 외부로 추출하기 전에 신호를 증폭하여 두는 경우가 많다. 그를 위한 회로로서, 최종부 회로(2010)의 회로 구성을 도 24에 나타낸다. 신호를 증폭하는 회로로서, 연산 증폭기와 같은 다양한 종류의 것이 있다. 신호를 증폭하는 회로이면, 어떠한 회로이어도 좋지만, 여기서는, 가장 간단한 회로 구성으로서, 소스 폴로어 회로를 나타낸다. 도 24에서는, N채널형인 경우를 나타낸다. 최종 출력 증폭용 회로(2004)에의 입력은 최종 출력선(2402)이 된다. 최종 출력선(2402)에는 첫번째 열로부터 순차적으로 신호가 출력된다. 그 신호는 최종 출력 증폭용 회로(2004)에 의해 증폭된 다음, 외부로 출력된다. 최종 출력선(2402)은 최종 출력 증폭기-증폭용 트랜지스터(2404)의 게이트 단자에 접속된다. 최종 출력 증폭기-증폭용 트랜지스터(2404)의 드레인 단자는 전원선(2404)에 접속되고, 그의 소스 단자는 출력 단자가 된다. 최종 출력 증폭기-바이어스용 트랜지스터(2403)의 게이트 단자는 최종 출력 증폭용 바이어스 신호선(2405)에 접속되고, 그의 소스 단자 및 드레인 단자는 전원 기준선(2407) 및 최종 출력 증폭기-증폭용 트랜지스터(2404)의 소스 단자에 접속된다.
도 25에는, P채널형인 경우의 소스 폴로어 회로를 사용한 경우의 회로도를 나타낸다. 도 24와의 차이점은, 전원선과 전원 기준선을 반대로 한 것이다. 최종 출력선(2502)은 최종 출력 증폭기-증폭용 트랜지스터(2504)의 게이트 단자에 접속된다. 최종 출력 증폭기-증폭용 트랜지스터(2504)의 드레인 단자는 전원 기준선(2507)에 접속되고, 그의 소스 단자는 출력 단자가 된다. 최종 출력 증폭기-바이어스용 트랜지스터(2503)의 게이트 단자는 최종 출력 증폭용 바이어스 신호선(2505)에 접속된다. 최종 출력 증폭기-바이어스용 트랜지스터(2503)의 소스 단자 및 드레인 단자는 전원선(2506) 및 최종 출력 증폭기-증폭용 트랜지스터(2504)의 소스 단자에 접속된다. 최종 출력 증폭용 바이어스 신호선(2505)의 전위값은 N채널형을 사용한 경우의 최종 출력 증폭용 바이어스 신호선(2405)의 전위값과 다르다.
도 24 및 도 25에서는, 소스 폴로어 회로를 1단(段)만으로 구성하였으나, 복수 단으로 구성하여도 좋다. 예를 들어, 2단으로 구성하는 경우에는, 1단째의 출력 단자는 2단째의 입력 단자에 접속하면 된다. 또한, 각각의 단에서, N채널형을 사용하여도 좋고, 또는 P채널형을 사용하여도 좋다.
게이트 신호선 및 리셋 신호선용 구동회로(2006), 전원선용 구동회로(2207), 및 신호 출력선용 구동회로(AZ01)는 단지 펄스 신호를 출력하고 있을 뿐인 회로이다. 따라서, 공지의 기술을 사용하여 실시할 수 있다.
다음에, 신호의 타이밍 차트에 대하여 설명한다. 먼저, 도 20의 회로에서의 타이밍 차트를 도 26에 나타낸다. 리셋 신호선은 첫번째 행으로부터 순차적으로 스캐닝된다. 예를 들어, 먼저, (i-1)번째 행을 선택하고, 이어서, i번째 행을 선택하고, 그 다음, (i+1)번째 행을 선택한다. 다시 동일 행을 선택할 때까지의 기간이 프레임 기간에 상당한다. 마찬가지로, 게이트 신호선도 첫번째 행으로부터 순차적으로 스캐닝된다. 그러나, 리셋 신호선을 스캐닝하기 시작하는 타이밍보다도, 게이트 신호선을 스캐닝하기 시작하는 타이밍이 늦다. 예를 들어, i번째 행의 화소를 보면, i번째 행의 리셋 신호선이 선택되고, 그 후, i번째 행의 게이트 신호선이 선택된다. i번째 행의 게이트 신호선이 선택되면, i번째 행의 화소로부터 신호가 출력된다. 화소가 리셋되고부터 신호를 출력할 때까지의 기간이 축적 시간이 된다. 축적 시간 중에, 포토 다이오드에서 광에 의해 생성되는 전하를 축적한다. 각 행에서, 리셋되는 타이밍과 신호를 출력하는 타이밍은 다르다. 따라서, 축적 시간은 모든 행의 화소에서 같지만, 신호가 축적되는 시각(時刻)은 다르다.
다음에, 도 23에서의 신호의 타이밍 차트를 도 27에 나타낸다. 동작은 반복적으로 이루어지기 때문에, 예로서, i번째 행의 게이트 신호선이 선택되고 있을 때를 고려한다. 먼저, i번째 행의 게이트 신호선(2102)이 선택된 후, 프리방전 신호선(2317)을 선택하여 방전용 트랜지스터(2316)를 도통 상태로 한다. 그 후, 전송 신호선(2314)을 선택한다. 그러면, i번째 행의 화소로부터 각 열의 신호가 각 열의 부하 용량(2315)으로 출력된다.
i번째 행의 모든 화소의 신호를 모든 열의 부하 용량(2315)에 축적한 후, 각 열의 신호를 최종 출력선(2320)으로 순차적으로 출력한다. 전송 신호선(2314)이 비선택으로 되고부터 게이트 신호선이 선택될 때까지의 기간 중, 신호 출력선용 구동회로(2001)에 의해 모든 열을 스캐닝한다. 먼저, 첫번째 열의 최종 리셋선을 선택하고, 최종 리셋용 트랜지스터(2322)를 도통 상태로 하여, 최종 출력선(2320)의 전위를 전원 기준선(2312)의 전위로 초기화한다. 그후, 첫번째 열의 최종 선택선(2318)을 선택하고, 최종 선택용 트랜지스터(2319)를 도통 상태로 하여, 첫번째 열의 부하 용량(2315)의 신호를 최종 출력선(2320)으로 출력한다. 이어서, 두번째 열의 최종 리셋선을 선택하고, 최종 리셋용 트랜지스터(2322)를 도통 상태로 하여, 최종 출력선(2320)의 전위를 전원 기준선(2312)의 전위로 초기화한다. 그 후, 두번째 열의 최종 선택선(2318)을 선택하고, 최종 선택용 트랜지스터(2319)를 도통 상태로 하여, 두번째 열의 부하 용량(2315)의 신호를 최종 출력선(2320)으로 출력한다. 그 후에도, 동일 동작을 반복한다. 마찬가지로, j번째 행의 경우에도, j번째 열의 최종 리셋선을 선택하고, 최종 리셋용 트랜지스터(2322)를 도통 상태로 하여, 최종 출력선(2320)의 전위를 전원 기준선(2312)의 전위로 초기화한다. 그후, j번째 열의 최종 선택선(2318)을 선택하고, 최종 선택용 트랜지스터(2319)를 도통 상태로 하여, j번째 열의 부하 용량(2315)의 신호를 최종 출력선(2320)으로 출력한다. 다음에, (j+1)번째 열의 최종 리셋선을 선택하고, 최종 리셋용 트랜지스터(2322)를 도통 상태로 전환되여, 최종 출력선(2320)의 전위를 전원 기준선(2312)의 전위로 초기화한다. 그후, (j+1)번째 열의 최종 선택선(2318)을 선택하고, 최종 선택용 트랜지스터(2319)를 도통 상태로 하여, (j+1)번째 열의 부하 용량(2315)의 신호를 최종 출력선(2320)으로 출력한다. 그 후에도, 동일 동작을 반복하여, 모든 열의 신호를 최종 출력선으로 순차적으로 출력한다. 이 동작 중에, 바이어스 신호선(2310)은 일정한 채로 있다. 최종 출력선(2320)으로 출력된 신호는 최종 출력 증폭용 회로(2004)에 의해 증폭된 다음, 외부로 출력된다.
다음에, (i+1)번째 행의 게이트 신호선이 선택된다. i번째 행의 게이트 신호선이 선택된 때 행해지는 것과 동일한 동작이 행해진다. 그 다음, 다음 행의 게이트 신호선이 더 선택되고, 동일한 동작이 반복된다.
여기서, 바이어스 신호선(2310)의 전위에 대하여 설명한다. 도 23에서는, 바이어스용 트랜지스터(2311)가 다수 배치되어 있다. 따라서, 다수의 바이어스용 트랜지스터(2311)의 스레시홀드 전압에 편차가 있어도, 모든 바이어스용 트랜지스터(2311)가 도통 상태로 되어 있을 필요가 있다. 그 결과, 바이어스용 트랜지스터의 게이트와 소스 사이의 전압의 절대값은 모든 바이어스용 트랜지스터를 도통 상태로 하는데 필여한 게이트와 소스 사이의 전압의 절대값의 최소값과 같게 될 필요가 있다.
광전 변환 등을 행하는 센서부에 관해서는, 통상의 PN형 포토 다이오드 이외에, PIN형 다이오드, 애벌란시 다이오드, NPN 매립형 다이오드, 쇼트키 다이오드, X선용 포토 컨덕터, 및 적외선용 센서 등이 사용될 수도 있다. 또한, 형광재 또는 신틸레이터(scintillator)에 의해 X선을 광으로 변환한 후, 그 광을 판독할 수도 있다.
지금까지 설명한 바와 같이, 광전 변환 소자는 소스 폴로어 회로의 입력 단자에 접속되는 일이 많다. 그러나, 포토 게이트형과 같이, 스위치를 사이에 끼워도 좋고, 또는 대수(對數) 변환형과 같이, 광 강도의 대수값이 되도록 처리된 후의 신호를 입력 단자에 입력할 수도 있다.
본 실시예에서는, 화소들이 2차원적으로 배치된 에어리어 센서에 대하여 설명하였지만, 화소들이 1차원적으로 배치된 라인 센서를 실현할 수도 있다.
[실시예 2]
본 실시예에서는, 주변에 구동회로를 탑재하고, 화소들을 2차원적으로 배치한 에어리어 센서에서 바이어스 신호선을 제어하여 프리방전을 행하는 경우를 설명한다. 실시예 1과 다른 점은 회로도의 일부(도 23)와 신호 타이밍 차트의 일부(도 27)만이다. 따라서, 도 23에 대응하는 도면으로서 도 29를 나타내고, 도 27에 대응하는 도면으로서 도 28를 나타낸다.
도 29는 도 23에서 방전용 트랜지스터(2316) 및 프리방전 신호선(2317)을 배제한 도면이다.
다음에, 도 29에서의 신호의 타이밍 차트를 도 28에 나타낸다. 동작이 반복되기 때문에, 예로서, i번째 행의 게이트 신호선이 선택되고 있을 때를 고려한다. 먼저, i번째 행의 게이트 신호선(2102)이 선택된 후, 바이어스 신호선(2910)의 전위와 전송용 트랜지스터(2913)의 전위를 크게 하여, 프리방전을 실행한다. 그 후, 바이어스 신호선(2910)의 전위를 본래의 값으로 복귀시킨다. 그러면, i번째 행의 화소로부터 각 열의 신호가 각 열의 부하 용량(2915)으로 출력된다. 그리고, i번째 행의 모든 화소의 신호를 각 열의 부하 용량(2915)에 축적한 후, 각 열의 신호를 최종 출력선(2920)으로 순차로 출력한다.
본 실시예에서는, 프리방전 시에는, 바이어스 전위(Vb)가 변화한다. 따라서, 바이어스 신호선(2910)에는, 바이어스 전위(Vb)를 변화시키기 위해 신호 발생 장치가 접속될 수도 있다.
[실시예 3]
본 발명의 센서를, TFT를 사용하여 유리 기판상에 제작하는 경우의 제작방법에 대하여 도 30∼도 33을 사용하여 설명한다.
먼저, 도 30(A)에 나타낸 바와 같이, 유리 기판(200)상에 하지막(201)을 300 nm의 두께로 형성한다. 본 실시예에서는, 하지막(201)으로서 질화산화규소막을 적층하야 사용한다. 이때, 유리 기판(200)에 접촉하는 막 중의 질소 농도를 10∼25 중량%로 하는 것이 좋다. 또한, 하지막(201)에 방열 효과를 가지게 하는 것이 효과적이고, DLC(diamond-like carbon: 다이아몬드와 닮은 탄소) 막을 제공될 수도 있다.
다음에, 하지막(201)상에 비정질 규소막(도시되지 않음)을 공지의 성막법에 의해 50 nm의 두께로 형성한다. 비정질 규소막에 한정할 필요는 없고, 비정질 구조를 함유하는 반도체막(미(微)결정 반도체막을 포함)이어도 좋다. 또한, 비정질 규소 게르마늄 막과 같은, 비정질 구조를 함유하는 화합물 반도체막도 사용될 수 있다. 또한, 막 두께는 20∼100 nm로 될 수 있다.
그 다음, 공지의 기술에 의해 비정질 규소막을 결정화하여 결정성 규소막(다결정성 규소막 또는 폴리실리콘막이라고도 함)(202)을 형성한다. 공지의 결정화 방법으로서는, 전기로를 사용한 열 결정화 방법, 레이저 광을 이용한 레이저 어닐 결정화 방법, 및 적외선을 이용한 램프 어닐 결정화 방법이 있다. 본 실시예에서는, XeCl 가스를 사용한 엑시머 레이저광을 사용하여 결정화하였다.
본 실시예에서는, 선형으로 가공된 펄스 발진형 엑시머 레이저광을 사용하지만, 장방형이어도 좋고, 연속 발진형 아르곤 레이저광 및 연속 발진형 엑시머 레이저광을 사용될 수도 있다.
본 실시예에서는, 결정성 규소막을 TFT의 활성층으로서 사용하지만, 비정질 규소막을 사용하는 것도 가능하다.
오프 전류를 감소시킬 필요가 있는 리셋용 트랜지스터의 활성층을 비정질 규소막으로 형성하고, 증폭용 트랜지스터의 활성층을 결정성 규소막으로 형성하는 것이 효과적이다. 비정질 규소막은 캐리어 이동도가 낮기 때문에, 전류가 흐르기 어려워, 오프 전류가 쉽게 흐르지 않는다. 즉, 전류가 쉽게 흐르지 않는 비정질 규소막과 전류가 쉽게 흐르는 결정성 규소막 모두의 이점을 취할 수 있다.
다음에, 도 30(B)에 나타낸 바와 같이, 결정성 규소막(202)상에 산화규소막으로 된 보호막(203)을 130 nm의 두께로 형성한다. 이 두께는 100∼200 nm(바람직하게는 130∼170 nm)의 범위에서 선택될 수 있다. 또한, 규소를 함유하는 절연막이라면, 다른 막도 사용될 수 있다. 이 보호막(203)은, 불순물을 첨가할 때 결정성 규소막이 플라즈마에 직접 노출되지 않도록 하기 위해, 그리고 불순물의 정밀한 농도 제어를 가능하게 하기 위해 형성된다.
그 다음, 보호막(203)상에 레지스트 마스크(204a, 204b, 204c)을 형성하고, 보호막(203)을 통과하여 n형을 부여하는 불순물 원소(이하, n형 불순물 원소라 함)를 첨가한다. n형 불순물 원소로서는, 대표적으로는 주기율표 15족에 속하는 원소, 전형적으로는 인 또는 비소를 사용할 수 있다. 본 실시예에서는, 포스핀(PH3)을 질량 분리없이 플라즈마 여기한 플라즈마 도핑법을 사용하여, 인을 1×1018 원자/cm3의 농도로 첨가한다. 물론, 질량 분리를 행하는 이온 주입법을 사용할 수도 있다.
이 공정에 의해 형성되는 n형 불순물 영역(b)(205a, 205b)에는 n형 불순물 원소가 2×1016∼5×1019 원자/cm3(대표적으로는, 5×1017∼5×1018 원자/cm3)의 농도로 함유되도록 도즈량을 조절한다.
그 다음, 도 30(C)에 나타낸 바와 같이, 보호막(203) 및 레지스트 마스크(204a, 204b, 204c)를 제거하고, 첨가된 n형 불순물 원소의 활성화를 행한다. 활성화 수단으로는 공지의 활성화 방법을 사용할 수 있지만, 본 실시예에서는 엑시머 레이저광의 조사(레이저 어닐)에 의해 활성화를 행한다. 물론, 펄스 발진형 엑시머 레이저이어도 좋고, 연속 발진형 엑시머 레이저이어도 좋고, 엑시머 레이저광에 한정될 필요는 없다. 첨가된 불순물 원소의 활성화가 목적이므로, 결정성 규소막이 용융하지 않는 정도의 에너지로 조사하는 것이 바람직하다. 보호막(203)을 그 대로 두고 레이저광을 조사하여도 좋다.
이 레이저광에 의한 불순물 원소의 활성화 시에 열처리(노 어닐)에 의한 불순물 원소의 활성화를 병용하여도 상관없다. 열처리에 의한 활성화를 행하는 경우에는, 기판의 내열성을 고려하여 약 450∼550℃의 열처리를 행하는 것이 좋다.
이 공정에 의해 n형 불순물 영역(b)(205a, 205b)의 단부, 즉, n형 불순물 영역(b)(205a, 205b)의 주위에 존재하는 n형 불순물 원소를 첨가하지 않은 영역과의 경계부(접합부)가 명확하게 된다. 이것은, 후에 TFT가 완성된 지점에서 LDD 영역과 채널 형성 영역이 매우 양호한 접합부를 형성할 수 있다는 것을 의미한다.
그 다음, 도 30(D)에 나타낸 바와 같이, 결정성 규소막의 불필요한 부분을 제거하여, 섬 모양의 반도체막(이하, 활성층이라 함)(206∼210)을 형성한다.
그 다음, 도 31(A)에 나타낸 바와 같이, 활성층(206∼210)을 덮도록 게이트 절연막(211)을 형성한다. 게이트 절연막(211)으로서는, 10∼200 nm, 바람직하게는 50∼150 nm의 두께를 가지는, 규소를 함유하는 절연막을 사용할 수 있다. 이것은 단층 구조이어도 좋고 또는 적층 구조이어도 좋다. 본 실시예에서는, 두께 110 nm의 질화산화규소막을 사용한다.
다음에, 두께 200∼400 nm의 도전막을 형성하고, 패터닝하여, 게이트 전극(212∼216)을 형성한다. 본 실시예에서는, 게이트 전극과, 그 게이트 전극에 전기적으로 접속된 인출 배선(이하, 게이트 배선이라 함)을 동일 재료로 형성한다. 물론, 게이트 전극과 게이트 배선을 서로 다른 재료로 형성할 수도 있다. 구체적으로는, 게이트 전극보다 낮은 저항을 가진 재료로 게이트 배선을 형성하다. 이것은, 게이트 전극으로서는 미세가공이 가능한 재료를 사용하고, 게이트 배선에는 미세가공은 할 수 없어도 배선 저항이 작은 재료를 사용하기 때문이다. 이러한 구조로 함으로써, 게이트 배선의 배선 저항을 매우 작게 할 수 있기 때문에, 면적이 큰 센서부를 형성할 수 있다. 즉, 대각선 길이 10인치 이상(또한, 30 인치 이상)의 화면 크기를 가지는 센서부를 가진 에어리어 센서를 실현하는데 있어서는, 상기한 화소 구조는 매우 효과적이다.
게이트 전극은 단층의 도전막으로 형성될 수도 있지만, 필요에 따라 2층 또는 3층의 적층막으로 하는 것이 바람직하다. 게이트 전극(212∼216)의 재료로서는 공지의 어떠한 도전막이라도 사용할 수 있다.
대표적으로는, 알루미늄(Al), 탄탈(Ta), 티탄(Ti), 몰리브덴(Mo), 텅스텐(W), 크롬(Cr) 및 실리콘(Si)으로 이루어진 군에서 선택된 원소로 된 막, 또는 상기 원소의 질화물로 된 막(대표적으로는, 질화 탄탈막, 질화 텅스텐막 또는 질화 티탄막), 또는 상기 원소들을 조합시킨 합금 막(대표적으로는, Mo-W 합금 또는 Mo-Ta 합금), 또는 상기 원소의 규화물로 된 막(대표적으로는, 규화 텅스텐막 또는 규화 티탄막)을 사용할 수 있다. 물론, 상기 막들은 단층 또는 적층으로서 사용될 수 있다.
본 실시예에서는, 두께 30 nm의 질화텅스텐(WN)막과 두께 370 nm의 텅스텐(W)막의 적층막을 사용하였다. 이 적층막은 스퍼터링법에 의해 형성될 수 있다. 또한, 스퍼터링 가스로서 크세논(Xe)이나 네온(Ne)과 같은 불활성 가스를 첨가하면, 응력에 의한 막의 벗겨짐을 방지할 수 있다.
이때, 게이트 전극(213, 216)은 각각 게이트 절연막(211)을 사이에 두고 n형 불순물 영역(b)(205a, 205b)의 일부와 겹치도록 형성된다. 이 겹침부분은 나중에 게이트 전극과 겹친 LDD 영역이 된다.
다음에, 도 31(B)에 나타낸 바와 같이, 게이트 전극(212∼216)을 마스크로 하여 자기정합적으로 n형 불순물 원소(본 실시예에서는 인)를 첨가한다. 이렇게 하여 형성되는 n형 불순물 영역(c)(217∼224)에는 n형 불순물 영역(b)(205a, 205b)의 1/10∼1/2(대표적으로는, 1/4∼1/3)의 농도로 인이 첨가되도록 조절한다. 구체적으로는, 1×1016∼5×1018 원자/cm3(전형적으로는, 3×1017∼3×1018 원자/cm3)의 농도가 바람직하다.
다음에, 도 31(C)에 나타낸 바와 같이, 게이트 전극(212, 214, 215)을 덮도록 레지스트 마스크(225a∼225c)를 형성하고, n형 불순물 원소(본 실시예에서는 인)를 첨가하여, 인을 고농도로 함유하는 n형 불순물 영역(a)(226∼233)을 형성한다. 여기서도 포스핀(PH3)을 이용한 이온 도핑법을 사용하고, 이 영역의 인 농도는 1×1020∼1×1021 원자/cm3(대표적으로는, 2×1020∼5×1021 원자/cm3)이 되도록 조절한다.
이 공정에 의해 n채널형 TFT의 소스 영역 또는 드레인 영역이 형성된다. 그리고, n채널형 TFT에서는, 도 31(B)의 공정에서 형성된 n형 불순물 영역(217, 218, 222, 223)의 일부를 남긴다. 이 남은 영역이 LDD 영역이 된다.
다음에, 도 31(D)에 나타낸 바와 같이, 레지스트 마스크(225a∼225d)를 제거하고, 새로운 레지스트 마스크(234a, 234b)를 형성한다. 그 다음, p형 불순물 원소(본 실시예에서는 붕소)를 첨가하여, 고농도로 붕소를 함유하는 p형 불순물 영역(235, 236)을 형성한다. 여기서는, 디보란(B2H6)을 이용한 이온 도핑법에 의해 붕소를 3×1020∼3×1021 원자/cm3(대표적으로는, 5×1020∼1×1021 원자/cm3)의 농도가 되도록 첨가한다.
불순물 영역(235, 236)에 이미 인이 1×1020∼1×1021 원자/cm3의 농도로 첨가되어 있지만, 여기서 첨가되는 붕소는 그의 적어도 3배 이상의 농도로 첨가된다. 그 때문에, 이미 형성된 n형 불순물 영역이 p형으로 완전히 반전하여, p형 불순물 영역으로서 기능한다.
다음에, 레지스트 마스크(234a, 234b)를 제거한 후, 각각의 농도로 첨가된 n형 또는 p형 불순물 원소를 활성화한다. 활성화 수단으로서는, 노 어닐법, 레이저 어닐법 또는 램프 어닐법이 사용될 수 있다. 본 실시예에서는, 전기로에서 질소 분위기 중에 550℃로 4시간 열처리를 행한다.
이때, 분위기 중의 산소를 극력 제거하는 것이 중요하다. 그 이유는, 산소가 소량이라도 존재하면 게이트 전극의 노출된 표면이 산화되어, 저항의 증가를 초래하기 때문이다. 따라서, 상기 활성화 공정에서의 분위기 중의 산소 농도는 1 ppm 이하, 바람직하게는 0.1 ppm 이하로 하는 것이 바람직하다.
다음에, 도 32(A)에 나타낸 바와 같이, 제1 층간절연막(237)을 형성한다. 제1 층간절연막(237)으로서는, 규소를 함유하는 절연막을 단층으로 사용하거나 또는 적층막이 사용될 수 있다. 또한, 막 두께는 400 nm∼1.5 ㎛로 하면 좋다. 본 실시예에서는, 두께 200 nm의 질화산화규소막상에 두께 800 nm의 산화규소막을 적층한 구조로 하였다.
또한, 3∼100%의 수소를 함유하는 분위기에서 300∼450℃로 1∼12시간 열처리를 행하여, 수소화 처리를 행한다. 이 공정은, 열적으로 여기된 수소에 의해 반도체막의 댕글링 본드(dangling bond)를 수소 종단하는 공정이다. 수소화의 다른 수단으로서 플라즈마 수소화(플라즈마에 의해 여기된 수소를 사용)를 행할 수도 있다.
수소화 처리는 제1 층간절연막(237)을 형성하는 도중에 삽입될 수도 있다. 즉, 두께 200 nm의 질화산화규소막을 형성한 후에 상기와 같이 수소화를 행하고, 그 후에 나머지 800 nm 두께의 산화규소막을 형성할 수도 있다.
다음에, 게이트 절연막(211) 및 제1 층간절연막(237)에 콘택트 홀을 형성하고, 소스 배선(238∼242) 및 드레인 배선(243∼247)을 형성한다. 본 실시예에서는, 이 전극을, 두께 100 nm의 티탄막, 두께 300 nm의 티탄 함유 알루미늄막, 및 두께 150 nm의 티탄막을 스퍼터링법에 의해 연속적으로 형성한 3층 구조의 적층막으로 한다. 물론, 다른 도전막이 사용될 수도 있다.
그 다음, 제1 패시베이션막(248)을 50∼500 nm(대표적으로는, 200∼300 nm)의 두께로 형성한다. 본 실시예에서는, 제1 패시베이션 막(248)으로서 두께 300 nm의 질화산화규소막을 사용한다. 이것은 질화규소막으로 대체될 수도 있다. 질화산화규소막을 형성하기 전에, H2 또는 NH3와 같은 수소 함유 가스를 사용하여 플라즈마 처리를 행하는 것이 효과적이다. 이 전(前)처리에 의해 여기된 수소가 제1 층간절연막(237)에 공급되고, 열처리를 행함으로써 제1 패시베이션막(248)의 막질이 개선된다. 그것과 동시에, 제1 층간절연막(237)에 첨가된 수소가 하부측으로 확산하기 때문에, 활성층을 효과적으로 수소화할 수 있다.
다음에, 도 32(B)에 나타낸 바와 같이, 유기 수지로 된 제2 층간절연막(249)을 형성한다. 유기 수지로서는, 폴리이미드, 폴리아미드, 아크릴, BCB(벤조시클로부텐) 등을 사용할 수 있다. 특히, 제2 층간절연막(249)은 평탄화의 의미가 강하므로, 평탄성이 우수한 아크릴이 바람직하다. 본 실시예에서는, TFT에 의해 형성되는 단차(段差)를 충분히 평탄화하는 두께로 아크릴 막을 형성한다. 이 막 두께는 바람직하게는 1∼5 μm(더 바람직하게는, 2∼4 μm)인 것이 좋다.
다음에, 제2 층간절연막(249) 및 제1 패시베이션막(248)에 드레인 배선(245)에 이르는 콘택트 홀을 형성하고, 드레인 배선(245)에 접하도록 포토 다이오드의 캐소드 전극(250)을 형성한다. 본 실시예에서는, 캐소드 전극(250)으로서 스퍼터링법에 의해 형성한 알루미늄막을 사용하지만, 다른 금속들, 예를 들어, 티탄, 탄탈, 텅스텐 및 구리를 사용할 수도 있다. 또한, 티탄과 알루미늄과 티탄으로 된 적층막을 사용할 수도 있다.
다음에, 수소를 함유하는 비정질 규소막을 기판 전면(全面)에 성막한 후에 패터닝하여, 광전 변환층(251)을 형성한다. 그 다음, 기판 전면에 투명 도전막을 형성한다. 본 실시예에서는, 투명 도전막으로서 두께 200 nm의 ITO 막을 스퍼터링법으로 성막한다. 투명 도전막을 패터닝하여, 애노드 전극(252)을 형성한다.(도 32(C))
그 다음, 도 33(A)에 나타낸 바와 같이, 제3 층간절연막(253)을 형성한다. 제3 층간절연막(253)으로서 폴리이미드, 폴리아미드, 폴리이미드 아미드, 아크릴과 같은 수지를 사용함으로써, 평탄한 표면을 얻을 수 있다. 본 실시예에서는, 제3 층간절연막(253)으로서, 두께 0.7 μm의 폴리이미드막을 기판 전면에 형성하였다.
다음에, 제3 층간절연막(253)에 애노드 전극(252)에 이르는 콘택트 홀을 형성하고, 센서용 배선(254)을 형성한다. 본 실시예에서는, 알루미늄 합금막(1 중량%의 티탄을 함유하는 알루미늄막)을 300 nm의 두께로 형성한다.
이렇게 하여 도 33(B)에 나타낸 바와 같은 구조의 센서 기판이 완성된다.
부호 270은 증폭용 TFT를 나타내고, 271은 스위칭용 TFT를, 272는 리셋용 TFT를, 273은 바이어스용 TFT를, 274는 방전용 TFT를 나타낸다.
본 실시예에서는, 증폭용 TFT(270) 및 바이어스용 TFT(273)가 n채널형 TFT이고, 각각의 소스 영역측 및 드레인 영역측 모두에 LDD 영역(281, 282, 284, 285)을 가진다. 이들 LDD 영역(281, 282, 284, 285)은 게이트 절연막(211)을 사이에 두고 게이트 전극(212, 215)과 겹쳐 있지 않다. 상기 구성에 의해, 증폭용 TFT(270) 및 바이어스용 TFT(273)는 핫 캐리어 주입을 극력 감소시킬 수 있다.
또한, 본 실시예에서는, 스위칭용 TFT(271) 및 방전용 TFT(274)가 n채널형 TFT이고, 각각의 드레인 영역측에만 LDD 영역(283, 286)을 가진다. 이 LDD 영역(283, 286)은 게이트 절연막(211)을 사이에 두고 게이트 전극(213, 216)과 겹쳐 있다.
드레인 영역측에만 LDD 영역(283, 286)을 형성하고 있는 것은 핫 캐리어 주입을 감소시키고 동작 속도를 떨어뜨리지 않기 위한 배려이다. 또한, 스위칭용 TFT(271) 및 방전용 TFT(274)는 오프 전류값에 너무 신경쓸 필요가 없고, 그 보다도 동작 속도를 중시하는 것이 좋다. 따라서, LDD 영역(283, 286)은 게이트 전극(213, 216)과 완전히 겹쳐, 저항 성분을 극력 감소시키는 것이 바람직하다. 즉, 소위 오프셋은 없게 하는 것이 좋다. 특히, 소스 신호선 구동회로 또는 게이트 신호선 구동회로를 15∼20 V로 구동시키는 경우, 본 실시예의 방전용 TFT(274)의 상기 구성은 핫 캐리어 주입을 감소시키고 또한 동작 속도를 떨어뜨리지 않는데 효과적이다.
또한, 본 실시예에서는, 리셋용 TFT(272)는 p채널형 TFT이고, LDD 영역을 가지고 있지 않다. p채널형 TFT는 핫 캐리어 주입에 의한 열화(劣化)가 거의 문제로 되지 않으므로, LDD 영역을 특별히 형성하지 않아도 좋다. 물론, n채널형 TFT와 마찬가지로, LDD 영역을 형성하여 핫 캐리어 대책을 강구하는 것도 가능하다. 또한, 리셋용 TFT(272)는 n채널형 TFT일 수도 있다.
그리고, 기판상에 형성된 소자 또는 회로로부터 도출되는 단자와 외부 신호 단자를 접속하기 위한 커넥터(가요성 인쇄회로, FPC)를 부착하여 제품으로서 완성한다.
본 실시예에서는, 유리상의 TFT 또는 포토 다이오드를 사용하여 센서를 제작하고 있으나, 단결정 실리콘 기판상의 트랜지스터를 사용하여 센서를 제작할 수도 있다.
[실시예 4]
본 발명을 실시하여 형성된 센서는 다양한 전자 기기에 사용될 수 있다. 그러한 본 발명의 전자 기기로서는, 스캐너, 디지털 스틸 카메라, X선 카메라, 휴대용 정보 단말기(모바일 컴퓨터, 휴대 전화기 및 휴대형 게임기), 노트북형 퍼스널 컴퓨터, 게임 기기, 비디오 전화기 등을 들 수 있다.
도 34(A)는, 판독 영역(3402), 센서부(3401), 판독 개시 스위치(3404) 등을 포함하는 스캐너를 나타낸다. 본 발명은 센서부(3401)에 사용될 수 있다.
도 34(B)는, 파인더(finder)(3405), 센서부(3404), 셔터 버튼(3406) 등을 포함하는 디지털 스틸 카메라를 나타낸다. 본 발명은 센서부(3404)에 사용될 수 있다.
도 35는, X선 발생기(3501), 센서부(3503), 신호 처리용 컴퓨터(3054) 등을 포함하는 X선 카메라를 나타낸다. X선 발생기(3501)와 센서부(3503) 사이에 측정 대상물(3502)이 서있고, X선 사진이 얻어진다. 본 발명은 센서부(3503)에 사용될 수 있다.
도 36은, 본체(3601), 케이싱(3602), 표시장치(3603), 키보드(3604), 센서부(3605) 등을 포함하는 퍼스널 컴퓨터를 나타낸다. 본 발명은 표시장치(3603) 및 센서부(3605)에 사용될 수 있다.
도 37은, 본체(3701), 음성 출력부(3702), 음성 입력부(3703), 표시장치(3704), 조작 스위치(3705), 안테나(3706) 및 센서부(3707)를 포함하는 휴대 전화기를 나타낸다. 본 발명은 센서부(3707)에 사용될 수 있다.
본 발명은 소스 폴로어 회로의 출력 전위의 기입 시간이 길어지는 것을 방지하면서 출력 전위의 진폭을 크게 할 수 있다. 또한, 동시에, 소스 폴로어 회로의 입출력 관계가 선형인 동작 영역을 넓게 힐 수 있다. 따라서, 높은 회질을 가진 에어리어 센서가 실현된다.

Claims (82)

  1. 제1 결정성 규소막을 활성층으로 사용한 증폭용 트랜지스터;
    제2 결정성 규소막을 활성층으로 사용한 바이어스용 트랜지스터;
    증폭측 전원선;
    바이어스측 전원선;
    바이어스 신호선;
    제3 결정성 규소막을 활성층으로 사용한 방전용 트랜지스터; 및
    방전용 전원선을 포함하고,
    상기 증폭용 트랜지스터의 드레인 단자는 상기 증폭측 전원선에 전기적으로 접속되어 있고, 상기 바이어스용 트랜지스터의 소스 단자는 상기 바이어스측 전원선에 전기적으로 접속되어 있고, 상기 증폭용 트랜지스터의 소스 단자는 상기 바이어스용 트랜지스터의 드레인 단자에 전기적으로 접속되어 있고, 상기 바이어스용 트랜지스터의 게이트 단자는 상기 바이어스 신호선에 전기적으로 접속되어 있고, 상기 증폭용 트랜지스터의 게이트 단자가 입력 단자로 되어 있고, 상기 증폭용 트랜지스터의 소스 단자가 출력 단자로 되어 있고,
    상기 출력 단자와 상기 방전용 전원선 중 하나가 상기 방전용 트랜지스터의 소스 단자에 전기적으로 접속되어 있고, 상기 출력 단자와 상기 방전용 전원선 중 다른 하나는 상기 방전용 트랜지스터의 드레인 단자에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, 상기 반도체장치가 커패시터 소자를 더 포함하고, 상기 커패시터 소자의 한쪽 단자는 상기 출력 단자에 전기적으로 접속되어 있고, 상기 커패시터 소자의 다른쪽 단자는 부하 용량용 전원선에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서, 상기 방전용 전원선이 상기 바이어스측 전원선에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서, 상기 입력 단자에 광전 변환 소자가 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
  7. 삭제
  8. 삭제
  9. 제 1 항에 있어서, 상기 증폭용 트랜지스터, 상기 바이어스용 트랜지스터, 및 상기 방전용 트랜지스터가 동일한 극성을 가진 트랜지스터인 것을 특징으로 하는 반도체장치.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
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  15. 제 2 항에 있어서, 상기 방전용 전원선, 상기 부하 용량용 전원선, 및 상기 바이어스측 전원선 중 적어도 2개가 서로 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
  16. 제 2 항에 있어서, 상기 부하 용량용 전원선이 상기 증폭측 전원선에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
  17. 제 2 항에 있어서, 상기 증폭측 전원선 또는 상기 바이어스측 전원선으로부터 상기 커패시터 소자 또는 상기 출력 단자로 흐르는 전류를 제어하는 선택 스위치를 적어도 1개 더 포함하는 것을 특징으로 하는 반도체장치.
  18. 제 17 항에 있어서, 상기 선택 스위치가 N채널형 트랜지스터 또는 P채널형 트랜지스터를 적어도 1개 가지는 것을 특징으로 하는 반도체장치.
  19. 제 6 항에 있어서, 상기 광전 변환 소자가 X선 센서 또는 적외선 센서인 것을 특징으로 하는 반도체장치.
  20. 제 6 항에 있어서, 상기 광전 변환 소자가 포토 다이오드, 쇼트키(Schottky) 다이오드, 애벌란시(avalanche) 다이오드, 포토 컨덕터 중의 어느 하나인 것을 특징으로 하는 반도체장치.
  21. 제 20 항에 있어서, 상기 포토 다이오드가 PN형, PIN형, NPN 매립형 중의 어느 하나인 것을 특징으로 하는 반도체장치.
  22. 제 6 항에 있어서, 상기 반도체장치가 리셋용 트랜지스터를 더 포함하고, 그 리셋용 트랜지스터의 소스 단자 또는 드레인 단자가 광전 변환 소자에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
  23. 제1 결정성 규소막을 활성층으로 사용한 증폭용 트랜지스터;
    제2 결정성 규소막을 활성층으로 사용한 바이어스용 트랜지스터;
    증폭측 전원선;
    바이어스측 전원선;
    다른 결정성 규소막을 활성층으로 사용한 신호 발생 장치; 및
    바이어스 신호선을 포함하고,
    상기 증폭용 트랜지스터의 드레인 단자는 상기 증폭측 전원선에 전기적으로 접속되어 있고, 상기 바이어스용 트랜지스터의 소스 단자는 상기 바이어스측 전원선에 전기적으로 접속되어 있고, 상기 증폭용 트랜지스터의 소스 단자는 상기 바이어스용 트랜지스터의 드레인 단자에 전기적으로 접속되어 있고, 상기 바이어스용 트랜지스터의 게이트 단자는 상기 바이어스 신호선에 전기적으로 접속되어 있고, 상기 증폭용 트랜지스터의 게이트 단자가 입력 단자로 되어 있고, 상기 증폭용 트랜지스터의 소스 단자가 출력 단자로 되어 있고,
    상기 신호 발생 장치는 상기 바이어스측 전원선의 전위를 상기 증폭측 전원선의 전위에 가깝게 하는 동작을 행하기 위해 상기 바이어스 신호선에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
  24. 제 23 항에 있어서, 상기 반도체장치가 커패시터 소자를 더 포함하고, 상기 커패시터 소자의 한쪽 단자는 상기 출력 단자에 전기적으로 접속되어 있고, 상기 커패시터 소자의 다른쪽 단자는 부하 용량용 전원선에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
  25. 제 1 항 또는 제 23 항에 있어서, 상기 증폭측 전원선 또는 상기 바이어스측 전원선으로부터 상기 출력 단자로 흐르는 전류를 제어하는 선택 스위치를 적어도 1개 더 포함하는 것을 특징으로 하는 반도체장치.
  26. 제 1 항 또는 제 23 항에 있어서, 상기 바이어스용 트랜지스터의 게이트와 소스 사이의 전압의 절대값이, 상기 바이어스용 트랜지스터를 도통 상태로 하는데 필요한 게이트와 소스 사이의 전압의 절대값의 최소값과 같은 것을 특징으로 하는 반도체장치.
  27. 제 23 항에 있어서, 상기 입력 단자에 광전 변환 소자가 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
  28. 제 1 항 또는 제 23 항에 있어서, 상기 입력 단자에 광전 변환 소자에서 생성된 신호가 공급되는 것을 특징으로 하는 반도체장치.
  29. 삭제
  30. 제 1 항 또는 제 23 항에 따른 반도체장치를 사용하는 것을 특징으로 하는 스캐너.
  31. 제 1 항 또는 제 23 항에 따른 반도체장치를 사용하는 것을 특징으로 하는 디지털 스틸 카메라.
  32. 제 1 항 또는 제 23 항에 따른 반도체장치를 사용하는 것을 특징으로 하는 X선 카메라.
  33. 제 1 항 또는 제 23 항에 따른 반도체장치를 사용하는 것을 특징으로 하는 휴대형 정보 단말기.
  34. 제 1 항 또는 제 23 항에 따른 반도체장치를 사용하는 것을 특징으로 하는 컴퓨터.
  35. 제1 결정성 규소막을 활성층으로 사용한 증폭용 트랜지스터, 제2 결정성 규소막을 활성층으로 사용한 바이어스용 트랜지스터, 증폭측 전원선, 바이어스측 전원선, 및 바이어스 신호선을 가지는 반도체장치의 구동방법으로서,
    상기 증폭용 트랜지스터의 드레인 단자가 상기 증폭측 전원선에 전기적으로 접속되어 있고, 상기 바이어스용 트랜지스터의 소스 단자가 상기 바이어스측 전원선에 전기적으로 접속되어 있고, 상기 증폭용 트랜지스터의 소스 단자가 상기 바이어스용 트랜지스터의 드레인 단자에 전기적으로 접속되어 있고,
    상기 바이어스용 트랜지스터의 게이트 단자가 상기 바이어스 신호선에 전기적으로 접속되어 있고, 상기 증폭용 트랜지스터의 게이트 단자가 입력 단자로 되어 있고, 상기 증폭용 트랜지스터의 소스 단자가 출력 단자로 되어 있으며,
    상기 구동방법이, 프리방전을 행한 후에 신호를 출력하는 것을 특징으로 하는 반도체장치 구동방법.
  36. 제 35 항에 있어서, 상기 반도체장치가 커패시터 소자를 더 포함하고, 상기 커패시터 소자의 한쪽 단자는 상기 출력 단자에 전기적으로 접속되어 있고, 상기 커패시터 소자의 다른쪽 단자는 부하 용량용 전원선에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치 구동방법.
  37. 삭제
  38. 삭제
  39. 제 35 항에 있어서, 상기 입력 단자에 광전 변환 소자가 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치 구동방법.
  40. 삭제
  41. 삭제
  42. 제 36 항에 있어서, 상기 방전용 전원선, 상기 부하 용량용 전원선, 및 상기 바이어스측 전원선 중 적어도 2개가 서로 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치 구동방법.
  43. 제 36 항에 있어서, 상기 부하 용량용 전원선이 상기 증폭측 전원선에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치 구동방법.
  44. 제 36 항에 있어서, 상기 반도체장치가, 상기 증폭측 전원선 또는 상기 바이어스측 전원선으로부터 상기 커패시터 소자 또는 상기 출력 단자로 흐르는 전류를 제어하는 선택 스위치를 적어도 1개 가지는 것을 특징으로 하는 반도체장치 구동방법.
  45. 제 44 항에 있어서, 상기 선택 스위치가 N채널형 트랜지스터 또는 P채널형 트랜지스터를 적어도 1개 가지는 것을 특징으로 하는 반도체장치 구동방법.
  46. 제 39 항에 있어서, 상기 광전 변환 소자가 X선 센서 또는 적외선 센서인 것을 특징으로 하는 반도체장치 구동방법.
  47. 제 39 항에 있어서, 상기 광전 변환 소자가 포토 다이오드, 쇼트키 다이오드, 애벌란시 다이오드, 포토 컨덕터 중의 어느 하나인 것을 특징으로 하는 반도체장치 구동방법.
  48. 제 47 항에 있어서, 상기 포토 다이오드가 PN형, PIN형, NPN 매립형 중의 어느 하나인 것을 특징으로 하는 반도체장치 구동방법.
  49. 제 39 항에 있어서, 상기 반도체장치가 리셋용 트랜지스터를 가지고 있고, 그 리셋용 트랜지스터는 상기 광전 변환 소자를 리셋시키는 것을 특징으로 하는 반도체장치 구동방법.
  50. 제1 결정성 규소막을 활성층으로 사용한 증폭용 트랜지스터, 제2 결정성 규소막을 활성층으로 사용한 바이어스용 트랜지스터, 증폭측 전원선, 바이어스측 전원선, 및 바이어스 신호선을 가지는 반도체장치의 구동방법으로서,
    상기 증폭용 트랜지스터의 드레인 단자가 상기 증폭측 전원선에 전기적으로 접속되어 있고, 상기 바이어스용 트랜지스터의 소스 단자가 상기 바이어스측 전원선에 전기적으로 접속되어 있고, 상기 증폭용 트랜지스터의 소스 단자가 상기 바이어스용 트랜지스터의 드레인 단자에 전기적으로 접속되어 있고, 상기 바이어스용 트랜지스터의 게이트 단자가 상기 바이어스 신호선에 전기적으로 접속되어 있고, 상기 증폭용 트랜지스터의 게이트 단자가 입력 단자로 되어 있고, 상기 증폭용 트랜지스터의 소스 단자가 출력 단자로 되어 있으며,
    상기 구동방법이, 상기 바이어스 신호선의 전위를 상기 증폭측 전원선의 전위와 같게 함으로써 프리방전을 행한 후에 신호를 출력하는 것을 특징으로 하는 반도체장치 구동방법.
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  57. 제1 결정성 규소막을 활성층으로 사용한 증폭용 트랜지스터, 제2 결정성 규소막을 활성층으로 사용한 바이어스용 트랜지스터, 증폭측 전원선, 바이어스측 전원선, 바이어스 신호선, 제3 결정성 규소막을 활성층으로 사용한 방전용 트랜지스터, 및 방전용 전원선을 가지는 반도체장치의 구동방법으로서,
    상기 증폭용 트랜지스터의 드레인 단자가 상기 증폭측 전원선에 전기적으로 접속되어 있고, 상기 바이어스용 트랜지스터의 소스 단자가 상기 바이어스측 전원선에 전기적으로 접속되어 있고, 상기 증폭용 트랜지스터의 소스 단자가 상기 바이어스용 트랜지스터의 드레인 단자에 전기적으로 접속되어 있고, 상기 바이어스용 트랜지스터의 게이트 단자가 상기 바이어스 신호선에 전기적으로 접속되어 있고, 상기 증폭용 트랜지스터의 게이트 단자가 입력 단자로 되어 있고, 상기 증폭용 트랜지스터의 소스 단자가 출력 단자로 되어 있고, 상기 출력 단자와 상기 방전용 전원선 중 하나가 상기 방전용 트랜지스터의 소스 단자에 전기적으로 접속되어 있고, 상기 출력 단자와 상기 방전용 전원선 중 다른 하나는 상기 방전용 트랜지스터의 드레인 단자에 전기적으로 접속되어 있으며,
    상기 구동방법이, 상기 방전용 트랜지스터를 도통 상태로 함으로써 프리방전을 행한 후에 신호를 출력하는 것을 특징으로 하는 반도체장치 구동방법.
  58. 제 57 항에 있어서, 상기 방전용 전원선의 전위값이, 상기 바이어스 신호선의 전위와 상기 바이어스측 전원선의 전위 사이의 값을 취하는 것을 특징으로 하는 반도체장치 구동방법.
  59. 제 50 항 또는 제 57 항에 있어서, 상기 반도체장치가 커패시터 소자를 더 포함하고, 상기 커패시터 소자의 한쪽 단자는 상기 출력 단자에 전기적으로 접속되어 있고, 상기 커패시터 소자의 다른쪽 단자는 부하 용량용 전원선에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치 구동방법.
  60. 제 57 항에 있어서, 상기 방전용 전원선과 상기 바이어스측 전원선이 서로 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치 구동방법.
  61. 제 35 항, 제 50 항, 제 57 항 중 어느 한 항에 있어서, 상기 반도체장치가 상기 증폭측 전원선 또는 상기 바이어스측 전원선으로부터 상기 출력 단자로 흐르는 전류를 제어하는 선택 스위치를 적어도 1개 가지는 것을 특징으로 하는 반도체장치 구동방법.
  62. 제 35 항, 제 50 항, 제 57 항 중 어느 한 항에 있어서, 상기 바이어스용 트랜지스터의 게이트와 소스 사이의 전압의 절대값이, 상기 바이어스용 트랜지스터를 도통 상태로 하는데 필요한 게이트와 소스 사이의 전압의 절대값의 최소값과 같은 것을 특징으로 하는 반도체장치 구동방법.
  63. 제 50 항 또는 제 57 항에 있어서, 상기 입력 단자에 광전 변환 소자가 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치 구동방법.
  64. 제 35 항, 제 50 항, 제 57 항 중 어느 한 항에 있어서, 상기 입력 단자에 광전 변환 소자에서 생성된 신호가 공급되는 것을 특징으로 하는 반도체장치 구동방법.
  65. 삭제
  66. 제 57 항에 있어서, 상기 증폭용 트랜지스터, 상기 바이어스용 트랜지스터, 및 상기 방전용 트랜지스터가 동일한 극성을 가진 트랜지스터인 것을 특징으로 하는 반도체장치 구동방법.
  67. 제1 결정성 규소막을 활성층으로 사용한 방전용 트랜지스터, 제2 결정성 규소막을 활성층으로 사용한 n채널형의 증폭용 트랜지스터, 제3 결정성 규소막을 활성층으로 사용한 n채널형의 바이어스용 트랜지스터를 포함하는 반도체장치로서, 상기 n채널형의 증폭용 트랜지스터의 드레인 단자가 증폭측 전원선에 전기적으로 접속되어 있고, 상기 n채널형의 증폭용 트랜지스터의 소스 단자가 상기 n채널형의 바이어스용 트랜지스터의 드레인 단자에 전기적으로 접속되어 있고, 상기 n채널형의 바이어스용 트랜지스터의 소스 단자가 바이어스측 전원선에 전기적으로 접속되어 있는 반도체장치를 구동하는 방법으로서,
    제1 기간 중에는, 상기 n채널형의 증폭용 트랜지스터의 소스 단자에 전기적으로 접속된 출력 단자의 전위를 상기 방전용 트랜지스터를 통하여 감소시키고;
    제2 기간 중에는 상기 출력 단자의 전위를 상기 n채널형의 증폭용 트랜지스터를 통하여 증가시키는 것을 포함하고;
    상기 출력 단자와 방전용 전원선 중 하나가 상기 방전용 트랜지스터의 소스 단자에 전기적으로 접속되어 있고, 상기 출력 단자와 상기 방전용 전원선 중 다른 하나는 상기 방전용 트랜지스터의 드레인 단자에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치 구동방법.
  68. 제1 결정성 규소막을 활성층으로 사용한 n채널형의 증폭용 트랜지스터와, 제2 결정성 규소막을 활성층으로 사용한 n채널형의 바이어스용 트랜지스터를 포함하는 반도체장치로서, 상기 n채널형의 증폭용 트랜지스터의 드레인 단자가 증폭측 전원선에 전기적으로 접속되어 있고, 상기 n채널형의 증폭용 트랜지스터의 소스 단자가 상기 n채널형의 바이어스용 트랜지스터의 드레인 단자에 전기적으로 접속되어 있고, 상기 n채널형의 바이어스용 트랜지스터의 소스 단자가 바이어스측 전원선에 전기적으로 접속되어 있는 반도체장치를 구동하는 방법으로서,
    제1 기간 중에는, 상기 n채널형의 증폭용 트랜지스터의 소스 단자에 전기적으로 접속된 출력 단자의 전위를 상기 n채널형의 바이어스용 트랜지스터를 통하여 감소시키고;
    제2 기간 중에는 상기 출력 단자의 전위를 상기 n채널형의 증폭용 트랜지스터를 통하여 증가시키는 것을 포함하고;
    상기 제1 기간 중의 상기 n채널형의 바이어스용 트랜지스터의 게이트 전위가 상기 제2 기간 중의 상기 n채널형의 바이어스용 트랜지스터의 게이트 전위보다 높은 것을 특징으로 하는 반도체장치 구동방법.
  69. 제1 결정성 규소막을 활성층으로 사용한 n채널형의 증폭용 트랜지스터와, 제2 결정성 규소막을 활성층으로 사용한 n채널형의 바이어스용 트랜지스터, 및 바이어스 신호선을 포함하는 반도체장치로서, 상기 n채널형의 증폭용 트랜지스터의 드레인 단자가 증폭측 전원선에 전기적으로 접속되어 있고, 상기 n채널형의 증폭용 트랜지스터의 소스 단자가 상기 n채널형의 바이어스용 트랜지스터의 드레인 단자에 전기적으로 접속되어 있고, 상기 n채널형의 바이어스용 트랜지스터의 소스 단자가 바이어스측 전원선에 전기적으로 접속되어 있고, 상기 n채널형의 바이어스용 트랜지스터의 게이트 단자가 상기 바이어스 신호선에 전기적으로 접속되어 있는 반도체장치를 구동하는 방법으로서,
    제1 기간 중에는, 상기 n채널형의 증폭용 트랜지스터의 소스 단자에 전기적으로 접속된 출력 단자의 전위를 상기 n채널형의 바이어스용 트랜지스터를 통하여 감소시키고;
    제2 기간 중에는 상기 출력 단자의 전위를 상기 n채널형의 증폭용 트랜지스터를 통하여 증가시키는 것을 포함하고;
    상기 제1 기간 중의 상기 n채널형의 바이어스용 트랜지스터의 게이트 전위가, 상기 바이어스 신호선에 전기적으로 접속된 신호 발생 장치에 의해 상기 제2 기간 중의 상기 n채널형의 바이어스용 트랜지스터의 게이트 전위보다 높게 되는 것을 특징으로 하는 반도체장치 구동방법.
  70. 제1 결정성 규소막을 활성층으로 사용한 p채널형의 증폭용 트랜지스터와, 제2 결정성 규소막을 활성층으로 사용한 p채널형의 바이어스용 트랜지스터를 포함하는 반도체장치로서, 상기 p채널형의 증폭용 트랜지스터의 드레인 단자가 증폭측 전원선에 전기적으로 접속되어 있고, 상기 p채널형의 증폭용 트랜지스터의 소스 단자가 상기 p채널형의 바이어스용 트랜지스터의 드레인 단자에 전기적으로 접속되어 있고, 상기 p채널형의 바이어스용 트랜지스터의 소스 단자가 바이어스측 전원선에 전기적으로 접속되어 있는 반도체장치를 구동하는 방법으로서,
    제1 기간 중에는, 상기 p채널형의 증폭용 트랜지스터의 소스 단자에 전기적으로 접속된 출력 단자의 전위를 상기 p채널형의 바이어스용 트랜지스터를 통하여 증기시키고;
    제2 기간 중에는 상기 출력 단자의 전위를 상기 p채널형의 증폭용 트랜지스터를 통하여 감소시키는 것을 포함하고;
    상기 제1 기간 중의 상기 p채널형의 바이어스용 트랜지스터의 게이트 전위가 상기 제2 기간 중의 상기 p채널형의 바이어스용 트랜지스터의 게이트 전위보다 낮은 것을 특징으로 하는 반도체장치 구동방법.
  71. 제1 트랜지스터를 포함하는 화소부;
    제1 라인;
    제2 트랜지스터;
    제3 트랜지스터;
    커패시터 소자;
    제4 트랜지스터;
    제5 트랜지스터;
    제6 트랜지스터; 및
    제2 라인을 포함하고,
    상기 제1 트랜지스터의 소스 단자와 드레인 단자 중 한쪽 단자가 상기 제1 라인에 전기적으로 접속되어 있고,
    상기 제2 트랜지스터의 소스 단자와 드레인 단자 중 한쪽 단자가 상기 제1 라인에 전기적으로 접속되어 있고, 상기 제2 트랜지스터의 소스 단자와 드레인 단자 중 다른 한쪽 단자는 제1 전원에 전기적으로 접속되어 있고,
    상기 제3 트랜지스터의 소스 단자와 드레인 단자 중 한쪽 단자가 상기 제1 라인에 전기적으로 접속되어 있고, 상기 제3 트랜지스터의 소스 단자와 드레인 단자 중 다른 한쪽 단자는 상기 커패시터 소자의 제1 전극에 전기적으로 접속되어 있고, 상기 커패시터 소자의 제2 전극은 상기 제1 전원에 전기적으로 접속되어 있고,
    상기 제4 트랜지스터의 소스 단자와 드레인 단자 중 한쪽 단자가 상기 커패시터 소자의 제1 전극에 전기적으로 접속되어 있고, 상기 제4 트랜지스터의 소스 단자와 드레인 단자 중 다른 한쪽 단자는 상기 제1 전원에 전기적으로 접속되어 있고,
    상기 제5 트랜지스터의 소스 단자와 드레인 단자 중 한쪽 단자가 상기 커패시터 소자의 제1 전극에 전기적으로 접속되어 있고, 상기 제5 트랜지스터의 소스 단자와 드레인 단자 중 다른 한쪽 단자는 상기 제2 라인에 전기적으로 접속되어 있고,
    상기 제6 트랜지스터의 소스 단자와 드레인 단자 중 한쪽 단자가 상기 제1 전원에 전기적으로 접속되어 있고, 상기 제6 트랜지스터의 소스 단자와 드레인 단자 중 다른 한쪽 단자는 상기 제2 라인에 전기적으로 접속되어 있는 반도체장치.
  72. 제1 트랜지스터를 포함하는 화소부;
    제1 라인;
    제2 트랜지스터;
    제3 트랜지스터;
    커패시터 소자;
    제4 트랜지스터;
    제5 트랜지스터;
    제6 트랜지스터;
    제2 라인;
    제8 트랜지스터;
    제9 트랜지스터; 및
    제3 라인을 포함하고,
    상기 제1 트랜지스터의 소스 단자와 드레인 단자 중 한쪽 단자가 상기 제1 라인에 전기적으로 접속되어 있고,
    상기 제2 트랜지스터의 소스 단자와 드레인 단자 중 한쪽 단자가 상기 제1 라인에 전기적으로 접속되어 있고, 상기 제2 트랜지스터의 소스 단자와 드레인 단자 중 다른 한쪽 단자는 제1 전원에 전기적으로 접속되어 있고,
    상기 제3 트랜지스터의 소스 단자와 드레인 단자 중 한쪽 단자가 상기 제1 라인에 전기적으로 접속되어 있고, 상기 제3 트랜지스터의 소스 단자와 드레인 단자 중 다른 한쪽 단자는 상기 커패시터 소자의 제1 전극에 전기적으로 접속되어 있고, 상기 커패시터 소자의 제2 전극은 상기 제1 전원에 전기적으로 접속되어 있고,
    상기 제4 트랜지스터의 소스 단자와 드레인 단자 중 한쪽 단자가 상기 커패시터 소자의 제1 전극에 전기적으로 접속되어 있고, 상기 제4 트랜지스터의 소스 단자와 드레인 단자 중 다른 한쪽 단자는 상기 제1 전원에 전기적으로 접속되어 있고,
    상기 제5 트랜지스터의 소스 단자와 드레인 단자 중 한쪽 단자가 상기 커패시터 소자의 제1 전극에 전기적으로 접속되어 있고, 상기 제5 트랜지스터의 소스 단자와 드레인 단자 중 다른 한쪽 단자는 상기 제2 라인에 전기적으로 접속되어 있고,
    상기 제6 트랜지스터의 소스 단자와 드레인 단자 중 한쪽 단자가 상기 제1 전원에 전기적으로 접속되어 있고, 상기 제6 트랜지스터의 소스 단자와 드레인 단자 중 다른 한쪽 단자는 상기 제2 라인에 전기적으로 접속되어 있고,
    상기 제8 트랜지스터의 소스 단자와 드레인 단자 중 한쪽 단자가 제3 전원에 전기적으로 접속되어 있고, 상기 제8 트랜지스터의 소스 단자와 드레인 단자 중 다른 한쪽 단자는 상기 제3 라인에 전기적으로 접속되어 있고, 상기 제8 트랜지스터의 게이트 단자가 상기 제2 라인에 전기적으로 접속되어 있고,
    상기 제9 트랜지스터의 소스 단자와 드레인 단자 중 한쪽 단자가 제1 전원에 전기적으로 접속되어 있고, 상기 제9 트랜지스터의 소스 단자와 드레인 단자 중 다른 한쪽 단자는 상기 제3 라인에 전기적으로 접속되어 있는 반도체장치.
  73. 제 71 항 또는 제 72 항에 있어서,
    상기 화소부가 제7 트랜지스터를 더 포함하고,
    상기 제7 트랜지스터의 소스 단자와 드레인 단자 중 한쪽 단자가 상기 제1 트랜지스터의 소스 단자와 드레인 단자 중 다른 한쪽 단자에 전기적으로 접속되어 있고, 상기 제7 트랜지스터의 소스 단자와 드레인 단자 중 다른 한쪽 단자는 제2 전원에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
  74. 제 71 항 또는 제 72 항에 있어서, 상기 화소부가 광전 변환 소자를 더 포함하는 것을 특징으로 하는 반도체장치.
  75. 제 71 항 또는 제 72 항에 있어서, 상기 화소부가, 상기 제1 트랜지스터의 게이트 단자에 전기적으로 접속된 광전 변환 소자를 더 포함하는 것을 특징으로 하는 반도체장치.
  76. 제 71 항 또는 제 72 항에 있어서, 상기 제1 트랜지스터의 도전형이 상기 제2 트랜지스터의 도전형과 같은 것을 특징으로 하는 반도체장치.
  77. 제 73 항에 있어서, 상기 제1 트랜지스터의 도전형이 상기 제7 트랜지스터의 도전형과 다른 것을 특징으로 하는 반도체장치.
  78. 제 71 항 또는 제 72 항에 있어서, 상기 제8 트랜지스터의 도전형이 상기 제9 트랜지스터의 도전형과 같은 것을 특징으로 하는 반도체장치.
  79. 제 71 항 또는 제 72 항에 있어서, 상기 제4 트랜지스터는 상기 커패시터 소자의 전하를 방전하기 위해 제공되는 것을 특징으로 하는 반도체장치.
  80. 제 71 항 또는 제 72 항에 있어서, 상기 제6 트랜지스터는 상기 제2 라인의 전위를 리셋하기 위해 제공되는 것을 특징으로 하는 반도체장치.
  81. 제 71 항 또는 제 72 항에 있어서, 상기 제2 트랜지스터의 게이트 단자에 정(定)전위가 입력되는 것을 특징으로 하는 반도체장치.
  82. 제 72 항에 있어서, 상기 제9 트랜지스터의 게이트 단자에 정(定)전위가 입력되는 것을 특징으로 하는 반도체장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7116366B1 (en) 1999-08-31 2006-10-03 Micron Technology, Inc. CMOS aps pixel sensor dynamic range increase
US7751600B2 (en) * 2000-04-18 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. System and method for identifying an individual
US7836491B2 (en) * 2000-04-26 2010-11-16 Semiconductor Energy Laboratory Co., Ltd. System for identifying an individual, a method for identifying an individual or a business method
KR100771258B1 (ko) * 2000-05-09 2007-10-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 본인 인증 시스템과 본인 인증 방법 및 휴대 전화 장치
JP4485087B2 (ja) * 2001-03-01 2010-06-16 株式会社半導体エネルギー研究所 半導体装置の動作方法
US7351605B2 (en) 2001-04-09 2008-04-01 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
JP4703883B2 (ja) 2001-04-09 2011-06-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20030191693A1 (en) 2002-04-08 2003-10-09 Itamar Aphek System and method for conducting an advertising business
JP2003283271A (ja) 2002-01-17 2003-10-03 Semiconductor Energy Lab Co Ltd 電気回路
EP1472740B1 (en) * 2002-01-24 2009-03-11 Koninklijke Philips Electronics N.V. Imager
US7184034B2 (en) * 2002-05-17 2007-02-27 Semiconductor Energy Laboratory Co., Ltd. Display device
WO2004068582A1 (ja) 2003-01-08 2004-08-12 Semiconductor Energy Laboratory Co., Ltd. 半導体装置及びその作製方法
JP4574127B2 (ja) * 2003-03-26 2010-11-04 株式会社半導体エネルギー研究所 素子基板及び発光装置
US7253391B2 (en) * 2003-09-19 2007-08-07 Semiconductor Energy Laboratory Co., Ltd. Optical sensor device and electronic apparatus
US7495272B2 (en) * 2003-10-06 2009-02-24 Semiconductor Energy Labortaory Co., Ltd. Semiconductor device having photo sensor element and amplifier circuit
CN100452842C (zh) * 2003-11-19 2009-01-14 佳能株式会社 光电转换设备
JP2005175418A (ja) * 2003-11-19 2005-06-30 Canon Inc 光電変換装置
JP4307322B2 (ja) * 2004-05-18 2009-08-05 キヤノン株式会社 放射線撮像装置及び放射線撮像システム
JP4817636B2 (ja) 2004-10-04 2011-11-16 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
CN101069418A (zh) * 2005-02-28 2007-11-07 松下电器产业株式会社 固体摄像装置及其驱动方法
EP1986238A3 (en) * 2007-04-27 2010-12-29 Semiconductor Energy Laboratory Co., Ltd. Resin molded optical semiconductor device and corresponding fabrication method
KR101338353B1 (ko) * 2007-05-30 2013-12-06 삼성전자주식회사 영상 촬상 장치 및 방법
JP5206397B2 (ja) 2008-02-19 2013-06-12 株式会社Ｊｖｃケンウッド 液晶表示装置及び液晶表示装置の駆動方法
US20100252717A1 (en) * 2008-09-29 2010-10-07 Benoit Dupont Active-pixel sensor
USD603445S1 (en) 2009-03-13 2009-11-03 X6D Limited 3D glasses
USD666663S1 (en) 2008-10-20 2012-09-04 X6D Limited 3D glasses
USRE45394E1 (en) 2008-10-20 2015-03-03 X6D Limited 3D glasses
USD624952S1 (en) 2008-10-20 2010-10-05 X6D Ltd. 3D glasses
US8542326B2 (en) 2008-11-17 2013-09-24 X6D Limited 3D shutter glasses for use with LCD displays
CA2684513A1 (en) 2008-11-17 2010-05-17 X6D Limited Improved performance 3d glasses
US8519340B2 (en) * 2008-12-22 2013-08-27 Koninklijke Philips N.V. High dynamic range light sensor
JP5257176B2 (ja) * 2009-03-18 2013-08-07 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法および電子機器
USD646451S1 (en) 2009-03-30 2011-10-04 X6D Limited Cart for 3D glasses
USD650956S1 (en) 2009-05-13 2011-12-20 X6D Limited Cart for 3D glasses
USD672804S1 (en) 2009-05-13 2012-12-18 X6D Limited 3D glasses
US8624875B2 (en) * 2009-08-24 2014-01-07 Semiconductor Energy Laboratory Co., Ltd. Method for driving touch panel
CN102054069B (zh) * 2009-10-30 2014-06-18 新思科技(上海)有限公司 非线性电路直流工作点的伪瞬态分析方法与装置
KR101727469B1 (ko) 2009-11-06 2017-04-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
CN102597930B (zh) * 2009-11-06 2016-06-29 株式会社半导体能源研究所 触摸屏及触摸屏的驱动方法
USD692941S1 (en) 2009-11-16 2013-11-05 X6D Limited 3D glasses
USD671590S1 (en) 2010-09-10 2012-11-27 X6D Limited 3D glasses
USD669522S1 (en) 2010-08-27 2012-10-23 X6D Limited 3D glasses
MY158782A (en) * 2009-12-25 2016-11-15 Semiconductor Energy Lab Memory Device, Semiconductor Device, And Electronic Device
USD662965S1 (en) 2010-02-04 2012-07-03 X6D Limited 3D glasses
CN105304661B (zh) 2010-03-12 2018-08-14 株式会社半导体能源研究所 半导体装置
USD664183S1 (en) 2010-08-27 2012-07-24 X6D Limited 3D glasses
JP5558278B2 (ja) * 2010-09-10 2014-07-23 株式会社東芝 固体撮像装置
JP5760406B2 (ja) * 2010-11-29 2015-08-12 セイコーエプソン株式会社 検出回路、センサーデバイス及び電子機器
GB2508493B (en) * 2011-02-11 2015-04-08 Isdi Ltd Radiation detector and method
GB201102478D0 (en) 2011-02-11 2011-03-30 Isdi Ltd Radiation detector and method
JP2013033945A (ja) * 2011-06-28 2013-02-14 Canon Inc 検出装置及び検出システム
WO2013125113A1 (ja) * 2012-02-22 2013-08-29 富士フイルム株式会社 放射線画像撮影制御装置、放射線画像撮影システム、放射線画像撮影装置の制御方法、及び放射線画像撮影制御プログラム
JP2013217824A (ja) * 2012-04-11 2013-10-24 Seiko Epson Corp テラヘルツカメラ及び電子機器
USD711959S1 (en) 2012-08-10 2014-08-26 X6D Limited Glasses for amblyopia treatment
JP6132283B2 (ja) * 2013-05-17 2017-05-24 Ｎｌｔテクノロジー株式会社 増幅回路および増幅回路を用いたイメージセンサ
US9379138B2 (en) 2013-07-19 2016-06-28 Semiconductor Energy Laboratory Co., Ltd. Imaging device with drive voltage dependent on external light intensity
JP6406926B2 (ja) * 2013-09-04 2018-10-17 株式会社半導体エネルギー研究所 半導体装置
JP6171997B2 (ja) * 2014-03-14 2017-08-02 ソニー株式会社 固体撮像素子およびその駆動方法、並びに電子機器
GB2525625B (en) 2014-04-29 2017-05-31 Isdi Ltd Device and method
TW202243228A (zh) * 2014-06-27 2022-11-01 日商半導體能源研究所股份有限公司 攝像裝置及電子裝置
US10326948B2 (en) * 2015-04-24 2019-06-18 Canon Kabushiki Kaisha Radiation imaging apparatus, radiation imaging system, and control method for radiation imaging apparatus
JP2018138870A (ja) * 2015-07-15 2018-09-06 シャープ株式会社 泳動装置
CN107040732B (zh) * 2016-02-03 2019-11-05 原相科技股份有限公司 影像感测电路及方法
CN105810765B (zh) * 2016-03-21 2017-08-11 京东方科技集团股份有限公司 Pin光电二极管、x射线探测像元、装置及其探测方法
CN106682640B (zh) * 2017-01-04 2019-04-05 京东方科技集团股份有限公司 指纹识别电路及其驱动方法、显示装置
KR101879285B1 (ko) * 2017-08-01 2018-07-17 송청담 고감도 정전 센서 회로
CN109870233B (zh) * 2017-12-05 2020-11-03 上海耕岩智能科技有限公司 光侦测薄膜、光侦测器件、光侦测装置
JP7474123B2 (ja) 2020-06-15 2024-04-24 キヤノン株式会社 光電変換装置、光電変換システム及び移動体
CN112532899B (zh) * 2020-11-27 2023-06-30 京东方科技集团股份有限公司 光电转换电路、驱动方法、光电检测基板、光电检测装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08265065A (ja) * 1995-03-28 1996-10-11 Toshiba Corp 増幅回路
JPH09252434A (ja) * 1996-03-14 1997-09-22 Toshiba Corp 固体撮像装置
JPH11164208A (ja) * 1997-09-25 1999-06-18 Lg Semicon Co Ltd 電子シャッタを備えたアクティブ・ピクセルセンサ
KR19990085790A (ko) * 1998-05-21 1999-12-15 윤종용 개선된 이득을 가지는 소오스 팔로워 회로 및그것을 이용한 고체 촬상 장치의 출력 회로

Family Cites Families (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5737016A (en) * 1985-11-15 1998-04-07 Canon Kabushiki Kaisha Solid state image pickup apparatus for reducing noise
US5192990A (en) * 1986-09-18 1993-03-09 Eastman Kodak Company Output circuit for image sensor
EP0282557B1 (en) 1986-09-18 1993-12-15 EASTMAN KODAK COMPANY (a New Jersey corporation) Output circuit for image sensor
JP2578622B2 (ja) 1987-11-20 1997-02-05 オリンパス光学工業株式会社 固体撮像装置
JPH084137B2 (ja) 1988-01-12 1996-01-17 日本電気株式会社 電荷転送装置の出力回路
JPH01184954A (ja) 1988-01-20 1989-07-24 Seiko Epson Corp 固体撮像装置
JPH02107075A (ja) 1988-10-17 1990-04-19 Hitachi Ltd 固体撮像装置
JPH0471271A (ja) 1990-07-12 1992-03-05 Canon Inc 画像読取装置
JP3000782B2 (ja) 1992-02-14 2000-01-17 ソニー株式会社 固体撮像装置
JPH06177377A (ja) 1992-06-05 1994-06-24 Texas Instr Inc <Ti> 絶縁ゲート電界効果トランジスタ
JPH06105068A (ja) 1992-09-24 1994-04-15 Matsushita Electric Ind Co Ltd イメージセンサ
EP0627847B1 (en) * 1993-05-28 2001-04-11 Canon Kabushiki Kaisha Photoelectric conversion device
US5572566A (en) * 1993-11-30 1996-11-05 J. Morita Manufacturing Corporation X-ray imaging apparatus and X-ray generation detector for activating the same
US5471515A (en) * 1994-01-28 1995-11-28 California Institute Of Technology Active pixel sensor with intra-pixel charge transfer
US5841126A (en) * 1994-01-28 1998-11-24 California Institute Of Technology CMOS active pixel sensor type imaging system on a chip
JPH07255013A (ja) * 1994-01-31 1995-10-03 Sony Corp 固体撮像装置
JPH0888369A (ja) 1994-09-14 1996-04-02 Fuji Xerox Co Ltd 半導体装置
JPH08153866A (ja) 1994-11-28 1996-06-11 Nikon Corp 固体撮像素子及びその製造方法
US6873362B1 (en) * 1995-03-22 2005-03-29 Sony Corporation Scanning switch transistor for solid-state imaging device
JPH0945930A (ja) 1995-07-28 1997-02-14 Sony Corp 薄膜トランジスタ及びその製造方法
WO1997007630A1 (fr) * 1995-08-11 1997-02-27 Kabushiki Kaisha Toshiba Dispositif mos de prise d'image
WO1997007631A1 (fr) 1995-08-11 1997-02-27 Kabushiki Kaisha Toshiba Systeme d'imagerie, dispositif d'imagerie a circuit integre a semi-conducteur, et procede de sortie differentielle utilise dans le systeme
JP3854639B2 (ja) * 1995-08-11 2006-12-06 株式会社 東芝 Ｍｏｓ型固体撮像装置
WO1997007629A1 (fr) * 1995-08-11 1997-02-27 Kabushiki Kaisha Toshiba Dispositif semi-conducteur mos pour effectuer une saisie d'image
DE19533061C2 (de) * 1995-09-07 1997-07-03 Leica Ag Photoelektrische Halbleiter-Lichterfassungseinrichtung mit programmierbarem Offset-Strom und Bildsensor mit einer solchen Einrichtung
JP3474700B2 (ja) 1996-03-13 2003-12-08 株式会社東芝 固体撮像装置
US5917365A (en) * 1996-04-19 1999-06-29 Texas Instruments Incorporated Optimizing the operating characteristics of a CMOS integrated circuit
US6002432A (en) 1996-09-10 1999-12-14 Foveon, Inc. Method for operating an active pixel sensor cell that reduces noise in the photo information extracted from the cell
US6408109B1 (en) * 1996-10-07 2002-06-18 Cognex Corporation Apparatus and method for detecting and sub-pixel location of edges in a digital image
JP3544084B2 (ja) 1996-12-10 2004-07-21 シャープ株式会社 増幅型固体撮像装置
JP3347625B2 (ja) 1996-12-24 2002-11-20 キヤノン株式会社 光電変換装置
JPH10257392A (ja) * 1997-03-14 1998-09-25 Matsushita Electron Corp 物理量分布検知半導体装置およびその駆動方法ならびにその製造方法
US6043525A (en) * 1997-04-07 2000-03-28 Chen; Pao-Jung High speed CMOS photodetectors with wide range operating region
CN1188739C (zh) * 1997-04-22 2005-02-09 松下电器产业株式会社 带有图象读取功能的液晶显示装置及图象读取方法
US5898168A (en) 1997-06-12 1999-04-27 International Business Machines Corporation Image sensor pixel circuit
US5917547A (en) 1997-07-21 1999-06-29 Foveonics, Inc. Two-stage amplifier for active pixel sensor cell array for reducing fixed pattern noise in the array output
US6157016A (en) * 1997-09-30 2000-12-05 Intel Corporation Fast CMOS active-pixel sensor array readout circuit with predischarge circuit
JPH11112728A (ja) 1997-10-06 1999-04-23 Canon Inc 半導体装置と密着型イメージセンサ
SG70128A1 (en) * 1997-10-06 2000-01-25 Canon Kk Method of driving image sensor
JP2904200B2 (ja) 1997-11-04 1999-06-14 日本電気株式会社 固体撮像素子
JPH11205683A (ja) 1998-01-08 1999-07-30 Nikon Corp 動体検出用赤外線固体撮像装置
JP3651647B2 (ja) 1998-01-16 2005-05-25 株式会社東芝 固体撮像装置
NL1011381C2 (nl) * 1998-02-28 2000-02-15 Hyundai Electronics Ind Fotodiode voor een CMOS beeldsensor en werkwijze voor het vervaardigen daarvan.
JP3667094B2 (ja) 1998-06-17 2005-07-06 キヤノン株式会社 固体撮像装置
US6963372B1 (en) * 1998-04-24 2005-11-08 Canon Kabushiki Kaisha Solid-state image sensing apparatus and method of operating the same
US6031248A (en) 1998-04-28 2000-02-29 Xerox Corporation Hybrid sensor pixel architecture
US6836291B1 (en) * 1998-04-30 2004-12-28 Minolta Co., Ltd. Image pickup device with integral amplification
US6734907B1 (en) * 1998-04-30 2004-05-11 Minolta Co., Ltd. Solid-state image pickup device with integration and amplification
JPH11326954A (ja) * 1998-05-15 1999-11-26 Semiconductor Energy Lab Co Ltd 半導体装置
KR100352757B1 (ko) * 1998-06-02 2002-09-16 가부시끼가이샤 도시바 고속도 동작 고체 촬상 장치
US6512544B1 (en) * 1998-06-17 2003-01-28 Foveon, Inc. Storage pixel sensor and array with compression
JP3421580B2 (ja) 1998-06-22 2003-06-30 株式会社東芝 撮像装置
US6501827B1 (en) * 1998-09-29 2002-12-31 Canon Kabushiki Kaisha Examination system, image processing apparatus and method, medium, and x-ray photographic system
US6967682B1 (en) * 1999-03-29 2005-11-22 Minolta Co., Ltd. Photoelectric converting device
KR100310179B1 (ko) * 1999-04-01 2001-10-29 구본준, 론 위라하디락사 엑스레이 영상 감지소자 및 그 제조방법
DE19917863C1 (de) * 1999-04-20 2001-01-25 Fraunhofer Ges Forschung Schaltung zum Verarbeiten eines Analogsignals und Bildsensor
JP2000347159A (ja) * 1999-06-09 2000-12-15 Hitachi Ltd 液晶表示装置
US6999122B1 (en) * 1999-07-22 2006-02-14 Minolta Co., Ltd. Solid-state logarithmic image sensing device
JP4300635B2 (ja) * 1999-07-22 2009-07-22 コニカミノルタホールディングス株式会社 固体撮像装置
JP2000106651A (ja) 1999-10-01 2000-04-11 Nec Corp Ｆｐｎ補正デ―タ作成方法及びそれを用いた撮像装置
US6627475B1 (en) * 2000-01-18 2003-09-30 Taiwan Semiconductor Manufacturing Company Buried photodiode structure for CMOS image sensor

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08265065A (ja) * 1995-03-28 1996-10-11 Toshiba Corp 増幅回路
JPH09252434A (ja) * 1996-03-14 1997-09-22 Toshiba Corp 固体撮像装置
JPH11164208A (ja) * 1997-09-25 1999-06-18 Lg Semicon Co Ltd 電子シャッタを備えたアクティブ・ピクセルセンサ
KR19990085790A (ko) * 1998-05-21 1999-12-15 윤종용 개선된 이득을 가지는 소오스 팔로워 회로 및그것을 이용한 고체 촬상 장치의 출력 회로

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US20110018041A1 (en) 2011-01-27
US20140217287A1 (en) 2014-08-07
US20010030704A1 (en) 2001-10-18
US8203636B2 (en) 2012-06-19

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