KR100723777B1 - Autoread circuit - Google Patents

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Abstract

본 발명은 오토리드(autoread) 회로에 관한 것으로, 외부 전원 전압의 변화에도 일정한 레벨로 유지되는 내부 전원 전압을 생성하고, 내부 전원 전압에 따라 파워 온 리셋 신호를 생성하고, 파워 온 리셋 신호에 따라 오토리드 신호를 생성함으로써 내부 전원 전압을 이용하는 회로들이 정상적으로 동작할 수 있는 상태에서 오토리드 동작을 수행하도록 하여 셀의 데이터를 정확하게 리드할 수 있어 소자의 신뢰성을 향상시킬 수 있는 오토리드 회로가 제시된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an autoread circuit, which generates an internal power supply voltage maintained at a constant level even with a change in external power supply voltage, generates a power-on reset signal in accordance with the internal power supply voltage, and according to the power-on reset signal. By generating an autolead signal, an autolead circuit is proposed to perform an autolead operation in a state in which circuits using an internal power supply voltage can operate normally so that data of a cell can be read accurately, thereby improving device reliability. .

오토리드, 외부 전원 전압, 내부 전원 전압, 파워 온 리셋 Autolead, External Supply Voltage, Internal Supply Voltage, Power-On Reset

Description

오토리드 회로{Autoread circuit}Autoread Circuit

도 1은 종래의 NAND형 플래쉬 메모리 소자에 적용되는 파워 온 리셋 회로도.1 is a power-on reset circuit diagram applied to a conventional NAND flash memory device.

도 2는 종래의 NAND형 플래쉬 메모리 소자에 적용되는 오토리드 신호를 발생시키기 위한 펄스 발생 회로도.2 is a pulse generation circuit diagram for generating an autolead signal applied to a conventional NAND flash memory device.

도 3은 본 발명의 일 실시 예에 따른 오토리드 회로의 구성도.3 is a block diagram of an autoread circuit according to an embodiment of the present invention.

도 4는 본 발명의 일 실시 예에 따른 오토리드 회로를 구성하는 내부 전압 발생 회로도.4 is an internal voltage generation circuit diagram of an auto lead circuit according to an exemplary embodiment of the present invention.

도 5는 본 발명의 일 실시 예에 따른 오토리드 회로를 구성하는 파워 온 리셋 회로도.5 is a power on reset circuit diagram of an auto lead circuit according to an embodiment of the present invention;

도 6은 본 발명의 일 실시 예에 따른 오토리드 회로를 구성하는 펄스 발생 회로도.6 is a pulse generation circuit diagram forming an auto lead circuit according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 내부 전원 전압 발생 회로100: internal power supply voltage generation circuit

200 : 파워 온 리셋 회로200: power-on reset circuit

300 : 펄스 발생 회로300: pulse generator circuit

본 발명은 오토리드(autoread) 회로에 관한 것으로, 특히 내부 전원 전압을 이용하는 회로들이 정상적으로 동작할 수 있는 상태에서 오토리드 동작을 수행함으로써 셀의 데이터를 정확하게 리드할 수 있어 소자의 신뢰성을 향상시킬 수 있는 오토리드 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an autoread circuit, and in particular, by performing an autoread operation in a state in which circuits using an internal power supply voltage can operate normally, data of a cell can be read accurately, thereby improving device reliability. It relates to an autoread circuit.

NAND형 플래쉬 메모리 소자는 전원 전압이 소정 전압 이상으로 인가되는 순간 로우 레벨의 신호를 출력하는 파워 온 리셋 회로의 출력 신호에 따라 셀의 데이터를 자동적으로 독출하는 오토리드(autoread) 동작을 수행한다.The NAND flash memory device performs an autoread operation that automatically reads data of a cell according to an output signal of a power-on reset circuit that outputs a low level signal when a power supply voltage is applied above a predetermined voltage. .

도 1은 종래의 NAND형 플래쉬 메모리 소자에 적용되는 파워 온 리셋 회로도로서, 외부 전원 전압(EXT_VDD)에 따라 구동된다.FIG. 1 is a power-on reset circuit diagram applied to a conventional NAND flash memory device and is driven according to an external power supply voltage EXT_VDD.

외부 전원 단자(EXT_VDD)와 제 2 노드(Q12) 사이에 접속된 제 1 부하(11) 및/또는 제 2 부하(12)와 제 2 노드(Q12)와 접지 단자(Vss) 사이에 접속된 제 1 및 제 2 저항(R11 및 R12)의 비에 따라 제 2 노드(Q12)의 전위가 결정된다. 여기서, PMOS 트랜지스터(P11)에 의해 제 1 부하(11)와 제 2 부하(12)가 동시에 제 2 노드(Q12)의 전위 결정에 이용되거나 제 2 부하(12)만이 제 2 노드(Q12)의 전위 결정에 이용된다. PMOS 트랜지스터(P11)는 제어 수단(13)의 출력 신호에 따라 구동되는데, 제어 수단(13)은 캐패시터(C11 및 C12)의 충전 용량에 따라 외부 전원 전압 (EXT_VDD) 레벨의 신호의 출력 시간을 조절한다.The first load 11 connected between the external power supply terminal EXT_VDD and the second node Q12 and / or the second load 12 connected between the second node Q12 and the ground terminal Vss. The potential of the second node Q12 is determined by the ratio of the first and second resistors R11 and R12. Here, the first load 11 and the second load 12 are simultaneously used to determine the potential of the second node Q12 by the PMOS transistor P11, or only the second load 12 of the second node Q12 is used. Used to determine potential. The PMOS transistor P11 is driven in accordance with the output signal of the control means 13, and the control means 13 adjusts the output time of the signal of the external power supply voltage (EXT_VDD) level according to the charge capacity of the capacitors C11 and C12. do.

제 2 노드(Q12)의 전위에 의해 PMOS 트랜지스터(P13)가 턴온되면 제 3 노드(Q13)가 외부 전원 전압(EXT_VDD) 레벨이 되고, 제 3 노드(Q13)의 전위는 인버터(I11 내지 I14)를 통해 외부 전원 전압(EXT_VDD) 레벨의 파워 온 리셋 신호(POR)로서 출력된다. 한편, 제 2 노드(Q12)의 전위에 따라 PMOS 트랜지스터(P14)가 턴온되고, 인버터(I13)의 출력 신호에 따라 PMOS 트랜지스터(P15)가 턴온되어 파워 온 리셋 신호(POR)는 외부 전원 전압(EXT_VDD)의 레벨을 유지하게 된다.When the PMOS transistor P13 is turned on by the potential of the second node Q12, the third node Q13 becomes the external power supply voltage EXT_VDD level, and the potential of the third node Q13 is the inverters I11 to I14. Through the output as a power-on reset signal (POR) of the external power supply voltage (EXT_VDD) level. On the other hand, the PMOS transistor P14 is turned on according to the potential of the second node Q12, and the PMOS transistor P15 is turned on according to the output signal of the inverter I13 so that the power-on reset signal POR is the external power supply voltage ( EXT_VDD) level is maintained.

그런데, 외부 전원 전압(EXT_VDD)의 전위가 상승하여 제 2 노드(Q12)의 전위에 의해 NMOS 트랜지스터(N12)가 턴온되면 제 3 노드(Q13)는 로우 레벨의 전위를 유지한다. 로우 레벨을 유지하는 제 3 노드(Q13)의 전위는 인버터(I11 내지 I14)를 통해 로우 레벨의 파워 온 리셋 신호(POR)로서 출력된다. 여기서, 제 2 노드(Q12)의 전위에 따라 PMOS 트랜지스터(P14)가 턴오프되며, 인버터(I13)의 출력 신호에 따라 PMOS 트랜지스터(P15)가 턴오프되고 NMOS 트랜지스터(N14)가 턴온되어 파워 온 리셋 신호(POR)는 로우 레벨을 유지하게 된다.However, when the potential of the external power supply voltage EXT_VDD rises and the NMOS transistor N12 is turned on by the potential of the second node Q12, the third node Q13 maintains a low level potential. The potential of the third node Q13 that maintains the low level is output as the low level power-on reset signal POR through the inverters I11 to I14. Here, the PMOS transistor P14 is turned off according to the potential of the second node Q12, the PMOS transistor P15 is turned off according to the output signal of the inverter I13, and the NMOS transistor N14 is turned on to power on. The reset signal POR maintains a low level.

즉, 상기와 같은 파워 온 리셋 회로는 외부 전원 전압(EXT_VDD)이 소정 전압 이상으로 상승하기 전까지 파워 온 리셋 신호(POR)를 외부 전원 전압(EXT_VDD) 레벨로 출력하고, 외부 전원 전압(EXT_VDD)이 소정 전압 이상으로 상승하면 파워 온 리셋 신호(POR)를 로우 레벨로 출력한다.That is, the power-on reset circuit as described above outputs the power-on reset signal POR to the external power voltage voltage EXT_VDD level until the external power voltage EXT_VDD rises above a predetermined voltage, and the external power voltage EXT_VDD is increased. When the voltage rises above a predetermined voltage, the power-on reset signal POR is output at a low level.

도 2는 파워 온 리셋 신호(POR)에 따라 오토리드 신호(AUTOREAD)를 발생시키 기 위한 펄스 발생 회로도이다.2 is a pulse generation circuit diagram for generating an autoread signal AUTOREAD according to a power-on reset signal POR.

파워 온 리셋 신호(POR)가 하이 레벨로 인가되면, 인버터(I21)를 통해 로우 레벨로 반전되고, 로우 레벨의 신호가 NAND 게이트(21)의 한 입력 단자로 입력된다. 그리고, 하이 레벨의 파워 온 리셋 신호(POR)가 인버터(I21 내지 I26)를 통해 지연되어 NAND 게이트(21)의 다른 한 입력 단자로 입력된다. NAND 게이트(21)는 하이 레벨의 신호를 출력하고, 이 신호가 인버터(I27)를 통해 반전되어 로우 레벨의 오토리드 신호(AUTOREAD)가 출력된다.When the power on reset signal POR is applied at the high level, the power on reset signal POR is inverted to the low level through the inverter I21, and the low level signal is input to one input terminal of the NAND gate 21. The high level power-on reset signal POR is delayed through the inverters I21 to I26 and input to the other input terminal of the NAND gate 21. The NAND gate 21 outputs a high level signal, and the signal is inverted through the inverter I27 to output a low level autoread signal AUTOREAD.

한편, 파워 온 리셋 신호(POR)가 로우 레벨로 인가되면, 인버터(I21)를 통해 하이 레벨로 반전되고, 하이 레벨의 신호가 NAND 게이트(21)의 한 입력 단자로 입력된다. 따라서, 인버터(I21 내지 I26)를 통해 지연되어 입력되는 하이 레벨의 신호와 논리 조합되어 로우 레벨의 신호를 출력하고, 이 신호가 인버터(I27)를 통해 하이 레벨의 오토리드 신호(AUTOREAD)가 출력된다. 그런데, 로우 레벨의 파워 온 리셋 신호(POR)가 인버터(I21 내지 I26)를 통해 지연되어 로우 레벨로 NAND 게이트(21)에 입력되면 NAND 게이트(21)는 하이 레벨의 신호를 출력하고, 이 신호가 인버터(I27)를 통해 반전되어 로우 레벨의 오토리드 신호(AUTOREAD)로서 출력된다.On the other hand, when the power-on reset signal POR is applied at a low level, the power on reset signal POR is inverted to a high level through the inverter I21, and a high level signal is input to one input terminal of the NAND gate 21. Accordingly, the low level signal is output by being logically combined with the high level signal delayed through the inverters I21 to I26, and the signal is output by the high read auto read signal AUTOREAD through the inverter I27. do. However, when the low level power-on reset signal POR is delayed through the inverters I21 to I26 and input to the NAND gate 21 at the low level, the NAND gate 21 outputs a high level signal. Is inverted through the inverter I27 and output as the low-level autoread signal AUTOREAD.

즉, 상기와 같은 오토리드 신호(AUTOREAD)를 발생시키기 위한 펄스 발생 회로는 파워 온 리셋 신호(POR)가 로우 레벨에서 하이 레벨로 천이된 후 인버터(I21 내지 I26)를 통한 지연 시간동안 하이 레벨의 오토리드 신호(AUTOREAD)를 출력한다.That is, the pulse generation circuit for generating the autoread signal AUTOREAD is a high level during the delay time through the inverters I21 to I26 after the power on reset signal POR transitions from the low level to the high level. Outputs the autoread signal (AUTOREAD).

상기와 같이 종래의 NAND형 플래쉬 메모리 소자에 적용되는 오토리드 회로는 외부 전원 전압(EXT_VDD)를 검출하여 발생되는 파워 온 리셋 신호(POR)에 따라 오토리드 신호(AUTOREAD)를 출력한다. 그런데, 파워 온 리셋 회로가 외부 전원 전압(EXT_VDD)을 검출하기 때문에 내부 전원 전압을 이용하여 동작하는 회로가 원하는 내부 전원 전압으로 상승하지 못한 상태에서 오토리드 동작을 하게 되어 셀의 데이터를 제대로 리드할 수 없는 문제점이 발생되어 소자의 신뢰성을 저하시킬 수 있다.As described above, the auto read circuit applied to the conventional NAND flash memory device outputs the auto read signal AUTOREAD according to the power-on reset signal POR generated by detecting the external power supply voltage EXT_VDD. However, since the power-on reset circuit detects the external power supply voltage EXT_VDD, the circuit operated by the internal power supply voltage does not rise to the desired internal power supply voltage and performs auto lead operation to properly read the data of the cell. Unavoidable problems may occur, which may reduce the reliability of the device.

본 발명의 목적은 외부 전원 전압의 변화에 의해서도 일정한 레벨로 유지되는 내부 전원 전압을 생성하고, 내부 전원 전압에 따라 파워 온 리셋 신호 및 오토리드 신호를 생성함으로써 내부 전원 전압을 이용하는 회로들이 정상적으로 동작할 수 있는 상태에서 오토리드 동작을 수행하도록 하여 셀의 데이터를 정확하게 리드할 수 있는 오토리드(autoread) 회로를 제공하는데 있다.An object of the present invention is to generate an internal power supply voltage maintained at a constant level even by a change in the external power supply voltage, and to generate a power-on reset signal and an auto lead signal according to the internal power supply voltage so that circuits using the internal power supply voltage may operate normally. The present invention provides an autoread circuit that can read data of a cell accurately by performing an autoread operation.

본 발명의 일 실시 예에 따른 오토리드 회로는 외부 전원 전압이 상승함에 따라 상승하는 내부 전원 전압을 생성하고, 상기 내부 전원 전압과 기준 전압을 비교하여 그 결과에 따라 상기 내부 전원 전압이 일정한 레벨을 유지하도록 하기 위한 내부 전원 전압 발생 회로; 상기 내부 전원 전압의 변화를 검출하고, 상기 내부 전원 전압이 소정 레벨 이상 유지할 경우 파워 온 리셋 신호를 발생시키기 위한 파워 온 리셋 회로; 및 상기 파워 온 리셋 신호에 따라 오토리드 신호를 발생시키기 위한 펄스 발생 회로를 포함한다.According to an embodiment of the present invention, an auto lead circuit generates an internal power supply voltage that increases as the external power supply voltage increases, compares the internal power supply voltage with a reference voltage, and accordingly, the internal power supply voltage maintains a constant level. An internal power supply voltage generation circuit for maintaining; A power on reset circuit for detecting a change in the internal power supply voltage and generating a power on reset signal when the internal power supply voltage is maintained at a predetermined level or more; And a pulse generator circuit for generating an auto lead signal according to the power on reset signal.

상기 내부 전원 전압 발생 회로는 상기 내부 전원 전압에 따른 피드백 전압과 기준 전압을 비교하기 위한 비교기; 및 상기 비교기의 출력 신호에 따라 상기 외부 전원 전압을 내부 전원 전압으로 출력하기 위한 내부 전원 전압 조절부를 포함한다.The internal power supply voltage generation circuit may include a comparator for comparing a feedback voltage and a reference voltage according to the internal power supply voltage; And an internal power supply voltage adjusting unit for outputting the external power supply voltage as an internal power supply voltage according to the output signal of the comparator.

상기 내부 전원 전압 발생 회로는 상기 외부 전원 전압이 인가되기 이전 제어 신호에 따라 상기 비교기의 출력 단자를 접지 전압 레벨로 초기화시키기 위한 초기화 수단을 더 포함한다.The internal power supply voltage generation circuit further includes initialization means for initializing the output terminal of the comparator to a ground voltage level according to a control signal before the external power supply voltage is applied.

상기 내부 전원 전압 발생 회로는 상기 외부 전원 전압이 인가되는 동시에 제어 신호에 따라 상기 비교기의 출력 단자를 상기 외부 전원 전압 레벨로 상승시키기 위한 제어 수단을 더 포함한다.The internal power supply voltage generation circuit further includes control means for raising the output terminal of the comparator to the external power supply voltage level at the same time that the external power supply voltage is applied.

상기 펄스 발생 회로는 상기 파워 온 리셋 신호를 지연시키기 위한 지연부; 및 상기 파워 온 리셋 신호와 상기 지연부의 출력 신호를 입력하여 오토리드 신호를 출력하기 위한 논리부를 포함한다.The pulse generation circuit may include a delay unit for delaying the power on reset signal; And a logic unit configured to input an output signal of the power on reset signal and the delay unit to output an autolead signal.

상기 논리부는 NAND 게이트를 포함한다.The logic section includes a NAND gate.

이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

도 3은 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자에 적용되는 오토리드 회로의 구성도로서, 외부 전원 전압(EXT_VDD)이 상승함에 따라 상승되는 내부 전원 전압(INT_VDD)을 생성하고, 내부 전원 전압(INT_VDD)을 기준 전압(VREF)과 비교하여 그 결과에 따라 내부 전원 전압(INT_VDD)을 일정하게 유지시키기 위한 내부 전압 발생 회로(100), 내부 전압 발생 회로(100)로부터 발생된 내부 전원 전압(INT_VDD)의 변화에 따라 파워 온 리셋 신호(POR)를 발생시키기 위한 파워 온 리셋 회로(200) 및 파워 온 리셋 신호(POR)에 따라 오토리드 신호(AUTOREAD)를 발생시키기 위한 펄스 발생 회로(300)를 포함하여 구성된다.3 is a block diagram of an auto read circuit applied to a NAND type flash memory device according to an embodiment of the present invention. The internal power voltage INT_VDD is generated as the external power supply voltage EXT_VDD increases, and the internal power supply circuit INT_VDD is generated. An internal power source generated from the internal voltage generation circuit 100 and the internal voltage generation circuit 100 for comparing the power supply voltage INT_VDD with the reference voltage VREF and keeping the internal power supply voltage INT_VDD constant according to the result. The power-on reset circuit 200 for generating the power-on reset signal POR according to the change of the voltage INT_VDD and the pulse generation circuit for generating the autoread signal AUTOREAD in accordance with the power-on reset signal POR ( 300).

도 4는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자에 적용되는 오토리드 회로를 구성하는 내부 전압 발생 회로도로서, 그 구동 방법을 설명하면 다음과 같다.FIG. 4 is an internal voltage generation circuit diagram of an auto lead circuit applied to a NAND type flash memory device according to an exemplary embodiment of the present invention.

외부 전원 전압(VDD_EXT)이 인가되면 제 1 제어 신호(VBIAS)는 하이 레벨로 인가되고, 제 2 제어 신호(TNOVDCr)는 로우 레벨로 인가된다. 제 1 제어 신호(VBIAS)에 의해 NMOS 트랜지스터(N43 및 N44)가 턴온되어 비교기(41)가 인에이블된다. 또한, 제 2 제어 신호(TNOVDCr)에 의해 제 1 노드(Q41)와 접지 단자(Vss) 사이에 접속된 NMOS 트랜지스터(N41)는 턴오프되고, 외부 전원 단자(EXT_VDD)와 제 1 노드(Q41) 사이에 접속된 PMOS 트랜지스터(P43)는 턴온된다. 턴온된 PMOS 트랜지스터(P43)를 통해 외부 전원 전압(EXT_VDD)이 제 1 노드(Q41)로 공급되어 제 1 노드(Q41)의 전위는 외부 전원 전압(EXT_VDD)에 따라 상승하게 된다. 제 1 노드(Q41)의 전위가 소정 전위 이상으로 상승하면 외부 전원 전압(EXT_VDD)을 내부 전원 전압(INT_VDD)으로 출력하는 내부 전원 전압 조절부(42), 즉 PMOS 트랜지스터(P44 및 P45)를 턴오프시켜 내부 전원 전압(INT_VDD)의 전위가 상승되지 않도록 한다. 이에 따라 내부 전원 전압(INT_VDD)을 직렬 연결된 PMOS 트랜지스터(P46 및 P47)를 통해 공급받는 피드백 전압(VFB)도 상승하지 못하게 된다. 비교기(41)는 기준 전압(VREF)과 피드백 전압(VFB)을 비교하여 피드백 전압(VFB)이 기준 전압(VREF)보다 낮으면 제 1 노드(Q41)의 전위를 접지 전압(Vss)로 강하시키고, 이에 따라 내부 전원 전압 조절부(42)의 PMOS 트랜지스터(P44 및 P45)가 턴온되어 외부 전원 전압(EXT_VDD)이 내부 전원 전압(INT_VDD)으로 출력되도록 한다. 한편, 비교기(41)는 기준 전압(VREF)이 피드백 전압(VFB)보다 낮으면 PMOS 트랜지스터(P41 및 P42)를 턴온시켜 제 1 노드(Q41)의 전위를 상승시키고, 이에 따라 내부 전원 전압 조절부(42)의 PMOS 트랜지스터(P44 및 P45)를 턴오프시켜 외부 전원 전압(EXT_VDD)이 내부 전원 전압(INT_VDD)으로 출력되지 못하게 한다. 즉, 기준 전압(VREF)과 내부 전원 전압(INT_VDD)에 따른 피드백 전압(VFB)를 비교하는 비교기(41)의 비교 결과에 따라 제 1 노드(Q41)의 전위를 조절함으로써 내부 전원 전압 조절부(42)의 구동을 제어하여 내부 전원 전압(INT_VDD)이 일정한 전위를 유지하도록 한다.When the external power supply voltage VDD_EXT is applied, the first control signal VBIAS is applied at a high level, and the second control signal TNOVDCr is applied at a low level. The NMOS transistors N43 and N44 are turned on by the first control signal VBIAS to enable the comparator 41. In addition, the NMOS transistor N41 connected between the first node Q41 and the ground terminal Vss by the second control signal TNOVDCr is turned off, and the external power supply terminal EXT_VDD and the first node Q41 are turned off. The PMOS transistor P43 connected between them is turned on. The external power supply voltage EXT_VDD is supplied to the first node Q41 through the turned-on PMOS transistor P43, and the potential of the first node Q41 is increased according to the external power supply voltage EXT_VDD. When the potential of the first node Q41 rises above the predetermined potential, the internal power supply voltage adjusting unit 42 that outputs the external power supply voltage EXT_VDD as the internal power supply voltage INT_VDD, that is, the PMOS transistors P44 and P45 is turned on. Off to prevent the potential of the internal power supply voltage INT_VDD from rising. Accordingly, the feedback voltage VFB supplied through the PMOS transistors P46 and P47 having the internal power voltage INT_VDD connected in series does not increase. The comparator 41 compares the reference voltage VREF with the feedback voltage VFB, and when the feedback voltage VFB is lower than the reference voltage VREF, the potential of the first node Q41 is dropped to the ground voltage Vss. Accordingly, the PMOS transistors P44 and P45 of the internal power supply voltage adjusting unit 42 are turned on so that the external power supply voltage EXT_VDD is output as the internal power supply voltage INT_VDD. On the other hand, when the reference voltage VREF is lower than the feedback voltage VFB, the comparator 41 turns on the PMOS transistors P41 and P42 to increase the potential of the first node Q41, and accordingly, the internal power supply voltage regulator. The PMOS transistors P44 and P45 of 42 are turned off to prevent the external power supply voltage EXT_VDD from being output to the internal power supply voltage INT_VDD. That is, the internal power supply voltage adjusting unit may be adjusted by adjusting the potential of the first node Q41 according to the comparison result of the comparator 41 comparing the reference voltage VREF and the feedback voltage VFB according to the internal power supply voltage INT_VDD. 42) is controlled so that the internal power supply voltage INT_VDD maintains a constant potential.

도 5는 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자에 적용되는 오토리드 회로를 구성하는 파워 온 리셋 회로도로서, 내부 전원 전압(INT_VDD)에 따라 구동된다.FIG. 5 is a power on reset circuit diagram constituting an auto lead circuit applied to a NAND type flash memory device according to an exemplary embodiment of the present invention, and is driven according to an internal power supply voltage INT_VDD.

내부 전원 단자(INT_VDD)와 제 2 노드(Q52) 사이에 접속된 제 1 부하(51) 및/또는 제 2 부하(52)와 제 2 노드(Q52)와 접지 단자(Vss) 사이에 접속된 제 1 및 제 2 저항(R51 및 R52)의 비에 따라 제 2 노드(Q52)의 전위가 결정된다. 여기서, PMOS 트랜지스터(P51)에 의해 제 1 부하(51)와 제 2 부하(52)가 동시에 제 2 노드(Q52)의 전위 결정에 이용되거나 제 2 부하(52)만이 제 2 노드(Q52)의 전위 결정에 이용된다. PMOS 트랜지스터(P51)는 제어 수단(53)의 출력 신호에 따라 구동되는데, 제어 수단(53)은 캐패시터(C51 및 C52)의 충전 용량에 따라 내부 전원 전압(INT_VDD) 레벨의 신호의 출력 시간을 조절한다.The first load 51 connected between the internal power supply terminal INT_VDD and the second node Q52 and / or the second load 52 connected between the second node Q52 and the ground terminal Vss. The potential of the second node Q52 is determined by the ratio of the first and second resistors R51 and R52. Here, the first load 51 and the second load 52 are simultaneously used to determine the potential of the second node Q52 by the PMOS transistor P51, or only the second load 52 is connected to the second node Q52. Used to determine potential. The PMOS transistor P51 is driven according to the output signal of the control means 53. The control means 53 adjusts the output time of the signal of the internal power supply voltage INT_VDD level according to the charge capacity of the capacitors C51 and C52. do.

제 2 노드(Q22)의 전위에 의해 PMOS 트랜지스터(P23)가 턴온되면 제 3 노드(Q23)가 내부 전원 전압(INT_VDD) 레벨이 되고, 제 3 노드(Q53)의 전위는 인버터(I51 내지 I54)를 통해 외부 전원 전압(INT_VDD) 레벨의 파워 온 리셋 신호(POR)로서 출력된다. 한편, 제 2 노드(Q52)의 전위에 따라 PMOS 트랜지스터(P54)가 턴온되고, 인버터(I53)의 출력 신호에 따라 PMOS 트랜지스터(P55)가 턴온되어 파워 온 리셋 신호(POR)는 내부 전원 전압(INT_VDD)의 레벨을 유지하게 된다.When the PMOS transistor P23 is turned on by the potential of the second node Q22, the third node Q23 becomes the internal power supply voltage INT_VDD level, and the potential of the third node Q53 is the inverters I51 to I54. Through the output as a power-on reset signal (POR) of the external power supply voltage (INT_VDD) level. Meanwhile, the PMOS transistor P54 is turned on according to the potential of the second node Q52, and the PMOS transistor P55 is turned on according to the output signal of the inverter I53, so that the power-on reset signal POR is the internal power supply voltage ( INT_VDD) level.

그런데, 내부 전원 전압(INT_VDD)의 전위가 상승하여 제 2 노드(Q52)의 전위에 의해 NMOS 트랜지스터(N52)가 턴온되면 제 3 노드(Q53)는 로우 레벨의 전위를 유지한다. 로우 레벨을 유지하는 제 3 노드(Q53)의 전위는 인버터(I51 내지 I54)를 통해 로우 레벨의 파워 온 리셋 신호(POR)로서 출력된다. 여기서, 제 2 노드(Q52)의 전위에 따라 PMOS 트랜지스터(P54)가 턴오프되며, 인버터(I53)의 출력 신호에 따라 PMOS 트랜지스터(P55)가 턴오프되고 NMOS 트랜지스터(N54)가 턴온되어 파워 온 리셋 신호(POR)는 로우 레벨을 유지하게 된다.However, when the potential of the internal power supply voltage INT_VDD rises and the NMOS transistor N52 is turned on by the potential of the second node Q52, the third node Q53 maintains a low level potential. The potential of the third node Q53 maintaining the low level is output as the low level power-on reset signal POR through the inverters I51 to I54. Here, the PMOS transistor P54 is turned off according to the potential of the second node Q52, the PMOS transistor P55 is turned off according to the output signal of the inverter I53, and the NMOS transistor N54 is turned on to power on. The reset signal POR maintains a low level.

즉, 상기와 같은 파워 온 리셋 회로는 내부 전원 전압(INT_VDD)이 소정 전압 이상으로 상승하기 전까지 파워 온 리셋 신호(POR)를 내부 전원 전압(INT_VDD) 레벨로 출력하고, 내부 전원 전압(INT_VDD)이 소정 전압 이상으로 상승하면 파워 온 리셋 신호(POR)를 로우 레벨로 출력한다.That is, the power-on reset circuit as described above outputs the power-on reset signal POR to the internal power supply voltage INT_VDD level until the internal power supply voltage INT_VDD rises above a predetermined voltage, and the internal power supply voltage INT_VDD is increased. When the voltage rises above a predetermined voltage, the power-on reset signal POR is output at a low level.

도 6은 본 발명의 일 실시 예에 따른 NAND형 플래쉬 메모리 소자에 적용되는 오토리드 회로를 구성하는 펄스 발생 회로도이다.FIG. 6 is a pulse generation circuit diagram of an auto lead circuit applied to a NAND type flash memory device according to an exemplary embodiment.

파워 온 리셋 신호(POR)가 하이 레벨로 인가되면, 인버터(I61)를 통해 로우 레벨로 반전되고, 로우 레벨의 신호가 NAND 게이트(61)의 한 입력 단자로 입력된다. 그리고, 하이 레벨의 파워 온 리셋 신호(POR)가 인버터(I61 내지 I66)를 통해 지연되어 NAND 게이트(61)의 다른 한 입력 단자로 입력된다. NAND 게이트(61)는 하이 레벨의 신호를 출력하고, 이 신호가 인버터(I67)를 통해 반전되어 로우 레벨의 오토리드 신호(AUTOREAD)가 출력된다.When the power-on reset signal POR is applied at a high level, the power-on reset signal POR is inverted to a low level through the inverter I61, and the low-level signal is input to one input terminal of the NAND gate 61. The high level power-on reset signal POR is delayed through the inverters I61 to I66 and input to the other input terminal of the NAND gate 61. The NAND gate 61 outputs a high level signal, and the signal is inverted through the inverter I67 to output a low level autoread signal AUTOREAD.

한편, 파워 온 리셋 신호(POR)가 로우 레벨로 인가되면, 인버터(I61)를 통해 하이 레벨로 반전되고, 하이 레벨의 신호가 NAND 게이트(61)의 한 입력 단자로 입력된다. 따라서, 인버터(I61 내지 I66)를 통해 지연되어 입력되는 하이 레벨의 신호와 논리 조합되어 로우 레벨의 신호를 출력하고, 이 신호가 인버터(I67)를 통해 하이 레벨의 오토리드 신호(AUTOREAD)가 출력된다. 그런데, 로우 레벨의 파워 온 리셋 신호(POR)가 인버터(I61 내지 I66)를 통해 지연되어 로우 레벨로 NAND 게이트 (61)에 입력되면 NAND 게이트(61)는 하이 레벨의 신호를 출력하고, 이 신호가 인버터(I67)를 통해 반전되어 로우 레벨의 오토리드 신호(AUTOREAD)로서 출력된다.On the other hand, when the power-on reset signal POR is applied at the low level, the power-on reset signal POR is inverted to the high level through the inverter I61, and the high level signal is input to one input terminal of the NAND gate 61. Accordingly, the low level signal is output by being logically combined with the high level signal input by being delayed through the inverters I61 to I66, and the high level auto lead signal AUTOREAD is outputted through the inverter I67. do. However, when the low level power-on reset signal POR is delayed through the inverters I61 to I66 and input to the NAND gate 61 at the low level, the NAND gate 61 outputs a high level signal. Is inverted through the inverter I67 and output as the low-level autoread signal AUTOREAD.

즉, 상기와 같은 오토리드 신호(AUTOREAD)를 발생시키기 위한 펄스 발생 회로는 파워 온 리셋 신호(POR)가 로우 레벨에서 하이 레벨로 천이된 후 인버터(I61 내지 I66)를 통한 지연 시간동안 하이 레벨의 오토리드 신호(AUTOREAD)를 출력한다.That is, the pulse generation circuit for generating the autoread signal AUTOREAD is a high level during the delay time through the inverters I61 to I66 after the power on reset signal POR transitions from the low level to the high level. Outputs the autoread signal (AUTOREAD).

상술한 바와 같이 본 발명에 의하면 외부 전원 전압의 변화에 의해서도 일정한 레벨로 유지되는 내부 전원 전압을 생성하고, 내부 전원 전압에 따라 파워 온 리셋 신호(POR)를 생성하고, 파워 온 리셋 신호(POR)에 따라 오토리드 신호(AUTOREAD)를 생성함으로써 내부 전원 전압을 이용하는 회로들이 정상적으로 동작할 수 있는 상태에서 오토리드 동작을 수행하여 셀의 데이터를 정확하게 리드할 수 있어 소자의 신뢰성을 향상시킬 수 있다.As described above, according to the present invention, an internal power supply voltage maintained at a constant level is generated even by a change in an external power supply voltage, a power-on reset signal POR is generated according to the internal power supply voltage, and a power-on reset signal POR is generated. By generating the auto read signal AUTOREAD, the auto read operation may be performed in a state in which circuits using the internal power supply voltage may operate normally, thereby improving the reliability of the device.

Claims (6)

외부 전원 전압이 상승함에 따라 상승하는 내부 전원 전압을 생성하고, 상기 내부 전원 전압과 기준 전압을 비교하여 그 결과에 따라 상기 내부 전원 전압이 일정한 레벨을 유지하도록 하기 위한 내부 전원 전압 발생 회로;An internal power supply voltage generation circuit for generating an internal power supply voltage that increases as the external power supply voltage increases, and comparing the internal power supply voltage with a reference voltage to maintain the internal power supply voltage at a constant level according to the result; 상기 내부 전원 전압의 변화를 검출하고, 상기 내부 전원 전압이 소정 레벨 이상 유지할 경우 파워 온 리셋 신호를 발생시키기 위한 파워 온 리셋 회로; 및A power on reset circuit for detecting a change in the internal power supply voltage and generating a power on reset signal when the internal power supply voltage is maintained at a predetermined level or more; And 상기 파워 온 리셋 신호에 따라 오토리드 신호를 발생시키기 위한 펄스 발생 회로를 포함하되,Including a pulse generating circuit for generating an auto lead signal in accordance with the power on reset signal, 상기 내부 전원 전압 발생 회로는 상기 내부 전원 전압에 따른 피드백 전압과 기준 전압을 비교하기 위한 비교기;및The internal power supply voltage generation circuit includes a comparator for comparing a feedback voltage and a reference voltage according to the internal power supply voltage; and 상기 비교기의 출력 신호에 따라 상기 외부 전원 전압을 내부 전원 전압으로 출력하기 위한 내부 전원 전압 조절부를 포함하는 오토리드 회로.And an internal power supply voltage adjusting unit for outputting the external power supply voltage as an internal power supply voltage according to the output signal of the comparator. 삭제delete 제 1 항에 있어서, 상기 내부 전원 전압 발생 회로는 상기 외부 전원 전압이 인가되기 이전 제어 신호에 따라 상기 비교기의 출력 단자를 접지 전압 레벨로 초기화시키기 위한 초기화 수단을 더 포함하는 오토리드 회로.The auto lead circuit according to claim 1, wherein the internal power supply voltage generation circuit further comprises initialization means for initializing an output terminal of the comparator to a ground voltage level according to a control signal before the external power supply voltage is applied. 제 1 항에 있어서, 상기 내부 전원 전압 발생 회로는 상기 외부 전원 전압이 인가되는 동시에 제어 신호에 따라 상기 비교기의 출력 단자를 상기 외부 전원 전압 레벨로 상승시키기 위한 제어 수단을 더 포함하는 오토리드 회로.The auto lead circuit according to claim 1, wherein said internal power supply voltage generating circuit further comprises control means for raising said output terminal of said comparator to said external power supply voltage level in response to a control signal while said external power supply voltage is applied. 제 1 항에 있어서, 상기 펄스 발생 회로는 상기 파워 온 리셋 신호를 지연시키기 위한 지연부; 및2. The apparatus of claim 1, wherein the pulse generation circuit comprises: a delay unit for delaying the power on reset signal; And 상기 파워 온 리셋 신호와 상기 지연부의 출력 신호를 입력하여 오토리드 신호를 출력하기 위한 논리부를 포함하는 오토리드 회로.And a logic unit for inputting the power on reset signal and the output signal of the delay unit to output an autolead signal. 제 5 항에 있어서, 상기 논리부는 NAND 게이트를 포함하는 오토리드 회로.6. The autoread circuit of claim 5, wherein the logic section comprises a NAND gate.
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