KR100712461B1 - Semiconductor device and its manufacturing method - Google Patents

Semiconductor device and its manufacturing method Download PDF

Info

Publication number
KR100712461B1
KR100712461B1 KR1019970072217A KR19970072217A KR100712461B1 KR 100712461 B1 KR100712461 B1 KR 100712461B1 KR 1019970072217 A KR1019970072217 A KR 1019970072217A KR 19970072217 A KR19970072217 A KR 19970072217A KR 100712461 B1 KR100712461 B1 KR 100712461B1
Authority
KR
South Korea
Prior art keywords
layer
gate
single crystal
main surface
crystal semiconductor
Prior art date
Application number
KR1019970072217A
Other languages
Korean (ko)
Other versions
KR19980064498A (en
Inventor
다이 히사모토
요시미 스도우
Original Assignee
가부시끼가이샤 히다치 세이사꾸쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 히다치 세이사꾸쇼 filed Critical 가부시끼가이샤 히다치 세이사꾸쇼
Publication of KR19980064498A publication Critical patent/KR19980064498A/en
Application granted granted Critical
Publication of KR100712461B1 publication Critical patent/KR100712461B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Credit Cards Or The Like (AREA)

Abstract

반도체장치, 특히 SOI(Silicon On Insulator)구조의 절연게이트형 전계효과트랜지스터에 관한 것으로서, SOI-MOSFET에서는 얇은 단결정실리콘층의 바닥부에는 절연층(또는 절연기판)이 있기 때문에 채널하부에서 바이어스할 수가 없어 불안정한 동작을 일으키는 “기판플로팅”이라 불리는 문제를 해결하기 위해, 주면이 절연체로 이루어지는 지지본체, 절연체주면에 패턴형성된 제1 도전형 단결정반도체층, 단결정반도체층의 주면에 형성된 게이트절연막, 게이트절연막상에 패턴형성된 제1 게이트층 및 상기 제1 게이트층에 접속된 제2 게이트층을 포함하고, 제2 게이트층은 상기 단결정반도체층의 측면부에서 접속되어 있는 구성으로 하였다.A semiconductor device, particularly an insulated gate field effect transistor having a silicon on insulator (SOI) structure. In an SOI-MOSFET, an insulating layer (or an insulating substrate) is provided at the bottom of a thin single crystal silicon layer so that it can be biased under a channel. In order to solve the problem called "substrate floating" which causes unstable operation, the main body has an insulator, a first conductive type single crystal semiconductor layer patterned on the insulator main surface, a gate insulating film formed on the main surface of the single crystal semiconductor layer, and gate insulation A first gate layer patterned on the film and a second gate layer connected to the first gate layer were included, and the second gate layer was connected to the side portions of the single crystal semiconductor layer.

이렇게 하는 것에 의해서, 게이트전극이 채널로 되는 기판과 전기적으로 접속되어 있기 때문에 채널에 대해서 급전할 수 있으므로 기판플로팅의 문제를 억제할 수 있다는 효과를 얻을 수 있다.By doing so, since the gate electrode is electrically connected to the substrate serving as the channel, power can be supplied to the channel, thereby achieving the effect of suppressing the problem of substrate floating.

Description

반도체장치 및 그 제조방법Semiconductor device and manufacturing method

본 발명은 반도체장치, 특히 SOI(Silicon On Insulator)구조의 절연게이트형 전계효과트랜지스터에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, in particular an insulated gate field effect transistor of a silicon on insulator (SOI) structure.

절연기판상의 얇은 단결정실리콘층에 형성된 SOI-MOSFET는 실리콘의 미세가공프로세스를 사용해서 하나의 기판상에 대집적화할 수 있다. 또, 종래의 단결정실리콘기판을 사용한 경우에 비해 형성된 트랜지스터가 갖는 기생용량이 작기 때문에 고속동작에 적합하다는 점에서 주목받아 왔다.The SOI-MOSFET formed in a thin single crystal silicon layer on an insulating substrate can be largely integrated on one substrate using a microfabrication process of silicon. In addition, attention has been paid to the fact that the parasitic capacitance of the formed transistor is smaller than that of the conventional single crystal silicon substrate, which is suitable for high speed operation.

종래의 단결정실리콘기판을 사용한 반도체장치(MOSFET)에서는 기판전극을 사용해서 채널부에 바이어스하고 있다. 이것에 대해 SOI-MOSFET에서는 얇은 단결정실리콘층의 바닥부에는 절연층(또는 절연기판)이 있기 때문에 채널하부에서 바이어스할 수가 없어 불안정한 동작을 일으키는 “기판플로팅”이라 불리는 과제가 있었다.In a conventional semiconductor device (MOSFET) using a single crystal silicon substrate, a substrate electrode is used to bias the channel portion. On the other hand, in SOI-MOSFET, there is a problem called "substrate floating" which has an insulating layer (or an insulating substrate) at the bottom of the thin single crystal silicon layer, which cannot be biased under the channel and causes unstable operation.

즉, NMOS(N채널MOS)에서는 채널부에 홀이 축적되는 것에 의해 오프상태에서 큰 누설전류를 흐르게 하는 것, 또 온상태에서도 전류특성에 킹크(kink effect)를 발생하는 것 등이 보고되어 있다. 이 문제는 충돌전리계수(impact ionization)가 큰 NMOS에 있어서 현저하게 나타나는 것이 알려져 있다. That is, in NMOS (N-channel MOS), a large leakage current flows in the off state due to accumulation of holes in the channel portion, and a kink effect is generated in the current characteristic even in the on state. . This problem is known to be prominent in NMOSs with large impact ionization.

이 과제를 해결하기 위한 기술은 예를 들면 일본국 특허공개공보 평성4-34980호 또는 일본국 특허공개공보 평성7-273340호에 개시되어 있다.Techniques for solving this problem are disclosed in, for example, Japanese Patent Application Laid-Open No. 4-34980 or Japanese Patent Application Laid-open No. Hei 7-273340.

또, IEEE Electron Devices Letters, 1994년 12월호 제510페이지∼제512페이지에 기술되어 있는 바와 같이, 채널부(P-silicon)에 게이트전극을 거쳐서 바이어스하는 것이 고려되고 있다. 이 기판과 게이트를 연결한 구조를 갖는 MOSFET는 FET와 횡형 바이폴라디바이스를 공존시킨 디바이스로 간주할 수 있다. 이와 같은 MOSFET에 의하면, 특히 저전압동작(0.6V 이하)에 있어서 우수한 특성을 얻을 수 있다는 것이 보고되어 있다.Further, as described in IEEE Electron Devices Letters, December 1994, pages 510 to 512, it is considered to bias the channel portion (P-silicon) via a gate electrode. A MOSFET having a structure in which the substrate and the gate are connected can be regarded as a device in which a FET and a horizontal bipolar device coexist. According to such a MOSFET, it is reported that particularly excellent characteristics can be obtained in low voltage operation (0.6 V or less).

도 22는 상기 문헌에 개시되어 있는 디바이스구조를 도시한 평면배치도이다. 평면배치는 종래의 단결정실리콘기판에 형성된 MOSFET와 동일한 배치를 채용하고 있다. 이 구조의 특징은 얇은 단결정실리콘층으로 이루어지는 활성영역(100)의 일부가 게이트(전극)(500)과 동일 형상으로 패터닝되어 있다. 그리고, 게이트의 콘택트(600)에 있어서 그 게이트(500)과 동시에 활성영역에 대해서 배선에 의해 접촉되어 있다.Fig. 22 is a planar view showing the device structure disclosed in this document. The planar arrangement adopts the same arrangement as the MOSFET formed in the conventional single crystal silicon substrate. A characteristic of this structure is that a part of the active region 100 made of a thin single crystal silicon layer is patterned in the same shape as the gate (electrode) 500. In the contact 600 of the gate, the gate 500 is in contact with the active region by wiring.

도 23은 도 22의 활성영역(100)만을 도시한 것으로서, 게이트의 콘택트부에서는 소위 도그본(dog bone) 모양으로 활성영역이 패터닝되어 있다. 콘택트의 단면구조를 도 24에 도시한다. 도 24에 도시한 단면구조는 A-A절단단면도이다. 도 24에 도시한 바와 같이, 게이트(500)과 활성영역(100)의 콘택트는 게이트(500) 및 게이트산화막(910)을 관통한 콘택트홀을 형성하고, 상기 게이트산화막(910)하부의 활성영역(100)을 노출시켜 상기 콘택트홀내에 형성한 금속배선(700)에 의해서 달성된다.FIG. 23 shows only the active region 100 of FIG. 22, and the active region is patterned in the shape of a so-called dog bone at the contact portion of the gate. The cross-sectional structure of the contact is shown in FIG. 24 is a cross-sectional view taken along the line A-A. As shown in FIG. 24, the contact between the gate 500 and the active region 100 forms a contact hole penetrating through the gate 500 and the gate oxide layer 910, and the active region under the gate oxide layer 910. A metal wiring 700 formed in the contact hole by exposing 100 is achieved.

상기 문헌에 개시된 기술에서는 활성영역을 가공할 때 미리 게이트에 일치시킨 미세한 패터닝을 실행할 필요가 있다. 콘택트형성시에는 게이트를 관통하는 가공을 실행하고 또한 박막실리콘층을 관통하지 않도록 가공을 멈출 필요가 있다. 그리고, 게이트로의 콘택트를 게이트층측면(콘택트홀내벽)에서 실행하지 않으면 않된다. 이 때문에 통상의 MOS트랜지스터프로세스(종래의 단결정기판에 MOS트랜지스터를 형성하기 위한 프로세스)와 정합성을 취할 수 없다는 가공상의 문제가 있어 집적화에는 적합하지 않다.In the technique disclosed in the above document, it is necessary to perform fine patterning that matches the gate in advance when processing the active region. At the time of contact formation, it is necessary to stop the processing so as to penetrate the gate and not penetrate the thin film silicon layer. Then, a contact to the gate must be performed on the gate layer side surface (contact hole inner wall). For this reason, there is a processing problem that it cannot be matched with a conventional MOS transistor process (a process for forming a MOS transistor on a conventional single crystal substrate) and is not suitable for integration.

따라서, 특수한 가공을 실시하는 일 없이 기판플로팅의 문제를 해결할 필요가 있다.Therefore, it is necessary to solve the problem of substrate floating without performing special processing.

본 발명의 목적은 채널형성영역에 전위를 인가하는 새로운 SOI구조의 반도체장치를 제공하는 것이다.It is an object of the present invention to provide a semiconductor device of a novel SOI structure for applying a potential to a channel formation region.

본 발명의 다른 목적은 채널형성영역에 전위를 인가하는 새로운 SOI구조의 절연게이트 전계효과트랜지스터가 하나의 지지본체에 여러개 구성된 반도체집적회로장치를 제공하는 것이다.Another object of the present invention is to provide a semiconductor integrated circuit device comprising a plurality of insulated gate field effect transistors of a new SOI structure applied to a channel forming region in one support body.

또, 본 발명의 다른 목적은 채널형성영역에 전위를 인가하기 위한 새로운 SOI구조의 반도체장치의 제조방법을 제공하는 것이다.Another object of the present invention is to provide a method for manufacturing a semiconductor device having a new SOI structure for applying a potential to a channel formation region.

본 발명의 반도체장치에 의하면 절연체상에 반도체단결정층이 마련되고, 이 반도체단결정층에 형성된 게이트, 소오스, 드레인전극을 갖는 절연게이트형 전계효과트랜지스터를 포함하는 반도체장치에 있어서, 게이트전극이 상부게이트층 및 하부게이트층의 2층구조로 이루어지고, 그 상부게이트층이 상기 절연게이트형 전계효과트랜지스터의 채널형성영역과 전기적으로 접속되어 있는 것을 특징으로 한다.According to the semiconductor device of the present invention, a semiconductor single crystal layer is provided on an insulator, and the semiconductor device includes an insulated gate field effect transistor having a gate, a source, and a drain electrode formed in the semiconductor single crystal layer, wherein the gate electrode is an upper gate. The layer and the lower gate layer have a two-layer structure, and the upper gate layer is electrically connected to the channel forming region of the insulated gate field effect transistor.

본 발명에 의하면, 게이트전극을 거쳐서 기판바이어스되어 있으므로 기판플로텡의 문제는 회피할 수 있다.According to the present invention, since the substrate is biased through the gate electrode, the problem of substrate flow can be avoided.

또, 후술하는 형성공정의 설명에서 명확한 바와 같이, 본 발명의 구조는 자기정합적으로 실현되기 때문에, 종래기술과 같은 가공상 정합성을 취할 수 없다는 등의 문제를 발생시키는 일이 없는 것은 명확하다.In addition, as is clear from the description of the formation process to be described later, since the structure of the present invention is self-aligned, it is clear that problems such as inability to obtain processing conformity as in the prior art are not caused.

즉, 하부게이트전극의 가공시에 SOI층(반도체단결정층)까지 연속해서 에칭에 의해 가공하고 SOI층의 측면을 노출시킨다. 이 가공에 의해 게이트와 SOI층(즉, 채널형성영역)의 콘택트를 위한 측면부가 형성된다. 그리고 하부게이트층상에 상부게이트층을 퇴적하는 것에 의해서 자동적으로 하부게이트층과 SOI층이 그 측면부에 있어서 접속된다.That is, during the processing of the lower gate electrode, the SOI layer (semiconductor single crystal layer) is continuously processed by etching to expose the side surface of the SOI layer. This processing forms side portions for contact between the gate and the SOI layer (i.e., the channel formation region). By depositing an upper gate layer on the lower gate layer, the lower gate layer and the SOI layer are automatically connected at the side portions thereof.

이하, 본 발명의 상세한 내용을 실시예에 따라 설명한다.Hereinafter, the details of the present invention will be described according to the examples.

도 1은 본 발명에 있어서의 제1 실시예로서, SOI구조의 반도체장치를 마스크레이아웃으로 나타낸 대표적인 평면도이다. 먼저, N채널형 절연게이트 전계효과트랜지스터(이하, 간단히 'NMOS'로서 나타낸다)로 예를 들고, 그 구조 및 형성공정을 설명한다.1 is a representative plan view showing a semiconductor device having an SOI structure in a mask layout as a first embodiment in the present invention. First, an example of an N-channel insulating gate field effect transistor (hereinafter simply referred to as 'NMOS') will be described, and the structure and formation process thereof will be described.

굵은 선으로 나타낸 직사각형의 활성영역(얇은 단결정실리콘층)(100)상에 걸쳐 있도록 게이트패턴(500)이 위치되어 있다. (300A)는 N형 불순물을 이온주입해서 NMOS의 소오스, 드레인전극을 형성할 때의 개구마스크의 위치를 나타낸다. (600)은 소오스영역, 드레인영역 및 게이트전극 각각에 대한 배선의 콘택트부를 나타낸다. 또, (700)은 배선의 위치를 나타내고 있다.The gate pattern 500 is positioned so as to span the rectangular active region (thin single crystal silicon layer) 100 indicated by the thick line. 300A indicates the position of the opening mask when ion implantation of N-type impurities forms the source and drain electrodes of the NMOS. Reference numeral 600 denotes contact portions of wirings for the source region, the drain region, and the gate electrode, respectively. Reference numeral 700 denotes the position of the wiring.

상기 배치의 NMOS의 단면구조를 도 2, 도 3, 도 4에 도시한다. 도 2, 도 3 및 도 4는 각각 도 1에 있어서의 A-A선(채널수직방향 또는 채널폭방향), B-B선(채널길이방향) 및 C-C선에서의 절단단면이다. 각각의 도면에 있어서, (120)은 예를 들면 고저항 단결정실리콘으로 이루어지는 지지본체이다. (110)은 절연막으로서 예를 들면 실리콘산화막으로 이루어진다. (100)은 절연막(110)상에 위치된 제1 도전형 단결정실리콘층(즉, SOI층)이다. (910)은 게이트절연막으로서 구체적으로는 실리콘산화막으로 이루어진다. (550)은 하부게이트층, (500)은 상부게이트층이다. (350)은 제1 도전형에 대해 반대의 도전형을 나타내는 소오스, 드레인확산층이다. 채널부의 실리콘, 즉 SOI층(100)은 저농도의 P도전형을 나타낸다. 소오스, 드레인확산층은 N도전형을 나타낸다. (700)은 금속배선층을 나타내고 각각의 확산층 및 전극에 접촉되어 있다.2, 3 and 4 show the cross-sectional structure of the NMOS in this arrangement. 2, 3, and 4 are cross-sectional views taken along line A-A (channel vertical direction or channel width direction), line B-B (channel length direction) and line C-C in Fig. 1, respectively. In each figure, reference numeral 120 denotes a support body made of, for example, high resistance single crystal silicon. Reference numeral 110 is an insulating film, for example, made of a silicon oxide film. Reference numeral 100 is a first conductivity type single crystal silicon layer (ie, an SOI layer) positioned on the insulating film 110. Reference numeral 910 denotes a gate insulating film, specifically, a silicon oxide film. Reference numeral 550 denotes a lower gate layer and 500 denotes an upper gate layer. Numeral 350 denotes a source and drain diffusion layer showing a conductivity type opposite to that of the first conductivity type. The silicon of the channel portion, that is, the SOI layer 100 exhibits a low concentration of P conductivity. The source and drain diffusion layers show an N conductivity type. Numeral 700 denotes a metal wiring layer and is in contact with each of the diffusion layers and the electrodes.

본 발명의 특징을 도 2에 도시한다. 도 2에 있어서, SOI층(100)에 있어서의 서로 대향하는 양측면은 게이트절연막(910)이 없기 때문에 상부게이트층(500)과 접하고 있어 전기적 도통이 취해지고 있다. 따라서, 금속배선(700)에 인가된 바이어스는 상층게이트층(500)을 거쳐서 SOI층(100)(게이트전극하부의 채널형성영역)에 인가된다. 또, 하부게이트층(550)은 게이트절연막(910)을 거쳐서 전계효과를 미치고, 전계효과트랜지스터(FET)로서의 동작을 실행할 수 있다. 그리고, 도 4에 도시한 바와 같이, SOI층(100)의 측면과 확산층(350)이 떨어져 배치되어 있다. 즉, 확산층(350)과 SOI층(100)으로 구성되는 PN접합은 SOI층(100)의 측면에 도달하지 않도록 그 SOI층(100)내에 형성된다. 게이트와의 콘택트부와 확산층 사이에 거리가 있기 때문에 게이트와 드레인간의 내압은 충분히 얻을 수 있다.Features of the invention are shown in FIG. In FIG. 2, since the opposing side surfaces of the SOI layer 100 do not have the gate insulating film 910, they are in contact with the upper gate layer 500, and electrical conduction is established. Accordingly, the bias applied to the metal line 700 is applied to the SOI layer 100 (the channel formation region under the gate electrode) via the upper gate layer 500. In addition, the lower gate layer 550 may have an electric field effect through the gate insulating film 910, and may operate as a field effect transistor (FET). As shown in FIG. 4, the side surface of the SOI layer 100 and the diffusion layer 350 are disposed apart. That is, the PN junction composed of the diffusion layer 350 and the SOI layer 100 is formed in the SOI layer 100 so as not to reach the side surface of the SOI layer 100. Since there is a distance between the contact portion with the gate and the diffusion layer, the breakdown voltage between the gate and the drain can be sufficiently obtained.

도 3에 도시한 단면구조에 대응시켜서 다른 실시예를 각각 도 5, 도 6 및 도 7에 도시한다.Corresponding to the cross-sectional structure shown in Fig. 3, another embodiment is shown in Figs. 5, 6 and 7, respectively.

도 5에 도시한 제2 실시예는 SOI층(100)을 박막화한 경우를 도시하고 있다. 이 SOI층(100)의 두께는 예를 들면 10nm를 갖고, 게이트절연막(910)의 두께는 그 SOI층(100)의 두께의 약 1/2이다.The second embodiment shown in FIG. 5 shows a case where the SOI layer 100 is thinned. The thickness of the SOI layer 100 is, for example, 10 nm, and the thickness of the gate insulating film 910 is about 1/2 of the thickness of the SOI layer 100.

이 실시예에 있어서의 게이트와 채널형성영역의 전기적인 접속은 도 2에 도시한 구조에 의해 달성된다.The electrical connection between the gate and the channel formation region in this embodiment is achieved by the structure shown in FIG.

이 실시예에 의하면, 서브스레시홀드동작영역에서의 특성개선이 도모된다. 즉, 게이트전극과 채널활성영역이 전기적으로 접속되어 있기 때문에, 트랜지스터(NMOS)의 게이트전압(VG)=0V일 때(오프상태)에는 그 트랜지스터의 오프상태를 강하게 한다. 즉, 스레시홀드전압을 높인다. 따라서, 서브스레시홀드 누설전류의 저감을 도모할 수 있다.According to this embodiment, the characteristic is improved in the subthreshold operation region. That is, since the gate electrode and the channel active region are electrically connected, when the gate voltage VG of the transistor NMOS is 0V (off state), the transistor is turned off. That is, the threshold voltage is increased. Therefore, the subthreshold leakage current can be reduced.

또, SOI구조의 고유의 효과이지만 확산층의 기생용량을 저감할 수가 있다.In addition, although the inherent effect of the SOI structure, the parasitic capacitance of the diffusion layer can be reduced.

도 6에 도시한 제3 실시예는 LDD구조로서 알려져 있는 얕은 저농도불순물확산층(340)을 마련한 SOI구조의 NMOS이다. 즉, 이 확산층금속배선이 접속되어 있는 소오스, 드레인확산층보다 저농도를 갖고 또한 얕게 형성되어 있다. 이와 같이 LDD구조를 채용한 것에 의해, 열전자효과를 저감할 수 있어 SOI구조의 NMOS의 미세화가 도모된다.The third embodiment shown in Fig. 6 is an NMOS of SOI structure in which a shallow low concentration impurity diffusion layer 340 is known as an LDD structure. In other words, it is formed at a lower concentration and shallower than the source and drain diffusion layers to which the diffusion layer metal wiring is connected. By adopting the LDD structure in this way, the thermoelectronic effect can be reduced and the NMOS of the SOI structure can be reduced.

그리고, 이 실시예에 있어서의 게이트와 채널형성영역의 전기적인 접속은 도 2에 도시한 구조에 의해 달성된다.The electrical connection between the gate and the channel formation region in this embodiment is achieved by the structure shown in FIG.

또한, 도 6에 있어서, 게이트전극(500), (550)에 대한 사이드월스페이서는 생략되어 있다.In FIG. 6, sidewall spacers for the gate electrodes 500 and 550 are omitted.

도 7에 도시한 제4 실시예는 DDD(Double Diffused Drain)구조라 불리는 저농도확산층(340)에 의해 금속배선(700)이 접속되는 고농도확산층(350)을 둘러싼 구조로서, 드레인내압을 향상시킬 수 있다.The fourth embodiment shown in FIG. 7 is a structure surrounding the high concentration diffusion layer 350 to which the metal wiring 700 is connected by a low concentration diffusion layer 340 called a DDD (Double Diffused Drain) structure. .

이 실시예에 있어서도 게이트와 채널형성영역의 전기적인 접속은 도 2에 도시한 구조에 의해 달성된다.Also in this embodiment, the electrical connection between the gate and the channel formation region is achieved by the structure shown in FIG.

또한, 도 7에 있어서, 고농도확산층(350)은 게이트전극(500), (550)의 끝부에서 떨어져 있다. 그러나, 실제로는 저농도확산층(340)과 마찬가지로 게이트전극(500), (550)의 끝부에 대해서 자기정합으로 형성되어 있다. 이 때문에, 게이트절연막(109)에 접한 고농도확산층(350)의 끝부는 게이트전극하부에 위치한다.In FIG. 7, the high concentration diffusion layer 350 is separated from the ends of the gate electrodes 500 and 550. In reality, however, similarly to the low concentration diffusion layer 340, the ends of the gate electrodes 500 and 550 are self-aligned. For this reason, the end of the high concentration diffusion layer 350 in contact with the gate insulating film 109 is located under the gate electrode.

다음에, 도 1에 도시한 제1 실시예의 제조방법을 설명한다.Next, the manufacturing method of the first embodiment shown in FIG. 1 will be described.

도 8∼도 11은 제1 실시예의 제조과정을 도시한 단면구조도이다. 도 8∼도 11은 도 1에 도시한 게이트를 포함한 반도체장치의 A-A선 절단단면에서의 제조과정이다.8 to 11 are cross-sectional structural views showing the manufacturing process of the first embodiment. 8 to 11 show the manufacturing process at the cut line A-A of the semiconductor device including the gate shown in FIG.

도 8에 도시한 바와 같이, 지지본체로서의 실리콘기판(120)상에 실리콘산화막(110)이 형성되어 있다. 실리콘기판(120)은 비교적 고저항의 단결정실리콘이다. 그리고, 그 실리콘산화막(110)상에 두께 100nm, P도전형의 1Ωcm의 저항율을 갖는 단결정실리콘층(SOI층)(100)이 형성된다. 이것에 의해, 개시재료(starting material)로서의 SOI기판이 준비된다. 그리고, 이 SOI기판표면에 열산화에 의해 10nm의 게이트산화막(910)을 형성하고, 그리고 CVD법을 사용해서 P도전형에 도핑된 다결정실리콘층(550)을 100nm 퇴적시킨다.As shown in FIG. 8, the silicon oxide film 110 is formed on the silicon substrate 120 as the support body. The silicon substrate 120 is a relatively high resistance single crystal silicon. Then, a single crystal silicon layer (SOI layer) 100 having a resistivity of 100 nm in thickness and 1 Ωcm of P conductivity type is formed on the silicon oxide film 110. This prepares an SOI substrate as a starting material. Then, a 10 nm gate oxide film 910 is formed on the surface of the SOI substrate by thermal oxidation, and 100 nm of the polysilicon layer 550 doped with a P conductivity type is deposited by CVD.

다음에, 도 9에 도시한 바와 같이, 포토레지스트법을 사용해서 활성영역을 패터닝한다. 즉, 포토레지스트마스크를 사용해서 하부게이트층(550), 게이트절연막(910), SOI층(100)을 순차 에칭가공한다. 이 때, SOI층(100)측면을 활성영역 형태로 노출시킬 수 있다.Next, as shown in FIG. 9, the active region is patterned using the photoresist method. That is, the lower gate layer 550, the gate insulating film 910, and the SOI layer 100 are sequentially etched using a photoresist mask. At this time, the side surface of the SOI layer 100 may be exposed in the form of an active region.

또한, 활성영역은 절연게이트 전계효과 트랜지스터가 형성되는 영역을 말하고, 소오스, 드레인영역 및 그들 사이의 채널형성영역을 포함하고 있다.In addition, the active region refers to a region where an insulated gate field effect transistor is formed, and includes a source, a drain region, and a channel forming region therebetween.

다음에, 도 10에 도시한 바와 같이, CVD법을 사용해서 고농도로 붕소를 도핑한 다결정실리콘(상부게이트층)(500)을 퇴적시킨다. 이것에 의해, 하부게이트층(550)과 SOI층(100)이 노출된 SOI층 측면에서 접속된다. 다결정실리콘중에 도핑된 붕소는 이후의 열처리공정(예를 들면 CVD보호막 형성등의 열처리)에 의해 SOI층 측면에서 확산하여 SOI층중에 고농도층을 형성한다. 이 고농도층은 프로세스를 저온화(예를 들면, 60000℃∼700℃정도)하는 것에 의해 얇게 알 수 있기 때문에 도면중에서는 생략한다.Next, as shown in FIG. 10, polycrystalline silicon (upper gate layer) 500 doped with boron at high concentration is deposited using the CVD method. As a result, the lower gate layer 550 and the SOI layer 100 are connected to the exposed side of the SOI layer. Boron doped in the polysilicon is diffused on the SOI layer side by a subsequent heat treatment process (for example, heat treatment such as CVD protective film formation) to form a high concentration layer in the SOI layer. This high concentration layer is omitted in the drawing because it can be found thin by lowering the process (for example, about 60000 ° C to 700 ° C).

다음에, 도 11에 도시한 바와 같이, 포토레지스트법에 의해 게이트전극을 패터닝한다. 구체적으로는, 이방성 드라이에칭에 의해 게이트전극의 가공을 실행한다. 이 때, SOI층(110)상에서는 상부게이트층(500)과 하부게이트층(550)을 함께 가공할 수 있다. 즉, 도 1에 도시한 바와 같이 게이트전극(500)이 형성된다.Next, as shown in FIG. 11, the gate electrode is patterned by the photoresist method. Specifically, the gate electrode is processed by anisotropic dry etching. In this case, the upper gate layer 500 and the lower gate layer 550 may be processed together on the SOI layer 110. That is, the gate electrode 500 is formed as shown in FIG.

일반적으로, SOI층(100)과 같은 단차가 있으면, 그 SOI층 측면에 상부게이트층(550)의 에칭잔여물이 발생한다. 그러나, 게이트절연막(910)과 상부게이트층(550)의 에칭의 선택비가 높은 조건을 사용하는 것에 의해 가공할 수 있다.In general, when there is a step like the SOI layer 100, etching residues of the upper gate layer 550 occur on the side of the SOI layer. However, it can be processed by using a condition where the selectivity of etching of the gate insulating film 910 and the upper gate layer 550 is high.

이하, 통상의 MOSFET와 동일한 형성공정이므로 도면은 생략한다. 게이트전극(500) 및 개구마스크(300A)(도 1 참조)를 마스크에 비소를 이온 도즈량 5×1015cm2, 주입에너지25keV로 가속한 이온주입하고, 그 후 어닐하는 것에 의해 확산층(소오스, 드레인영역)(300)을 형성한다. 개구마스크(300A)를 사용하는 것에 의해 확산층과 게이트전극과 접촉되어 있는 SOI층 측면 사이를 0.3미크론(um)떨어뜨렸다. 이것에 의해, 게이트(500)에서 SOI층 표면으로 확산해서 형성되어 있는 P형 고농도층(얕은 접합이기 때문에 도시하지 않음)과 확산층(300)의 접합내압을 높일 수 있다. 그리고, CVD법에 의해 BPSG(Boro-Phosho Silicate Glass)를 퇴적하고 열처리하는 것에 의해서 평탄화하고 난 후 각각의 전극에 콘택트를 형성한다. 금속배선을 퇴적가공하는 것에 의해 소자(NMOS)가 형성된다.Hereinafter, since it is the same formation process as a normal MOSFET, drawing is abbreviate | omitted. The gate electrode 500 and the opening mask 300A (see FIG. 1) were implanted with arsenic into the mask at an ion dose of 5 × 10 15 cm 2 and ion implanted at 25 keV, followed by annealing, followed by annealing, followed by diffusion of the diffusion layer (source , A drain region) 300 is formed. By using the opening mask 300A, 0.3 micron was dropped between the diffusion layer and the side surface of the SOI layer in contact with the gate electrode. As a result, the junction breakdown voltage between the P-type high concentration layer (not shown because it is a shallow junction) and the diffusion layer 300 formed by diffusing from the gate 500 to the surface of the SOI layer can be increased. Then, a contact is formed on each electrode after planarization by depositing and heat-treating BPSG (Boro-Phosho Silicate Glass) by CVD. An element (NMOS) is formed by depositing a metal wiring.

상기의 공정에서 명확한 바와 같이, SOI층에는 콘택트패턴을 마련하는 일 없이 기판(100)과 게이트전극을 도통시킬 수 있다.As is clear from the above process, the substrate 100 and the gate electrode can be electrically connected to the SOI layer without providing a contact pattern.

또한, 여기서 사용한 도전형을 반대로 하는 것에 의해 PMOS(P채널MOS)를 형성할 수 있다. 또, 실리콘산화막(110)상에 P도전형 SOI층과 N도전형 SOI층을 각각 마련하고, PMOS형성용 마스크와 NMOS형성용 마스크를 구별하여 사용하는 것에 의해서 CMOS프로세서를 달성할 수 있다는 것은 명확하다.In addition, a PMOS (P-channel MOS) can be formed by reversing the conductivity type used here. In addition, it is clear that a CMOS processor can be achieved by providing a P conductive SOI layer and an N conductive SOI layer on the silicon oxide film 110, respectively, and separately using a PMOS mask and an NMOS mask. Do.

도 12는 제5 실시예를 도시한 도면이다. 특히, 큰 전류를 취하기 위해, 여러개의 게이트(전극)을 평행하게 배치한 소위 듀얼게이트구조를 갖는 SOI-NMOS의 레이아웃을 도시하고 있다. 도 12에 있어서, 확산층(300)은 활성영역(SOI층)(100)의 패턴보다 작게 형성되어 있다.12 shows a fifth embodiment. In particular, the layout of the SOI-NMOS having a so-called dual gate structure in which several gates (electrodes) are arranged in parallel to take a large current is shown. In FIG. 12, the diffusion layer 300 is formed smaller than the pattern of the active region (SOI layer) 100.

이 실시예에 있어서도 각각의 게이트전극(500)은 도 2에 도시한 바와 같이, 상부게이트층 및 하부게이트층으로 이루어지는 2층구조를 갖고, 상부게이트층과 활성영역의 측면에 접촉되어 있다.Also in this embodiment, each gate electrode 500 has a two-layer structure consisting of an upper gate layer and a lower gate layer, as shown in FIG. 2, and is in contact with the side surfaces of the upper gate layer and the active region.

본 발명의 구조 및 형성프로세스를 사용하면, 확산층과는 반대도전형을 갖는 전극(P도전형 게이트전극(500))과 활성영역의 콘택트는 그들이 동일 도전형이기 때문에 용이하게 달성할 수 있다. 또, 바이폴라트랜지스터가 동시에 얻어진다.Using the structure and formation process of the present invention, the contacts of the electrode (P conductive gate electrode 500) and the active region having the opposite conductivity type to the diffusion layer can be easily achieved because they are of the same conductivity type. In addition, bipolar transistors are simultaneously obtained.

도 13은 제6 실시예를 도시한 도면으로서, 그 바이폴라트랜지스터의 기본적인 배치를 도시한다. 예를 들면, PMOS의 경우 그 트랜지스터의 구성은 게이트(500)이 접속된 N도전형 SOI층을 N형 베이스로 하고, P형 소오스영역 및 P형 드레인영역을 각각 에미터 및 콜렉터로 하고, 횡형 PNP바이폴라트랜지스터로서 동작시킬 수 있다.Fig. 13 shows a sixth embodiment, showing the basic arrangement of the bipolar transistor. For example, in the case of PMOS, the transistor structure is an N-type SOI layer to which the gate 500 is connected as an N-type base, an P-type source region and a P-type drain region as emitters and collectors, respectively, and a horizontal type. It can be operated as a PNP bipolar transistor.

도 14는 본 발명의 제7 실시예의 반도체장치의 평면배치도이다. 이 실시예는 MOSFET가 아니라 횡형 바이폴라트랜지스터만을 구성하고 있다. 즉, 도 14에 도시한 바와 같이, 전극(500)은 베이스인출전극으로서 패터닝되어 있다. 상기 제6 실시예와 마찬가지로 이 전극(500)은 SOI층(100)측면에 접속되어 있다. 에미터영역 및 콜렉터영역은 개구마스크패턴(300), (310)을 마스크로 해서 주지의 이온주입에 의해 SOI층(100)내에 선택적으로 형성할 수 있다.14 is a planar layout view of a semiconductor device of Embodiment 7 of the present invention. This embodiment constitutes only a lateral bipolar transistor, not a MOSFET. That is, as shown in FIG. 14, the electrode 500 is patterned as a base lead-out electrode. As in the sixth embodiment, the electrode 500 is connected to the SOI layer 100 side surface. The emitter region and the collector region can be selectively formed in the SOI layer 100 by known ion implantation using the opening mask patterns 300 and 310 as masks.

도 15는 본 발명의 제8 실시예의 반도체장치의 평면배치도이다.15 is a planar layout view of a semiconductor device of Embodiment 8 of the present invention.

도 15에 도시한 바와 같이, 링형상으로 활성영역(SOI층)(100)을 절연막(도시하지 않음)에 배치시켜 디바이스를 형성할 수가 있다. 이 디바이스는 예를 들면 SOI-MOSFET의 입력보호용 다이오드(PN접합다이오드)로서 적용할 수 있다. 즉, N도전형SOI층(100)에 P도전형 확산층(300)이 상기 절연막에 도달하도록 선택적으로 형성되어 있다. P도전형 고농도불순물확산층(300)이 형성되어 있는 링형상 SOI층(100)의 내측의 측벽에는 전극(500)이 접촉되어 있다. 전극(500)주면 및 SOI층 주면에 층간절연막(도시하지 않음)이 피복되고, 이 층간절연막에는 콘택트홀(600)이 배치되어 있다. 그리고, 점선으로 나타낸 바와 같이, 양극(anode)배선MA 및 배선MK가 접속되어 있다.As shown in Fig. 15, a device can be formed by arranging the active region (SOI layer) 100 in an insulating film (not shown) in a ring shape. This device can be applied, for example, as an input protection diode (PN junction diode) in an SOI-MOSFET. That is, the P conductive diffusion layer 300 is selectively formed in the N conductive SOI layer 100 so as to reach the insulating film. The electrode 500 is in contact with the inner sidewall of the ring-shaped SOI layer 100 in which the P-conductive high concentration impurity diffusion layer 300 is formed. An interlayer insulating film (not shown) is coated on the main surface of the electrode 500 and the main surface of the SOI layer, and a contact hole 600 is disposed in the interlayer insulating film. As shown by the dotted line, the anode wiring M A and the wiring M K are connected.

이 실시예에 의하면, 전극(500)이 PN접합 전체에 대향해서 링형상 SOI층(100)의 내측의 측벽에 접촉되어 있기 때문에 서지전류를 균일하게 흐르게 하는 것이 가능하다.According to this embodiment, since the electrode 500 is in contact with the inner sidewall of the ring-shaped SOI layer 100 facing the entire PN junction, it is possible to uniformly flow the surge current.

다음에, 도 16∼도 18에 제9 실시예인 다른 반도체장치의 제조방법을 도시한다.Next, FIGS. 16 to 18 show a method of manufacturing another semiconductor device of the ninth embodiment.

또한, 도 16∼도 18에 도시한 단면도는 도 1에 도시한 A-A선 절단방향의 단면도에 대응한다.16 to 18 correspond to the cross-sectional view taken along the line A-A in FIG.

도 9에 도시한 하부게이트층(550)을 가공할 때, 하부게이트층(550)상에 실리콘질화막(925)를 퇴적하고 실리콘질화막(925) 및 하부게이트층(550)을 에칭하고 게이트절연막(910)에서 가공을 일단 정지시킨다. 다음에, 이미 알려진 CVD법과 드라이에칭(이방성 에칭)을 조합한 스페이서형성기술에 의해 하부게이트층(550)측면에 스페이서(920)을 형성할 수 있다(도 16).When the lower gate layer 550 illustrated in FIG. 9 is processed, a silicon nitride film 925 is deposited on the lower gate layer 550, the silicon nitride film 925 and the lower gate layer 550 are etched, and a gate insulating film ( At 910, the machining is once stopped. Next, the spacer 920 can be formed on the side of the lower gate layer 550 by a spacer formation technique combining a known CVD method and dry etching (anisotropic etching) (Fig. 16).

다음에, 실리콘질화막(925) 및 스페이서(920)을 마스크로 해서 SOI층(100)을 가공한다(도 17).Next, the SOI layer 100 is processed using the silicon nitride film 925 and the spacer 920 as masks (FIG. 17).

다음에, 스페이서(920) 및 실리콘질화막(925)를 제거하고 하부게이트층(550)을 마스크로 해서 이온주입하는 것에 의해서, SOI층(100)주변부에 자기정합적으로 P도전형의 고농도불순물확산층(330)을 마련할 수 있다. 이 후, 도 10에 도시한 실시예 1의 형성프로세스(게이트에칭)을 실행하는 것에 의해 소자를 얻을 수 있다(도 18). 이 프로세스를 실행하는 것에 의해서 금속재를 상부게이트층(500)으로서 사용해도 SOI층(기판)과 쇼트키 배리어(schottky barrier)를 갖는 일 없이 저저항으로 도통을 얻을 수 있다.Next, by removing the spacer 920 and the silicon nitride film 925 and implanting ions with the lower gate layer 550 as a mask, a P-conductive high concentration impurity diffusion layer is self-aligned around the SOI layer 100. 330 may be provided. Thereafter, an element can be obtained by performing the formation process (gate etching) of Embodiment 1 shown in FIG. 10 (FIG. 18). By carrying out this process, even when a metal material is used as the upper gate layer 500, conduction can be obtained with low resistance without having an SOI layer (substrate) and a schottky barrier.

본 발명의 구조에서는 다른 재질을 적층하는 것에 의해 게이트를 형성할 수 있다는 것은 명확하고, 필요한 게이트저항을 얻도록 조합을 설계할 수 있다. 지금까지 2층의 게이트구성을 설명했지만 예를 들면 하부게이트를 N형 다결정실리콘과 그 N형 다결정실리콘상의 티탄나이트라이드(TiN)의 적층막으로 하고, 상부게이트를 P형 다결정실리콘으로 할 수가 있다. 즉, 게이트의 저정항화나 임계값(스레시홀드전압)설정을 위해 개발되어 있는 폴리사이드게이트나 살리사이드게이트(salicide gate)와 같은 적층게이트구조를 그 대로 사용할 수 있다.In the structure of the present invention, it is clear that the gate can be formed by stacking different materials, and the combination can be designed to obtain the required gate resistance. Although the gate structure of the two layers has been described so far, for example, the lower gate can be a laminated film of N-type polycrystalline silicon and titanium nitride (TiN) on the N-type polycrystalline silicon, and the upper gate can be a P-type polycrystalline silicon. . That is, a stacked gate structure such as a polyside gate or a salicide gate, which is developed for low gate regulation or threshold (threshold voltage) setting of the gate, can be used as it is.

도 19는 제10 실시예를 도시한 도면으로서, 상부게이트(500)과 하부게이트(550) 사이에 절연막(930)을 배치한 경우를 도시하고 있다. 이것에 의해, 용이하게 부유게이트형 메모리셀을 얻을 수 있다.FIG. 19 is a view illustrating a tenth embodiment and illustrates a case where an insulating film 930 is disposed between an upper gate 500 and a lower gate 550. As a result, the floating gate type memory cell can be easily obtained.

따라서, SOI층(100)에 상기 실시예(예를 들면 제1 실시예)와 같은 상부게이트층 및 하부게이트층으로 이루어지는 2층구조를 갖고, 상부게이트층과 활성영역의 측면에 접촉되어 있는 MOSFET와 상기 부유게이트형 메모리셀이 탑재된 반도체집적회로장치를 형성하는 것이 가능하다.Therefore, the MOSFET has a two-layer structure consisting of an upper gate layer and a lower gate layer as in the above embodiment (for example, the first embodiment) in contact with the side surfaces of the upper gate layer and the active region. And a semiconductor integrated circuit device on which the floating gate type memory cell is mounted.

또, 도 20 및 도 21은 각각 제11 실시예 및 제12 실시예를 도시한 도면으로서, 상기 실시예의 MOSFET와 함께 SOI층(100)에 형성이 가능한 PN접합다이오드의 변형예를 도시한다.20 and 21 show the eleventh and twelfth embodiments, respectively, and show modifications of the PN junction diode which can be formed in the SOI layer 100 together with the MOSFET of the above embodiment.

도 20에 도시한 다이오드는 P도전형SOI층(기판)(100)과 N형 층(370) 사이의 PN접합으로 구성된다. 이 다이오드의 형성방법을 이하 간단히 설명한다.The diode shown in FIG. 20 is composed of a PN junction between a P-conductive SOI layer (substrate) 100 and an N-type layer 370. The method of forming this diode is briefly described below.

먼저, 게이트절연막을 기판(100)표면에 배치하지 않고 하부게이트층(550) 및 상부게이트층(500)을 퇴적한다. 구체적으로는 도 8에 도시한 게이트절연막(910)을 형성한 후, 다이오드가 형성될 기판(100)표면에 형성된 게이트절연막(910)의 일부를 제거한다. 그리고, 하부게이트층(550) 및 상부게이트층(500)을 퇴적한다. 게이트전극패터닝공정에 의해 그 게이트절연막이 없기 때문에 기판(100)을 에칭할 수 있다. 이 때 형성되는 측면의 단차를 이용해서 절연막스페이서(960)을 형성한다. 그리고, 노출한 다결정실리콘(500) 및 기판(100)에 선택적으로 텅스텐(710)을 퇴적한다. 기판(100)에는 텅스텐퇴적전에 인을 이온주입하는 것에 의해 상기 절연막스페이서(960)에 의해서 규정된 N형층(370)을 형성한다. (360)은 게이트절연막이 없기 때문에 (550)에서 확산되어 오는 P형 불순물층을 나타낸 것이다.First, the lower gate layer 550 and the upper gate layer 500 are deposited without placing the gate insulating layer on the surface of the substrate 100. Specifically, after the gate insulating film 910 shown in FIG. 8 is formed, a part of the gate insulating film 910 formed on the surface of the substrate 100 on which the diode is to be formed is removed. The lower gate layer 550 and the upper gate layer 500 are deposited. The substrate 100 can be etched because there is no gate insulating film by the gate electrode patterning process. The insulating film spacer 960 is formed using the step difference of the side surface formed at this time. Then, tungsten 710 is selectively deposited on the exposed polysilicon 500 and the substrate 100. In the substrate 100, an N-type layer 370 defined by the insulating film spacer 960 is formed by ion implantation of phosphorus before tungsten deposition. Reference numeral 360 denotes a P-type impurity layer diffused at 550 because there is no gate insulating film.

이 실시예는 2층 게이트패턴에칭을 이용해서 PN접합다이오드를 선택적으로 형성할 수 있다.This embodiment can selectively form a PN junction diode using two-layer gate pattern etching.

CMOS프로세스에서는 게이트의 다결정실리콘에 N형 및 P형의 양자를 사용하고 있다. 이것을 이용하는 것에 의해서, 다이오드를 형성할 수 있다. 도 21에 대표적인 레이아웃을 도시한다. 활성영역(P도전형 SOI층)(100)의 좌측면(CNT1)에서 N도전형 영역으로의 콘택트가 실행되고, 우측면(CNT2)에서 P도전형 영역으로의 콘택트를 취할 수가 있다.In the CMOS process, both N-type and P-type are used for the polysilicon of the gate. By using this, a diode can be formed. A typical layout is shown in FIG. A contact from the left surface CNT1 of the active region (P conductive SOI layer) 100 to the N conductive region is performed, and a contact from the right surface CNT2 to the P conductive region can be made.

또한, N도전형 영역(300)은 개구마스크(300A)를 사용한 비소이온의 주입에 의해 형성된다.In addition, the N conductive region 300 is formed by implantation of arsenic ions using the opening mask 300A.

본 발명에 의한 게이트와 기판(SOI층)의 콘택트(이하, 기판콘택트라고 한다)는 게이트가 여러개의 활성영역상에 걸쳐있을 때 유효하다. 즉, 본 발명은 고집적화에 적합한 구조이다. 도 25, 도 26 그리고 도 27은 제13, 제14 그리고 제15 실시예를 각각 도시한 도면이다. LSI에서 사용되고 있는 대표적인 활성영역(100)과 게이트(500)의 배치예를 각각 도시한다.The contact between the gate and the substrate (SOI layer) according to the present invention (hereinafter referred to as substrate contact) is effective when the gate spans several active regions. That is, the present invention is a structure suitable for high integration. 25, 26 and 27 show the thirteenth, fourteenth and fifteenth embodiments, respectively. Examples of the arrangement of the representative active region 100 and the gate 500 used in the LSI are shown.

종래의 기판콘택트에서는 여러개의 콘택트형성영역을 마련할 필요가 있다.In conventional substrate contacts, it is necessary to provide several contact formation regions.

그러나, 본 발명에 의하면 활성영역(100)의 측벽에서 기판콘택트를 달성하고 있기 때문에 도 25∼도 27에 각각 도시한 배치의 활성영역에 대한 기판콘택트가 용이하게 실행할 수 있다. 따라서, 고집적화된 저전압구동의 반도체집적회로장치가 얻어진다.However, according to the present invention, since the substrate contact is achieved on the sidewall of the active region 100, the substrate contact to the active regions of the arrangement shown in Figs. 25 to 27 can be easily performed. Thus, a highly integrated low voltage drive semiconductor integrated circuit device is obtained.

그런데, 본 발명의 디바이스구조는 높은 전압(VCC = 1.2V∼1.5V)에서는 누설전류가 증대하기 때문에 특히 낮은 전압(VDL ≤ 0.6V)에서의 동작에 있어서 효과가 있다. 이 때문에, 기판콘택트가 없는 SOI­MOSFET와 본 발명과 같은 기판콘택트를 갖는 SOI­MOSFET를 집적화한 반도체잡적회로장치(이하, IC라고 한다)의 경우, 도 28에 도시한 바와 같은 전압리미터를 그 IC내에 마련하고, 구동전압VDL에 의해서 동작시키는 내부회로를 상기 본 발명의 SOI­MOSFET에 의해 구성할 수 있다.However, the device structure of the present invention is particularly effective in operation at low voltages (V DL ? 0.6V) because the leakage current increases at high voltages (V CC = 1.2V to 1.5V). For this reason, in the case of a semiconductor integrated circuit device (hereinafter referred to as an IC) integrating a SOIMOSFET without a substrate contact and a SOIMOSFET with a substrate contact as in the present invention, a voltage limiter as shown in FIG. 28 is provided in the IC. The internal circuit operated by the driving voltage V DL can be constituted by the SOIMOSFET of the present invention.

또한 도 28에 있어서, 저항R1, R2는 기준전압Vref(≤0.6V)가 얻어지도록 설정된다. DA는 차동앰프이다.In Fig. 28, the resistors R1 and R2 are set so that the reference voltage Vref (? 0.6V) is obtained. DA is a differential amplifier.

본 발명의 SOI­ MOSFET를 게이트보호회로소자로서 사용한 실시예를 도 29에 도시한다. 본 실시예에서는 IC내에 있어서 본딩패드BP와 내부회로(1) 사이에 본 발명에서 구성된 큰 인버터(CMOS인버터)를 접속하는 것에 의해 게이트보호소자로서 동작시킬 수가 있다. 즉, 게이트전극은 전원VCC 또는 접지선VSS에 대해 각각 PN접합을 거쳐서 접속되어 있다. 이 때문에, 예를 들면 정의 서지전압이 본딩패드BP에 인가된 경우, NMOS의 PN접합을 통해서 접지선VSS로 인출된다. 한편, 부의 서지전압이 본딩패드BP에 인가된 경우, PMOS의 PN접합을 통해서 접지선VCC로 인출된다.29 shows an embodiment using the SOI MOSFET of the present invention as a gate protection circuit element. In this embodiment, it is possible to operate as a gate protection element by connecting a large inverter (CMOS inverter) constructed in the present invention between the bonding pad BP and the internal circuit 1 in the IC. In other words, the gate electrodes are connected to the power source V CC or the ground line V SS via PN junctions, respectively. For this reason, for example, when a positive surge voltage is applied to the bonding pad BP, it is drawn to the ground line V SS through the PN junction of the NMOS. On the other hand, when a negative surge voltage is applied to the bonding pad BP, it is drawn to the ground line V CC through the PN junction of the PMOS.

본 발명에 의하면, 저전압에서 동작하는 특성을 갖는다. 따라서, 전압의 낮음이 과제였던 광기전력효과(phtovoltaic effect)를 이용한 수광소자, 예를 들면 태양전지와 본 발명의 SOI­MOSFET를 집적화할 수가 있다. 예를 들면, 도 30에 도시한 전자카드가 조립된다. 도 30에 있어서, 실리콘기판(120)에 마련된 웰에 수광소자(122)가 형성되고, 그 기판(120)의 일부에 매립산화막(110)이 형성되어 있다. 매립산화막(110)상에는 본 발명의 SOI­MOSFET가 형성되어 있다. 그리고, 예를 들면 투명한 수지체(10)에 의해 실리콘기판(120)이 봉지되어 있다. 그리고 또, 수지체(10)의 코너에는 외부단자(11)이 마련되어 있다.According to the present invention, it has a characteristic of operating at a low voltage. Therefore, it is possible to integrate a light-receiving element using a photovoltaic effect, for example, a solar cell and the SOI_MOSFET of the present invention, in which a low voltage is a problem. For example, the electronic card shown in FIG. 30 is assembled. In FIG. 30, a light receiving element 122 is formed in a well provided in the silicon substrate 120, and a buried oxide film 110 is formed in a portion of the substrate 120. On the buried oxide film 110, the SOI_MOSFET of the present invention is formed. For example, the silicon substrate 120 is sealed by the transparent resin body 10. In addition, the external terminal 11 is provided at the corner of the resin body 10.

또한, 본 발명의 SOI­MOSFET를 기판(120)의 한쪽의 주면에 마련하고, 그 한쪽의 주면과는 반대인 다른쪽의 주면에 수광소자를 마련하고, 한쪽의 주면은 불투명한 수지체에 의해 보호하고 그리고 다른쪽의 주면은 투명한 수지체에 의해 보호해도 좋다.In addition, the SOIMOSFET of the present invention is provided on one main surface of the substrate 120, a light receiving element is provided on the other main surface opposite to the main surface of the substrate 120, and one main surface is protected by an opaque resin body. The other main surface may be protected by a transparent resin body.

이상, 본 발명에 의하면 게이트전극이 채널로 되는 기판과 전기적으로 접속되어 있기 때문에 채널에 대해서 급전할 수 있으므로 기판플로팅의 문제를 억제할 수 있다.As described above, according to the present invention, since the gate electrode is electrically connected to the substrate serving as the channel, power can be supplied to the channel, thereby suppressing the problem of substrate floating.

도 1은 본 발명의 제1 실시예인 반도체장치를 도시한 평면도,1 is a plan view showing a semiconductor device as a first embodiment of the present invention;

도 2는 도 1에 도시한 반도체장치의 A-A선 절단단면도,2 is a cross-sectional view taken along line A-A of the semiconductor device shown in FIG. 1;

도 3은 도 1에 도시한 반도체장치의 B-B선 절단단면도,3 is a cross-sectional view taken along line B-B of the semiconductor device shown in FIG. 1;

도 4는 도 1에 도시한 반도체장치의 C-C선 절단단면도,4 is a cross-sectional view taken along the line C-C of the semiconductor device shown in FIG.

도 5는 본 발명의 제2 실시예의 반도체장치를 도시한 단면도,5 is a cross-sectional view showing a semiconductor device of a second embodiment of the present invention;

도 6은 본 발명의 제3 실시예의 반도체장치를 도시한 단면도,6 is a sectional view showing a semiconductor device of a third embodiment of the present invention;

도 7은 본 발명의 제4 실시예의 반도체장치를 도시한 단면도,7 is a sectional view showing a semiconductor device of a fourth embodiment of the present invention;

도 8은 도 1에 도시한 반도체장치의 제조과정을 도시한 단면도,8 is a cross-sectional view illustrating a process of manufacturing the semiconductor device illustrated in FIG. 1;

도 9는 도 8에 계속되는 반도체장치의 제조과정을 도시한 단면도,9 is a cross-sectional view illustrating a process of manufacturing a semiconductor device subsequent to FIG. 8;

도 10은 도 9에 계속되는 반도체장치의 제조과정을 도시한 단면도,10 is a cross-sectional view illustrating a process of manufacturing a semiconductor device subsequent to FIG. 9;

도 11은 도 10에 계속되는 반도체장치의 제조과정을 도시한 단면도,11 is a cross-sectional view illustrating a process of manufacturing a semiconductor device subsequent to FIG. 10;

도 12는 본 발명의 제5 실시예의 반도체장치의 평면배치도,12 is a planar layout view of a semiconductor device of Embodiment 5 of the present invention;

도 13은 본 발명의 제6 실시예의 반도체장치의 평면배치도,13 is a planar layout view of a semiconductor device of Embodiment 6 of the present invention;

도 14는 본 발명의 제7 실시예의 반도체장치의 평면배치도,14 is a planar layout view of a semiconductor device of Embodiment 7 of the present invention;

도 15는 본 발명의 제8 실시예의 반도체장치의 평면배치도,15 is a planar layout view of a semiconductor device of Embodiment 8 of the present invention;

도 16은 본 발명의 제9 실시예의 반도체장치의 제조과정을 도시한 단면도,16 is a cross-sectional view showing the manufacturing process of the semiconductor device according to the ninth embodiment of the present invention;

도 17은 본 발명의 제9 실시예의 반도체장치의 제조과정을 도시한 단면도,17 is a sectional view showing the manufacturing process of the semiconductor device according to the ninth embodiment of the present invention;

도 18은 본 발명의 제9 실시예의 반도체장치의 제조과정을 도시한 단면도,18 is a sectional view showing the manufacturing process of the semiconductor device according to the ninth embodiment of the present invention;

도 19는 본 발명의 제10 실시예의 반도체장치를 도시한 단면도,19 is a sectional view showing the semiconductor device of Embodiment 10 of the present invention;

도 20은 본 발명의 제11 실시예의 반도체장치를 도시한 단면도,20 is a sectional view showing a semiconductor device of Embodiment 11 of the present invention;

도 21은 본 발명의 제12 실시예의 반도체장치의 평면배치도,21 is a planar layout view of a semiconductor device of Embodiment 12 of the present invention;

도 22는 종래의 SOI구조의 반도체장치의 평면도,22 is a plan view of a semiconductor device having a conventional SOI structure;

도 23은 도 22에 도시한 종래의 반도체장치의 박막단결정실리콘층의 평면도,23 is a plan view of a thin film single crystal silicon layer of the conventional semiconductor device shown in FIG. 22;

도 24는 도 22에 도시한 종래의 반도체장치의 A-A선 절단단면도,24 is a cross-sectional view taken along the line A-A of the conventional semiconductor device shown in FIG. 22;

도 25는 본 발명의 제13 실시예의 반도체집적회로장치의 평면도,25 is a plan view of a semiconductor integrated circuit device according to a thirteenth embodiment of the present invention;

도 26은 본 발명의 제14 실시예인 반도체집적회로장치의 평면도,26 is a plan view of a semiconductor integrated circuit device according to a fourteenth embodiment of the present invention;

도 27은 본 발명의 제15 실시예인 반도체집적회로장치의 평면도,27 is a plan view of a semiconductor integrated circuit device according to a fifteenth embodiment of the present invention;

도 28은 본 발명의 각각의 실시예의 반도체장치(또는 반도체집적회로장치)를 구동하기 위한 전원회로(전압리미터)를 도시한 회로도,Fig. 28 is a circuit diagram showing a power supply circuit (voltage limiter) for driving a semiconductor device (or semiconductor integrated circuit device) of each embodiment of the present invention;

도 29는 본 발명의 반도체장치를 보호소자로서 사용한 입출력보호회로를 도시한 회로도,29 is a circuit diagram showing an input / output protection circuit using the semiconductor device of the present invention as a protection element;

도 30은 본 발명의 반도체장치(또는 반도체집적회로장치)가 조립된 전자카드를 도시한 단면도.Fig. 30 is a sectional view showing an electronic card in which the semiconductor device (or semiconductor integrated circuit device) of the present invention is assembled.

Claims (12)

절연체를 구비하는 주면을 갖는 지지기판;A support substrate having a main surface having an insulator; 상기 절연체 주면에 패턴형성된 제1 도전형의 단결정 반도체층;A single crystal semiconductor layer of a first conductivity type patterned on a main surface of the insulator; 상기 단결정 반도체층의 주면에 형성된 게이트절연막;A gate insulating film formed on a main surface of the single crystal semiconductor layer; 상기 게이트절연막상에 패턴형성된 제1 게이트층 및;A first gate layer patterned on the gate insulating film; 상기 제1 게이트층에 접속되는 제2 게이트층을 포함하고,A second gate layer connected to the first gate layer, 상기 제2 게이트층은 상기 단결정 반도체층의 측면부에서 접속되는 것을 특징으로 하는 반도체장치.And the second gate layer is connected at a side portion of the single crystal semiconductor layer. 제1항에 있어서,The method of claim 1, 상기 지지기판은The support substrate is 단결정 반도체와With single crystal semiconductor 상기 반도체 주면에 형성된 실리콘산화막을 갖는 절연체를 포함하는 것을 특징으로 하는 반도체장치.And an insulator having a silicon oxide film formed on the semiconductor main surface. 절연체를 구비하는 주면을 갖는 지지기판;A support substrate having a main surface having an insulator; 상기 절연체 주면에 형성된 직사각형을 갖는 제1 도전형의 단결정 반도체층;A first conductivity type single crystal semiconductor layer having a rectangle formed on the insulator main surface; 상기 단결정 반도체층의 주면에 형성된 게이트절연막;A gate insulating film formed on a main surface of the single crystal semiconductor layer; 상기 게이트절연막상에 패턴형성된 제1 게이트층 및;A first gate layer patterned on the gate insulating film; 상기 제1 게이트층에 접속되는 제2 게이트층을 포함하고,A second gate layer connected to the first gate layer, 상기 제2 게이트층은 상기 단결정 반도체층이 서로 대향하는 양측면부에서 접속되는 것을 특징으로 하는 반도체장치.And the second gate layer is connected at both side portions of the single crystal semiconductor layer facing each other. 제3항에 있어서,The method of claim 3, 상기 지지기판은The support substrate is 단결정 반도체와With single crystal semiconductor 상기 반도체 주면에 형성된 실리콘산화막을 갖는 절연체를 포함하는 것을 특징으로 하는 반도체장치.And an insulator having a silicon oxide film formed on the semiconductor main surface. 제3항에 있어서,The method of claim 3, 상기 제1 게이트층은 다결정실리콘과 티탄나이트라이드의 적층막을 포함하고,The first gate layer includes a laminated film of polysilicon and titanium nitride, 상기 제2 게이트층은 다결정 실리콘을 포함하는 것을 특징으로 하는 반도체장치.And the second gate layer comprises polycrystalline silicon. 절연체를 구비하는 주면을 갖는 지지기판;A support substrate having a main surface having an insulator; 상기 절연체 주면에 형성된 여러개의 직사각형을 갖는 제1 도전형의 단결정 반도체층;A first conductivity type single crystal semiconductor layer having a plurality of rectangles formed on a main surface of the insulator; 상기 각각의 단결정 반도체층의 주면에 형성된 게이트절연막;A gate insulating film formed on a main surface of each single crystal semiconductor layer; 상기 각각의 게이트절연막상에 패턴형성된 제1 게이트층 및;A first gate layer patterned on each of the gate insulating films; 상기 여러개의 단결정 반도체층상으로 연장하여 형성되고 상기 제1 게이트층에 접속되는 제2 게이트층을 포함하고,A second gate layer formed on the plurality of single crystal semiconductor layers and connected to the first gate layer, 상기 제2 게이트층은 상기 각각의 단결정 반도체층의 측면부에서 접속되는 것을 특징으로 하는 반도체집적회로장치.And the second gate layer is connected at a side portion of each of the single crystal semiconductor layers. 절연체상에 탑재된 단결정 반도체층 및A single crystal semiconductor layer mounted on an insulator, and 상기 단결정 반도체층상에 형성된 게이트, 소오스 및 드레인전극을 갖는 절연게이트형 전계효과 트랜지스터를 포함하고,An insulated gate field effect transistor having a gate, a source, and a drain electrode formed on the single crystal semiconductor layer, 상기 게이트전극은 상부게이트층과 하부게이트층의 2층구조를 갖고, 상기 상부게이트층은 상기 절연게이트형 전계효과 트랜지스터의 채널형성영역에 전기적으로 접속되는 것을 특징으로 하는 반도체장치.And the gate electrode has a two-layer structure of an upper gate layer and a lower gate layer, and the upper gate layer is electrically connected to a channel forming region of the insulated gate field effect transistor. 제7항에 있어서,The method of claim 7, wherein 상기 단결정 실리콘층의 측면과 상기 게이트전극은 서로 접촉되어 있는 것을 특징으로 하는 반도체 장치.And a side surface of the single crystal silicon layer and the gate electrode are in contact with each other. 제7항에 있어서,The method of claim 7, wherein 상기 하부게이트층과 활성영역은 동일 패턴으로 형성되는 것을 특징으로 하는 반도체장치.And the lower gate layer and the active region are formed in the same pattern. 절연체를 포함하는 주면을 갖는 지지기판;A support substrate having a main surface including an insulator; 상기 절연체 주면에 패턴형성된 제1 도전형의 반도체층;A first conductive semiconductor layer patterned on a main surface of the insulator; 상기 제1 도전형 반도체층의 주면에 형성된 게이트절연막;A gate insulating film formed on a main surface of the first conductive semiconductor layer; 상기 게이트절연막상에 패턴형성된 제1 게이트층 및;A first gate layer patterned on the gate insulating film; 상기 제1 게이트층에 접속되는 제2 게이트층을 포함하고,A second gate layer connected to the first gate layer, 상기 제2 게이트층은 상기 제1 도전형의 반도체층의 측면부에서 상기 제1 도전형의 반도체층에 전기적으로 접속되는 것을 특징으로 하는 반도체장치.And the second gate layer is electrically connected to the first conductive semiconductor layer at a side portion of the first conductive semiconductor layer. 기판;Board; 상기 기판상에 형성된 절연층;An insulating layer formed on the substrate; 상기 절연층상에 패턴형성된 실리콘층;A silicon layer patterned on the insulating layer; 상기 실리콘층이 주면에 형성된 게이트 절연막 및;A gate insulating film formed on the main surface of the silicon layer; 상기 절연층, 상기 실리콘층 및 상기 게이트절연막상에 패턴형성된 게이트층을 포함하고,A patterned gate layer on the insulating layer, the silicon layer, and the gate insulating layer, 상기 게이트층은 상기 실리콘층의 측면부에서 상기 실리콘층에 전기적으로 접속되는 것을 특징으로 하는 반도체장치.And the gate layer is electrically connected to the silicon layer at a side portion of the silicon layer. 제11항에 있어서,The method of claim 11, 상기 실리콘층은 확산층을 포함하고,The silicon layer includes a diffusion layer, 상기 실리콘층과 상기 게이트층 사이의 상기 확산층과 콘택트부는 서로 떨어져 배치되어 있는 것을 특징으로 하는 반도체장치.And the diffusion layer and the contact portion between the silicon layer and the gate layer are spaced apart from each other.
KR1019970072217A 1996-12-26 1997-12-23 Semiconductor device and its manufacturing method KR100712461B1 (en)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP34713896 1996-12-26
JP96-347138 1996-12-26
JP33963797A JP3545583B2 (en) 1996-12-26 1997-12-10 Semiconductor device and manufacturing method thereof
JP97-339637 1997-12-10

Publications (2)

Publication Number Publication Date
KR19980064498A KR19980064498A (en) 1998-10-07
KR100712461B1 true KR100712461B1 (en) 2007-11-02

Family

ID=26576478

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970072217A KR100712461B1 (en) 1996-12-26 1997-12-23 Semiconductor device and its manufacturing method

Country Status (7)

Country Link
US (2) US6060750A (en)
JP (1) JP3545583B2 (en)
KR (1) KR100712461B1 (en)
CN (1) CN1131567C (en)
MY (1) MY130168A (en)
SG (1) SG74035A1 (en)
TW (1) TW437004B (en)

Families Citing this family (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3545583B2 (en) * 1996-12-26 2004-07-21 株式会社ルネサステクノロジ Semiconductor device and manufacturing method thereof
JP3388195B2 (en) * 1998-12-22 2003-03-17 シャープ株式会社 Semiconductor device and manufacturing method thereof
KR100361861B1 (en) * 1998-12-30 2003-04-18 주식회사 하이닉스반도체 Manufacturing method of S.O.I.S.
JP3382172B2 (en) * 1999-02-04 2003-03-04 株式会社日立製作所 Horizontal insulated gate bipolar transistor
JP4270719B2 (en) 1999-06-30 2009-06-03 株式会社東芝 Semiconductor device and manufacturing method thereof
US7242064B2 (en) 1999-06-30 2007-07-10 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US6376880B1 (en) * 1999-09-27 2002-04-23 Advanced Micro Devices, Inc. High-speed lateral bipolar device in SOI process
US6624459B1 (en) * 2000-04-12 2003-09-23 International Business Machines Corp. Silicon on insulator field effect transistors having shared body contact
US6767682B1 (en) * 2000-04-27 2004-07-27 Infineon Technologies Ag Method for producing quadratic contact holes utilizing side lobe formation
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
JP4003438B2 (en) * 2001-11-07 2007-11-07 株式会社デンソー Semiconductor device manufacturing method and semiconductor device
US6583469B1 (en) 2002-01-28 2003-06-24 International Business Machines Corporation Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same
JP2003298057A (en) * 2002-03-29 2003-10-17 Advanced Lcd Technologies Development Center Co Ltd Input-output protective circuit for liquid crystal display device
KR100499956B1 (en) * 2002-10-24 2005-07-05 전자부품연구원 Photodetector using MOSFET with quantum channel and its manufacturing method
JP3770240B2 (en) 2003-02-20 2006-04-26 セイコーエプソン株式会社 Electro-optical device and electronic apparatus
US7719343B2 (en) 2003-09-08 2010-05-18 Peregrine Semiconductor Corporation Low noise charge pump method and apparatus
EP3570374B1 (en) 2004-06-23 2022-04-20 pSemi Corporation Integrated rf front end
USRE48965E1 (en) 2005-07-11 2022-03-08 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US8742502B2 (en) 2005-07-11 2014-06-03 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US20080076371A1 (en) 2005-07-11 2008-03-27 Alexander Dribinsky Circuit and method for controlling charge injection in radio frequency switches
US7910993B2 (en) 2005-07-11 2011-03-22 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink
US7890891B2 (en) 2005-07-11 2011-02-15 Peregrine Semiconductor Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US9653601B2 (en) 2005-07-11 2017-05-16 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
JP2008060218A (en) * 2006-08-30 2008-03-13 Oki Electric Ind Co Ltd Method of manufacturing semiconductor device
JP4277901B2 (en) 2006-12-27 2009-06-10 ソニー株式会社 Memory card, imaging device and recording / reproducing device
US8587062B2 (en) * 2007-03-26 2013-11-19 International Business Machines Corporation Silicon on insulator (SOI) field effect transistors (FETs) with adjacent body contacts
US7960772B2 (en) 2007-04-26 2011-06-14 Peregrine Semiconductor Corporation Tuning capacitance to enhance FET stack voltage withstand
US20080290413A1 (en) * 2007-05-21 2008-11-27 International Business Machines Corporation Soi mosfet with a metal semiconductor alloy gate-to-body bridge
KR100875432B1 (en) 2007-05-31 2008-12-22 삼성모바일디스플레이주식회사 Method for manufacturing polycrystalline silicon layer, thin film transistor formed using same, method for manufacturing thereof and organic light emitting display device comprising same
US7969808B2 (en) * 2007-07-20 2011-06-28 Samsung Electronics Co., Ltd. Memory cell structures, memory arrays, memory devices, memory controllers, and memory systems, and methods of manufacturing and operating the same
KR20090116088A (en) * 2008-05-06 2009-11-11 삼성전자주식회사 A capacitor-less one transistor semiconductor memory device having improved data retention abilities and operation characteristics
KR100889626B1 (en) 2007-08-22 2009-03-20 삼성모바일디스플레이주식회사 Thin film transistor, fabricating method for the same, organic light emitting diode display device comprising the same, and fabricating method the same
KR101308048B1 (en) * 2007-10-10 2013-09-12 삼성전자주식회사 Semiconductor memory device
KR20090075063A (en) * 2008-01-03 2009-07-08 삼성전자주식회사 Semiconductor memory device comprising memory cell array having dynamic memory cells using floating body transistor and method of operating the same
WO2009108391A1 (en) 2008-02-28 2009-09-03 Peregrine Semiconductor Corporation Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device
KR100982310B1 (en) 2008-03-27 2010-09-15 삼성모바일디스플레이주식회사 TFT, fabricating methode of the TFT, and organic lighting emitting diode display device comprising the same
KR100989136B1 (en) * 2008-04-11 2010-10-20 삼성모바일디스플레이주식회사 TFT, fabricating methode of the TFT, and organic lighting emitting diode display device comprising the same
US9030248B2 (en) 2008-07-18 2015-05-12 Peregrine Semiconductor Corporation Level shifter with output spike reduction
US9660590B2 (en) 2008-07-18 2017-05-23 Peregrine Semiconductor Corporation Low-noise high efficiency bias generation circuits and method
US8994452B2 (en) 2008-07-18 2015-03-31 Peregrine Semiconductor Corporation Low-noise high efficiency bias generation circuits and method
KR20100070158A (en) * 2008-12-17 2010-06-25 삼성전자주식회사 Semiconductor memory device comprising capacitor-less dynamic memory cells, and method of operating the same
KR101442177B1 (en) * 2008-12-18 2014-09-18 삼성전자주식회사 Methods of fabricating a semiconductor device having a capacitor-less one transistor memory cell
MY186820A (en) * 2009-04-21 2021-08-23 Tetrasun Inc High-efficiency solar cell structures and methods of manufacture
EP2553735B1 (en) 2010-03-26 2017-11-15 Tetrasun, Inc. Shielded electrical contact and doping through a passivating dielectric layer in a high-efficiency crystalline solar cell, including structure and methods of manufacture
KR101066436B1 (en) * 2010-11-10 2011-09-23 한국과학기술원 Optical device and manufacturing method thereof
US9264053B2 (en) 2011-01-18 2016-02-16 Peregrine Semiconductor Corporation Variable frequency charge pump
CN102280501B (en) * 2011-08-02 2013-06-12 南通大学 Silicon-based buried contact film solar cell
US9590674B2 (en) 2012-12-14 2017-03-07 Peregrine Semiconductor Corporation Semiconductor devices with switchable ground-body connection
US20150236748A1 (en) 2013-03-14 2015-08-20 Peregrine Semiconductor Corporation Devices and Methods for Duplexer Loss Reduction
US9406695B2 (en) 2013-11-20 2016-08-02 Peregrine Semiconductor Corporation Circuit and method for improving ESD tolerance and switching speed
US9831857B2 (en) 2015-03-11 2017-11-28 Peregrine Semiconductor Corporation Power splitter with programmable output phase shift
US9673341B2 (en) 2015-05-08 2017-06-06 Tetrasun, Inc. Photovoltaic devices with fine-line metallization and methods for manufacture
US9948281B2 (en) 2016-09-02 2018-04-17 Peregrine Semiconductor Corporation Positive logic digitally tunable capacitor
TWI679771B (en) 2017-10-13 2019-12-11 聯華電子股份有限公司 Transistor structure
US10886911B2 (en) 2018-03-28 2021-01-05 Psemi Corporation Stacked FET switch bias ladders
US10236872B1 (en) 2018-03-28 2019-03-19 Psemi Corporation AC coupling modules for bias ladders
US10505530B2 (en) 2018-03-28 2019-12-10 Psemi Corporation Positive logic switch with selectable DC blocking circuit
US11476849B2 (en) 2020-01-06 2022-10-18 Psemi Corporation High power positive logic switch
JP7464554B2 (en) 2021-03-12 2024-04-09 株式会社東芝 High Frequency Transistor
WO2022219696A1 (en) * 2021-04-13 2022-10-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド Memory device using semiconductor element

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63241967A (en) * 1987-03-30 1988-10-07 Toshiba Corp Insulating substrate type mis transistor
JPH04150068A (en) * 1990-10-15 1992-05-22 Nippon Telegr & Teleph Corp <Ntt> Light receiving device
US5559368A (en) * 1994-08-30 1996-09-24 The Regents Of The University Of California Dynamic threshold voltage mosfet having gate to body connection for ultra-low voltage operation

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3974515A (en) * 1974-09-12 1976-08-10 Rca Corporation IGFET on an insulating substrate
JPH0214578A (en) * 1988-07-01 1990-01-18 Fujitsu Ltd Semiconductor device
US5115289A (en) * 1988-11-21 1992-05-19 Hitachi, Ltd. Semiconductor device and semiconductor memory device
JPH0434980A (en) * 1990-05-30 1992-02-05 Mitsubishi Electric Corp Semiconductor device
JP2717739B2 (en) * 1991-03-01 1998-02-25 三菱電機株式会社 Semiconductor device and manufacturing method thereof
JPH07273340A (en) * 1994-03-28 1995-10-20 Nippon Steel Corp Soi type transistor
JP3545583B2 (en) * 1996-12-26 2004-07-21 株式会社ルネサステクノロジ Semiconductor device and manufacturing method thereof

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63241967A (en) * 1987-03-30 1988-10-07 Toshiba Corp Insulating substrate type mis transistor
JPH04150068A (en) * 1990-10-15 1992-05-22 Nippon Telegr & Teleph Corp <Ntt> Light receiving device
US5559368A (en) * 1994-08-30 1996-09-24 The Regents Of The University Of California Dynamic threshold voltage mosfet having gate to body connection for ultra-low voltage operation

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
04150068
05559368
1019960026939
63241967

Also Published As

Publication number Publication date
MY130168A (en) 2007-06-29
US6060750A (en) 2000-05-09
US6194763B1 (en) 2001-02-27
SG74035A1 (en) 2000-07-18
TW437004B (en) 2001-05-28
CN1186346A (en) 1998-07-01
KR19980064498A (en) 1998-10-07
JP3545583B2 (en) 2004-07-21
JPH10242477A (en) 1998-09-11
CN1131567C (en) 2003-12-17

Similar Documents

Publication Publication Date Title
KR100712461B1 (en) Semiconductor device and its manufacturing method
US5872037A (en) Method for manufacturing a vertical mosfet including a back gate electrode
US5321287A (en) Semiconductor device wherein n-channel MOSFET, p-channel MOSFET and nonvolatile memory cell are formed in one chip
US4946799A (en) Process for making high performance silicon-on-insulator transistor with body node to source node connection
US4899202A (en) High performance silicon-on-insulator transistor with body node to source node connection
JP3462301B2 (en) Semiconductor device and manufacturing method thereof
US5985722A (en) Method of fabricating electrostatic discharge device
JPH1187719A (en) Soi mosfet and fabrication thereof
JP2700955B2 (en) Semiconductor device with field effect transistor
JP2870635B2 (en) Semiconductor device
JP3206026B2 (en) Semiconductor device having high voltage MISFET
JP2002536833A (en) Dynamic threshold voltage MOS transistor with current limiter and method of manufacturing the same
US6307224B1 (en) Double diffused mosfet
JP3103159B2 (en) Semiconductor device
US6605843B1 (en) Fully depleted SOI device with tungsten damascene contacts and method of forming same
JP2814079B2 (en) Semiconductor integrated circuit and manufacturing method thereof
US5714783A (en) Field-effect transistor
JP2001284540A (en) Semiconductor device and its manufacturing method
KR100247840B1 (en) Soi type semiconductor device
JP2001345376A (en) Semiconductor device
JPH1174530A (en) Semiconductor integrated circuit device and its manufacture
JP2729422B2 (en) Semiconductor device
JPH06349852A (en) Mos type field-effect transistor
JPH10163338A (en) Semiconductor device and its manufacturing method
US5962898A (en) Field-effect transistor

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20120418

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130404

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee