KR100515074B1 - Delay locked loop circuit - Google Patents

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Abstract

본 발명의 ＤＬＬ 회로는, DLL 내부에서 사용되는 모든 클럭이 제1 논리 단계(Low)로 유지되는 파워 다운 모드 시에, 듀티 교정기로 입력되는 클럭은 계속 동작하도록 듀티 교정기의 입력 클럭을 변경함으로써 듀티 교정기 내 보정 전압(dcc/dccb)을 계속 그대로 유지할 수 있도록 하는 ＤＬＬ 회로를 제공하는데 그 목적이 있다.In the DLL circuit of the present invention, in a power-down mode in which all clocks used in the DLL are held in the first logic step (Low), the duty cycle is changed by changing the input clock of the duty calibrator so that the clock input to the duty calibrator continues to operate. It is an object of the present invention to provide a DL circuit that can maintain the calibration voltage (dcc / dccb) in the calibrator.

상기 목적을 달성하기 위하여 본 발명은, 외부 클럭을 입력받아 전달하는 클럭 버퍼; 파워 다운 모드 여부에 따라 복수개의 클럭 제어 신호를 생성하는 제어부; 상기 복수개의 클럭 제어 신호를 입력받고, 상기 복수개의 클럭 제어 신호에 따라 상기 클럭 버퍼로부터 입력받은 클럭 신호를 다른 경로로 전달하는 제1 MUX; 상기 제1 MUX로부터 입력 받은 클럭 신호를 지연시키는 디지털 딜레이 라인; 상기 클럭 제어 신호에 따라, 파워 다운 모드인 경우에는 상기 제1 MUX에서 출력된 클럭 신호를 전달하고, 파워 다운 모드가 아닌 경우에는 상기 디지털 딜레이 라인에서 출력된 클럭 신호를 전달하는 제2 MUX; 상기 제2 MUX로부터 입력받은 클럭 신호의 듀티를 교정하는 듀티 교정기; 및 상기 듀티 교정기로부터 입력받은 클럭 신호를 상향 클럭과 하향 클럭으로서 출력하는 클럭 드라이버를 포함한다.In order to achieve the above object, the present invention, the clock buffer for receiving and transmitting an external clock; A controller configured to generate a plurality of clock control signals according to a power down mode; A first MUX receiving the plurality of clock control signals and transferring a clock signal received from the clock buffer to another path according to the plurality of clock control signals; A digital delay line delaying a clock signal received from the first MUX; A second MUX that transmits a clock signal output from the first MUX in a power down mode and a clock signal output from the digital delay line in a non-power down mode according to the clock control signal; A duty corrector for correcting a duty of a clock signal received from the second MUX; And a clock driver for outputting a clock signal received from the duty calibrator as an up clock and a down clock.

Description

ＤＬＬ 회로{DELAY LOCKED LOOP CIRCUIT} DLD circuit {DELAY LOCKED LOOP CIRCUIT}

본 발명은 ＤＬＬ 회로에 관한 것으로, 특히, 아날로그 형의 듀티 교정기(Duty Corrector)가 사용되는 모든 DLL 회로에 적용가능하며, 또한 이러한 DLL 회로가 사용되는 모든 고속 동작의 메모리에 사용할 수 있는 ＤＬＬ 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a DL circuit, in particular, applicable to all DLL circuits in which an analog-type duty corrector is used, and also to a DL circuit that can be used in all high-speed operation memories where such DLL circuits are used. It is about.

종래의 디지털 방식의 DLL에서는 듀티 교정기를 구현하기 위해 상당히 많은 레이아웃 영역(Layout area)를 차지하는데, 이를 방지하기 위하여 듀티 교정기를 아날로그 형으로 사용하게 된다.In a conventional digital DLL, a large amount of layout area is required to implement a duty corrector. To prevent this, a duty corrector is used as an analog type.

도 1은 종래의 ＤＬＬ 회로를 나타낸 블록도로서, 이러한 종래의 DLL 회로는, 외부 클럭을 입력받아 내부로 전달하는 클럭 버퍼(110); 클럭 버퍼(110)로부터 입력 받은 클럭을 지연시키는 디지털 딜레이 라인(120); 디지털 딜레이 라인(120)으로부터 입력받은 클럭의 듀티를 교정하는 듀티 교정기(130); 및 듀티 교정기(130)로부터 입력받은 클럭을 상향 클럭과 하향 클럭으로서 출력하는 클럭 드라이버(140)를 포함한다.1 is a block diagram illustrating a conventional DL circuit, which includes a clock buffer 110 that receives an external clock and transfers the internal clock therein; A digital delay line 120 delaying a clock received from the clock buffer 110; A duty calibrator 130 for calibrating the duty of the clock received from the digital delay line 120; And a clock driver 140 outputting a clock received from the duty calibrator 130 as an up clock and a down clock.

또한, 도 2a는 도 1의 ＤＬＬ 회로에 적용되는 듀티 교정기(130)를 나타낸 회로도이고, 도 2b는 듀티 교정기(130) 각 단자의 전압값을 나타낸 그래프로서, 이러한 듀티 교정기(130)는, 클럭 듀티 에러를 보정해주는 보정 전압(dcc/dccb)을 캐패시터(C)에 충전하고, 이를 이용하여 듀티를 보정하게 된다.2A is a circuit diagram illustrating a duty calibrator 130 applied to the DL circuit of FIG. 1, and FIG. 2B is a graph illustrating voltage values of respective terminals of the duty calibrator 130. The duty calibrator 130 is a clock. The correction voltage (dcc / dccb) for correcting the duty error is charged in the capacitor C, and the duty is corrected by using the capacitor C.

그러나, 종래의 아날로그 형 듀티 교정기는 파워 다운 모드(Power Down Mode) 시에 클럭 듀티 에러를 보정해주는 보정 전압(dcc/dccb) 레벨이 캐패시터의 특성에 의해 점점 초기화되고, 파워 다운 시간이 길수록 이런 현상을 심해지게 된다. 이에 따라 파워 다운 모드 탈출 시간(Exit time)이 길어지므로, DLL의 고정 시간이 따라서 길어지는 문제점이 있다.However, in the conventional analog duty calibrator, the correction voltage (dcc / dccb) level, which corrects the clock duty error in the power down mode, is gradually initialized by the characteristics of the capacitor. Will be worse. As a result, the power down mode exit time is long, and thus, the fixed time of the DLL is long.

상기 문제점을 해결하기 위하여 안출된 본 발명은, DLL 내부에서 사용되는 모든 클럭이 제1 논리 단계(Low)로 유지되는 파워 다운 모드 시에, 듀티 교정기로 입력되는 클럭은 계속 동작하도록 듀티 교정기의 입력 클럭을 변경함으로써 듀티 교정기 내 보정 전압(dcc/dccb)을 계속 그대로 유지할 수 있도록 하는 ＤＬＬ 회로를 제공하는데 그 목적이 있다. In order to solve the above problem, the present invention provides the input of the duty calibrator so that the clock inputted to the duty calibrator continues to operate in the power down mode in which all clocks used in the DLL are maintained in the first logic step (Low). The objective is to provide a DLL circuit that allows the clock to be maintained to maintain the correction voltage (dcc / dccb) intact by changing the clock.

상기 목적을 달성하기 위하여 본 발명의 ＤＬＬ 회로는, 외부 클럭을 입력받아 전달하는 클럭 버퍼; 파워 다운 모드 여부에 따라 복수개의 클럭 제어 신호를 생성하는 제어부; 상기 복수개의 클럭 제어 신호를 입력받고, 상기 복수개의 클럭 제어 신호에 따라 상기 클럭 버퍼로부터 입력받은 클럭 신호를 다른 경로로 전달하는 제1 MUX; 상기 제1 MUX로부터 입력 받은 클럭 신호를 지연시키는 디지털 딜레이 라인; 상기 클럭 제어 신호에 따라, 파워 다운 모드인 경우에는 상기 제1 MUX에서 출력된 클럭 신호를 전달하고, 파워 다운 모드가 아닌 경우에는 상기 디지털 딜레이 라인에서 출력된 클럭 신호를 전달하는 제2 MUX; 상기 제2 MUX로부터 입력받은 클럭 신호의 듀티를 교정하는 듀티 교정기; 및 상기 듀티 교정기로부터 입력받은 클럭 신호를 상향 클럭과 하향 클럭으로서 출력하는 클럭 드라이버를 포함한다.In order to achieve the above object, the DL circuit of the present invention includes a clock buffer for receiving and transferring an external clock; A controller configured to generate a plurality of clock control signals according to a power down mode; A first MUX receiving the plurality of clock control signals and transferring a clock signal received from the clock buffer to another path according to the plurality of clock control signals; A digital delay line delaying a clock signal received from the first MUX; A second MUX that transmits a clock signal output from the first MUX in a power down mode and a clock signal output from the digital delay line in a non-power down mode according to the clock control signal; A duty corrector for correcting a duty of a clock signal received from the second MUX; And a clock driver for outputting a clock signal received from the duty calibrator as an up clock and a down clock.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

먼저, 도 3은 본 발명의 일 실시예에 의한 ＤＬＬ 회로를 나타낸 블록도로서, 이러한 본 발명의 ＤＬＬ 회로는, 클럭 버퍼(310), 제어부(320), 제1 MUX(330), 디지털 딜레이 라인(340), 제2 MUX(350), 듀티 교정기(360) 및 클럭 드라이버(370)를 포함한다.First, FIG. 3 is a block diagram illustrating a DL circuit according to an embodiment of the present invention. The DL circuit of the present invention includes a clock buffer 310, a controller 320, a first MUX 330, and a digital delay line. 340, a second MUX 350, a duty calibrator 360, and a clock driver 370.

클럭 버퍼(310)는, 외부 클럭을 입력받아 후술하는 제1 MUX(320)로 전달하는 역할을 한다.The clock buffer 310 receives an external clock and delivers it to the first MUX 320 which will be described later.

또한, 제어부(320)는, 파워 다운 여부에 따라 복수개의 클럭 제어 신호를 생성하고, 상기 복수개의 클럭 제어 신호를 후술하는 제1 MUX(330) 및 제2 MUX(350)에 출력하는 역할을 한다.In addition, the controller 320 generates a plurality of clock control signals according to whether the power is down, and outputs the plurality of clock control signals to the first MUX 330 and the second MUX 350 which will be described later. .

한편, 제1 MUX(330)는, 상기 복수개의 클럭 제어 신호를 입력받고, 상기 복수개의 클럭 제어 신호에 따라 듀티 보정 클럭을 후술하는 제2 MUX(350)로 출력하거나 상기 클럭 버퍼(310)로부터 입력받은 클럭 신호를 후술하는 디지털 딜레이 라인(340)으로 전달하는 역할을 한다.Meanwhile, the first MUX 330 receives the plurality of clock control signals and outputs the duty cycle correction clock to the second MUX 350 described later or from the clock buffer 310 according to the plurality of clock control signals. It transmits the received clock signal to the digital delay line 340 which will be described later.

한편, 디지털 딜레이 라인(340)은, 제1 MUX(330)로부터 입력 받은 클럭을 지연시킨 후, 지연된 클럭을 후술하는 제2 MUX(350)로 출력하는 역할을 한다.Meanwhile, the digital delay line 340 delays a clock received from the first MUX 330 and then outputs the delayed clock to the second MUX 350 which will be described later.

또한, 제2 MUX(350)는, 상기 클럭 제어 신호에 따라 제1 MUX(330)에서 출력된 상기 듀티 보정 클럭을 후술하는 듀티 교정기(360)로 전달하거나 상기 디지털 딜레이 라인(340)에서 출력된 클럭 신호를 후술하는 듀티 교정기(360)로 전달하는 역할을 한다.In addition, the second MUX 350 transmits the duty cycle correction clock output from the first MUX 330 to the duty calibrator 360 which will be described later or output from the digital delay line 340 according to the clock control signal. It serves to transfer the clock signal to the duty calibrator 360 to be described later.

한편, 듀티 교정기(360)는, 상기 제2 MUX(350)로부터 입력받은 클럭의 듀티를 교정하는 역할을 한다.Meanwhile, the duty calibrator 360 serves to calibrate the duty of the clock received from the second MUX 350.

또한, 클럭 드라이버(370)는, 상기 듀티 교정기(360)로부터 입력받은 클럭을 상향 클럭과 하향 클럭으로서 출력하는 역할을 한다.In addition, the clock driver 370 outputs a clock received from the duty calibrator 360 as an up clock and a down clock.

도 4는 본 발명의 일 실시예에 의한 ＤＬＬ 회로 내에 장착된 제1 MUX(330)를 나타낸 회로도로서, 이에 관하여 설명하면 다음과 같다.4 is a circuit diagram illustrating a first MUX 330 mounted in a DL circuit according to an embodiment of the present invention.

제1 패스게이트(411)는, 상기 복수개의 클럭 제어 신호 중 제1 클럭 제어 신호(clock_control)에 따라 상기 클럭 버퍼(310)로부터 입력된 클럭 신호를 도통/차단시키는 역할을 한다.The first passgate 411 conducts / blocks a clock signal input from the clock buffer 310 according to a first clock control signal clock_control among the plurality of clock control signals.

또한, 제2 패스게이트(412)는, 상기 클럭 제어 신호 중 제1 클럭 제어 신호(clock_control)에 따라 상기 클럭 버퍼(310)로부터 입력된 클럭 신호의 반전 신호를 도통/차단시키는 역할을 한다.In addition, the second passgate 412 conducts / blocks an inverted signal of the clock signal input from the clock buffer 310 according to the first clock control signal clock_control among the clock control signals.

한편, 클럭 조정부(420)는, 상기 제1 패스게이트(411) 또는 상기 제2 패스게이트(412)로부터 입력받은 클럭 신호를 전달하고, 상기 클럭 제어 신호 중 제2 클럭 제어 신호(dcc_bp)를 입력받으며, 상기 제2 클럭 제어 신호(dcc_bp)가 제2 논리 단계(High)인 경우에는 상기 디지털 딜레이 라인(340)으로 출력되는 클럭 신호를 차단하는 역할을 한다. 여기서, 상기 클럭 조정부(420)에 관하여 상세히 설명하면 다음과 같다.The clock adjusting unit 420 transfers a clock signal input from the first passgate 411 or the second passgate 412 and inputs a second clock control signal dcc_bp among the clock control signals. When the second clock control signal dcc_bp is the second logic level High, the clock signal output to the digital delay line 340 is blocked. Here, the clock adjusting unit 420 will be described in detail as follows.

한편, 상기 클럭 조정부(420) 내에 장착된 제1 인버터(421)는, 상기 클럭 제어 신호 중 제2 클럭 제어 신호(dcc_bp)를 입력받아 반전한 후, 그 결과 신호를 출력하는 역할을 한다.Meanwhile, the first inverter 421 mounted in the clock adjusting unit 420 receives and inverts the second clock control signal dcc_bp among the clock control signals and outputs the resultant signal.

또한, 상기 클럭 조정부(420) 내에 장착된 제1 NAND 게이트(422)는, 상기 제1 패스게이트(411) 또는 상기 제2 패스게이트(412)로부터의 신호 및 상기 제1 인버터(421)로부터의 신호를 입력받아 NAND 연산한 후, 그 결과 신호를 출력하는 역할을 한다.In addition, the first NAND gate 422 mounted in the clock adjusting unit 420 may receive signals from the first passgate 411 or the second passgate 412 and from the first inverter 421. It takes a signal and performs NAND operation, and then outputs the signal.

한편, 상기 클럭 조정부(420) 내에 장착된 제2 인버터(423)는, 상기 제1 NAND 게이트(422)로부터 출력된 신호를 입력받아 반전한 후, 그 결과 신호를 출력하는 역할을 한다.Meanwhile, the second inverter 423 mounted in the clock adjusting unit 420 receives and inverts the signal output from the first NAND gate 422, and then outputs the signal.

또한, 상기 클럭 조정부(420) 내에 장착된 제2 NAND 게이트(424)는, 상기 제1 패스게이트(411) 또는 상기 제2 패스게이트(412)로부터의 신호 및 상기 제1 인버터(421)로부터의 신호를 입력받아 NAND 연산한 후, 그 결과 신호를 출력하는 역할을 한다.In addition, the second NAND gate 424 mounted in the clock adjuster 420 may receive a signal from the first passgate 411 or the second passgate 412 and from the first inverter 421. It takes a signal and performs NAND operation, and then outputs the signal.

한편, 상기 클럭 조정부(420) 내에 장착된 제3 인버터(425)는, 상기 제2 NAND 게이트(424)로부터 출력된 신호를 입력받아 반전한 후, 그 결과 신호를 출력하는 역할을 한다.Meanwhile, the third inverter 425 mounted in the clock adjusting unit 420 receives and inverts the signal output from the second NAND gate 424, and then outputs the signal.

또한, 상기 클럭 조정부(420) 내에 장착된 제3 NAND 게이트(426)는, 상기 제1 패스게이트(411) 또는 상기 제2 패스게이트(412)로부터의 신호 및 전원 전압을 입력받아 NAND 연산한 후, 그 결과 신호를 출력하는 역할을 한다.In addition, the third NAND gate 426 mounted in the clock adjusting unit 420 receives a signal and a power supply voltage from the first passgate 411 or the second passgate 412, and then performs a NAND operation. As a result, it serves to output a signal.

한편, 상기 클럭 조정부(420) 내에 장착된 제4 인버터(427)는, 상기 제3 NAND 게이트(426)로부터 출력된 신호를 입력받아 반전한 후, 그 결과 신호를 출력하는 역할을 한다.Meanwhile, the fourth inverter 427 mounted in the clock adjusting unit 420 receives and inverts the signal output from the third NAND gate 426, and outputs the resultant signal.

도 5는 본 발명의 일 실시예에 의한 ＤＬＬ 회로 내에 장착된 제2 MUX(350)를 나타낸 회로도로서, 이에 관하여 설명하면 다음과 같다.FIG. 5 is a circuit diagram illustrating a second MUX 350 mounted in a DL circuit according to an embodiment of the present invention.

제5 인버터(511)는, 상기 제1 MUX(330)로부터 입력받은 클럭 신호를 반전한 후, 그 결과 신호를 출력하는 역할을 한다.The fifth inverter 511 inverts the clock signal received from the first MUX 330 and then outputs the signal.

또한, 제3 패스게이트(512)는, 상기 복수개의 클럭 제어 신호 중 제1 클럭 제어 신호(clock_control)에 따라 상기 제5 인버터(511)로부터 출력된 신호를 도통/차단시키는 역할을 한다. 즉, 상기 제1 클럭 제어 신호가 제1 논리 단계인 경우에는 상기 제5 인버터(511)로부터 출력된 신호를 도통시키고, 상기 제1 클럭 제어 신호가 제2 논리 단계인 경우에는 상기 제5 인버터(511)로부터 출력된 신호를 차단하게 된다.In addition, the third passgate 512 conducts / blocks a signal output from the fifth inverter 511 according to a first clock control signal clock_control among the plurality of clock control signals. That is, when the first clock control signal is the first logic stage, the signal output from the fifth inverter 511 is conducted. When the first clock control signal is the second logic stage, the fifth inverter ( The signal output from 511 is blocked.

한편, 제6 인버터(521)는, 상기 디지털 딜레이 라인(340)으로부터 입력받은 클럭 신호를 반전한 후, 그 결과 신호를 출력하는 역할을 한다.Meanwhile, the sixth inverter 521 inverts the clock signal received from the digital delay line 340 and outputs the result signal.

또한, 제4 패스게이트(522)는, 상기 복수개의 클럭 제어 신호 중 제1 클럭 제어 신호(clock_control)에 따라 상기 제6 인버터(521)로부터 출력된 신호를 도통/차단시키는 역할을 한다. 즉, 상기 제1 클럭 제어 신호가 제2 논리 단계인 경우에는 상기 제6 인버터(521)로부터 출력된 신호를 도통시키고, 상기 제1 클럭 제어 신호가 제1 논리 단계인 경우에는 상기 제6 인버터(521)로부터 출력된 신호를 차단하게 된다.In addition, the fourth passgate 522 conducts / blocks a signal output from the sixth inverter 521 according to a first clock control signal clock_control among the plurality of clock control signals. That is, when the first clock control signal is the second logic stage, the signal output from the sixth inverter 521 is conducted. When the first clock control signal is the first logic stage, the sixth inverter ( The signal output from 521 is blocked.

한편, 제7 인버터(530)는, 상기 제3 패스게이트(512) 또는 상기 제4 패스게이트(522)로부터 입력받은 클럭 신호를 반전한 후, 그 결과 신호를 상기 듀티 교정기(360)로 출력하는 역할을 한다.Meanwhile, the seventh inverter 530 inverts the clock signal received from the third passgate 512 or the fourth passgate 522 and outputs the signal to the duty calibrator 360 as a result. Play a role.

상술한 본 발명의 ＤＬＬ 회로의 동작에 관하여 설명하면 다음과 같다.The operation of the DL circuit of the present invention described above will be described below.

파워 다운 모드가 되면, 클럭 제어 신호 중 제2 클럭 제어 신호(dcc_bp)에 의하여 클럭 버퍼(310)로부터 디지털 딜레이 라인(340)으로 가는 클럭 신호들이 제1 논리 단계(Low)의 상태로 전환된다. 이렇게 되면 일반적인 동작 상태에서 듀티 교정기(360)로 입력되는 DLL 클럭이 제1 논리 단계(Low)의 상태로 가게 되고, 이 경우에, 제1 MUX(330) 및 제2 MUX(350)를 거친 Dcc 클럭을 사용하여 파워 다운이 되더라도 듀티 교정기(360)에 항상 활성화된 클럭 신호가 입력되도록 함으로써, 듀티 교정기(360) 내 캐패시터에 일정한 전압 레벨을 유지하게 한다. 이러한 방식으로 유지된 전압 레벨에 의하여 듀티의 에러가 교정될 수 있다.In the power down mode, clock signals from the clock buffer 310 to the digital delay line 340 are switched to the state of the first logic step Low by the second clock control signal dcc_bp among the clock control signals. In this case, the DLL clock input to the duty calibrator 360 in the normal operation state goes to the state of the first logic step Low, and in this case, the Dcc passed through the first MUX 330 and the second MUX 350. Even when the clock is powered down, the active clock signal is always input to the duty calibrator 360, thereby maintaining a constant voltage level in the capacitor in the duty calibrator 360. The error of the duty can be corrected by the voltage level maintained in this way.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.The present invention described above is capable of various substitutions, modifications, and changes without departing from the technical spirit of the present invention for those skilled in the art to which the present invention pertains. It is not limited to the drawings shown.

본 발명은 DLL 내부에서 사용되는 모든 클럭이 제1 논리 단계(Low)로 유지되는 파워 다운 모드 시에, 듀티 교정기로 입력되는 클럭은 계속 동작하도록 듀티 교정기의 입력 클럭을 변경함으로써 듀티 교정기 내 보정 전압(dcc/dccb)을 계속 그대로 유지할 수 있도록 하는 장점이 있다.In the power down mode in which all clocks used inside the DLL are maintained in the first logic level (Low), the present invention corrects the input voltage of the duty calibrator by changing the input clock of the duty calibrator so that the clock input to the duty calibrator continues to operate. This has the advantage of keeping (dcc / dccb) intact.

도 1은 종래의 ＤＬＬ 회로를 나타낸 블록도,1 is a block diagram showing a conventional DL circuit;

도 2a는 도 1의 ＤＬＬ 회로에 적용되는 듀티 교정기를 나타낸 회로도,FIG. 2A is a circuit diagram illustrating a duty calibrator applied to the DL circuit of FIG. 1. FIG.

도 2b는 듀티 교정기 각 단자의 전압값을 나타낸 그래프,Figure 2b is a graph showing the voltage value of each terminal of the duty calibrator,

도 3은 본 발명의 일 실시예에 의한 ＤＬＬ 회로를 나타낸 블록도,3 is a block diagram showing a DL circuit according to an embodiment of the present invention;

도 4는 본 발명의 일 실시예에 의한 ＤＬＬ 회로 내에 장착된 제1 MUX를 나타낸 회로도,4 is a circuit diagram showing a first MUX mounted in a DL circuit according to an embodiment of the present invention;

도 5는 본 발명의 일 실시예에 의한 ＤＬＬ 회로 내에 장착된 제2 MUX를 나타낸 회로도.5 is a circuit diagram illustrating a second MUX mounted in a DL circuit according to an embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

310 : 클럭 버퍼 320 : 제어부310: clock buffer 320: control unit

330 : 제1 MUX 340 : 디지털 딜레이 라인330: first MUX 340: digital delay line

350 : 제2 MUX 360 : 듀티 교정기350: second MUX 360: duty calibrator

370 : 클럭 드라이버370: clock driver

Claims (4)

외부 클럭을 입력받아 전달하는 클럭 버퍼;A clock buffer for receiving and transmitting an external clock; 파워 다운 모드 여부에 따라 복수개의 클럭 제어 신호를 생성하는 제어부;A controller configured to generate a plurality of clock control signals according to a power down mode; 상기 복수개의 클럭 제어 신호를 입력받고, 상기 복수개의 클럭 제어 신호에 따라 상기 클럭 버퍼로부터 입력받은 클럭 신호를 다른 경로로 전달하는 제1 MUX;A first MUX receiving the plurality of clock control signals and transferring a clock signal received from the clock buffer to another path according to the plurality of clock control signals; 상기 제1 MUX로부터 입력 받은 클럭 신호를 지연시키는 디지털 딜레이 라인;A digital delay line delaying a clock signal received from the first MUX; 상기 클럭 제어 신호에 따라, 파워 다운 모드인 경우에는 상기 제1 MUX에서 출력된 클럭 신호를 전달하고, 파워 다운 모드가 아닌 경우에는 상기 디지털 딜레이 라인에서 출력된 클럭 신호를 전달하는 제2 MUX;A second MUX that transmits a clock signal output from the first MUX in a power down mode and a clock signal output from the digital delay line in a non-power down mode according to the clock control signal; 상기 제2 MUX로부터 입력받은 클럭 신호의 듀티를 교정하는 듀티 교정기; 및A duty corrector for correcting a duty of a clock signal received from the second MUX; And 상기 듀티 교정기로부터 입력받은 클럭 신호를 상향 클럭과 하향 클럭으로서 출력하는 클럭 드라이버A clock driver for outputting a clock signal received from the duty calibrator as an up clock and a down clock 를 포함하는 것을 특징으로 하는 ＤＬＬ 회로.DLL circuit comprising a. 제1항에 있어서,The method of claim 1, 상기 복수개의 클럭 제어 신호는, 제1 클럭 제어 신호 및 제2 클럭 제어 신호를 포함하고,The plurality of clock control signals include a first clock control signal and a second clock control signal, 상기 제1 클럭 제어 신호는, 파워 다운 모드가 아닌 경우에는 제2 논리 단계이고, 파워 다운 모드인 경우에는 제1 논리 단계이며, 상기 제2 클럭 제어 신호는, 파워 다운 모드가 아닌 경우에는 제1 논리 단계이고, 파워 다운 모드인 경우에는 제2 논리 단계인The first clock control signal is a second logic step in the non-power down mode, the first logic step in the power down mode, and the second clock control signal is a first in the non-power down mode. Logic stage, and in the power down mode, 것을 특징으로 하는 ＤＬＬ 회로.DLL circuit, characterized in that. 제2항에 있어서, 상기 제1 MUX는,The method of claim 2, wherein the first MUX, 상기 제1 클럭 제어 신호에 따라 상기 클럭 버퍼로부터 입력된 클럭 신호를 도통/차단시키는 복수개의 패스게이트; 및A plurality of passgates which conduct / block a clock signal input from the clock buffer according to the first clock control signal; And 상기 복수개의 패스게이트로부터 입력받은 클럭 신호를 전달하고, 상기 제2 클럭 제어 신호가 제2 논리 단계인 경우에는 상기 디지털 딜레이 라인으로 출력되는 클럭 신호를 차단하는 클럭 조정부A clock adjusting unit configured to transfer clock signals inputted from the plurality of passgates and to block clock signals output to the digital delay line when the second clock control signal is a second logic step; 를 포함하는 것을 특징으로 하는 ＤＬＬ 회로.DLL circuit comprising a. 제2항 또는 제3항에 있어서, 상기 제2 MUX는,The method according to claim 2 or 3, wherein the second MUX, 상기 제1 클럭 제어 신호가 제1 논리 단계인 경우에는 상기 제1 MUX로부터 출력된 신호를 도통시키고, 상기 제1 클럭 제어 신호가 제2 논리 단계인 경우에는 상기 제1 MUX로부터 출력된 신호를 차단하는 제1 패스게이트; 및When the first clock control signal is a first logic step, the signal output from the first MUX is conducted. When the first clock control signal is a second logic step, the signal output from the first MUX is blocked. A first passgate; And 상기 제1 클럭 제어 신호가 제2 논리 단계인 경우에는 상기 디지털 딜레이 라인으로부터 출력된 신호를 도통시키고, 상기 제1 클럭 제어 신호가 제1 논리 단계인 경우에는 상기 디지털 딜레이 라인으로부터 출력된 신호를 차단하는 제2 패스게이트If the first clock control signal is a second logic step, the signal output from the digital delay line is conducted. If the first clock control signal is the first logic step, the signal output from the digital delay line is blocked. Second passgate 를 포함하는 것을 특징으로 하는 ＤＬＬ 회로.DLL circuit comprising a.
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