KR100511908B1 - Method of manufacturing semiconductor device using damascene and self aligned contact process - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자의 제조방법은, 반도체 기판 상에 열산화막과 텅스텐막을 차례로 형성하는 단계; 상기 텅스텐막을 식각해서, 희생 게이트 전극을 형성하는 단계; 이온주입 공정을 수행해서, 상기 희생 게이트 전극 양측의 상기 반도체 기판 부분에 저도핑 드레인 영역을 형성하는 단계; 상기 희생 게이트 전극의 양 측벽에 스페이서를 형성하는 단계; 이온주입 공정을 수행해서, 상기 스페이서를 갖는 희생 게이트 전극 양측의 반도체 기판 부분에 저도핑 드레인 구조의 소오스/드레인 영역을 형성하는 단계; 상기 희생 게이트 전극 양측의 상기 반도체 기판 부분에 상기 희생 게이트 전극과 동일한 높이로 절연막을 형성하는 단계; 게이트 전극이 형성될 영역을 한정하는 홈이 형성되도록, 상기 희생 게이트 전극을 제거하는 단계; 상기 홈 저면의 상기 열산화막 부분을 제거하는 단계; 상기 홈의 내벽에 게이트 산화막을 형성하고, 상기 홈 내에 텅스텐 재질의 게이트 전극을 형성하는 단계; 상기 텅스텐 재질의 게이트 전극의 표면에 텅스텐 산화막을 형성하는 단계; 및 상기 결과물 상에 층간절연막을 형성하는 단계를 포함한다. The present invention discloses a method for manufacturing a semiconductor device. The disclosed method for manufacturing a semiconductor device includes the steps of sequentially forming a thermal oxide film and a tungsten film on a semiconductor substrate; Etching the tungsten film to form a sacrificial gate electrode; Performing an ion implantation process to form a low doped drain region in portions of the semiconductor substrate on both sides of the sacrificial gate electrode; Forming spacers on both sidewalls of the sacrificial gate electrode; Performing an ion implantation process to form source / drain regions of a low doping drain structure in portions of the semiconductor substrate on both sides of the sacrificial gate electrode having the spacers; Forming an insulating layer on portions of the semiconductor substrate on both sides of the sacrificial gate electrode at the same height as the sacrificial gate electrode; Removing the sacrificial gate electrode to form a groove defining a region in which the gate electrode is to be formed; Removing the thermal oxide portion of the bottom of the groove; Forming a gate oxide film on an inner wall of the groove and forming a tungsten gate electrode in the groove; Forming a tungsten oxide film on a surface of the tungsten gate electrode; And forming an interlayer insulating film on the resultant product.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 다마신 공정 및 자기 정렬 콘택(self aligned contact) 공정을 이용한 반도체 소자의 제조방법에 관한 것이다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device using a damascene process and a self aligned contact process.
다마신(Damascence) 공정을 이용한 반도체 집적 기술은 반도체 소자의 고집적화가 진행됨에 따라, 그 이용이 더욱 증가되고 있다. 한 예로, 게이트 전극용 물질로서 텅스텐을 이용하는 반도체 제조 공정에서, 상기 다마신 공정을 이용하게 되면, 산화 공정에 기인된 게이트 전극의 결함을 방지할 수 있는 잇점이 있다. As semiconductor integration technology using the damascene process is highly integrated, the use of the semiconductor integrated technology is increasing. For example, in the semiconductor manufacturing process using tungsten as the material for the gate electrode, the damascene process can be used to prevent defects in the gate electrode caused by the oxidation process.
도 1a 내지 도 1e는 다마신 공정을 이용한 종래 기술에 따른 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도이다. 1A to 1E are cross-sectional views of respective processes for explaining a gate electrode forming method according to the related art using a damascene process.
도 1a를 참조하면, 소자 형성 영역이 한정된 반도체 기판(1)의 전면 상에 열산화막(2)과 도핑된 실리콘막을 차레로 형성하고, 그런다음, 공지된 포토, 식각 공정으로 상기 도핑된 실리콘막을 식각하여 희생 게이트 전극(3)을 형성한다. 이어서, 상기 결과물을 산화시켜서, 상기 식각 공정 동안에 상기 희생 게이트 전극(3) 및 상기 열산화막(2)에 인가된 데미지(damage)를 회복시키고, 아울러, 상기 희생 게이트 전극(3)의 표면에 후속에서 수행될 LDD(Lightly Doped Drain) 이온주입시에 필요한 박막의 산화막(4)을 형성시킨다. 그리고나서, 상기 산화막(4)을 포함한 희생 게이트 전극(3) 양측의 반도체 기판 부분에 LDD 영역(5)을 형성한다. Referring to FIG. 1A, a thermally oxidized film 2 and a doped silicon film are sequentially formed on an entire surface of a semiconductor substrate 1 having a limited device formation region, and then the doped silicon film is formed by a known photo or etching process. The sacrificial gate electrode 3 is formed by etching. Subsequently, the resultant is oxidized to recover damage applied to the sacrificial gate electrode 3 and the thermal oxide film 2 during the etching process, and subsequently to the surface of the sacrificial gate electrode 3. An oxide film 4 of a thin film required for LDD (Lightly Doped Drain) ion implantation to be performed is formed. Then, the LDD region 5 is formed in the semiconductor substrate portions on both sides of the sacrificial gate electrode 3 including the oxide film 4.
도 1b를 참조하면, 상기 결과물 상에 CVD 절연막을 전면 증착하고, 그런다음, 상기 CVD 절연막 및 열산화막(2) 식각하여, 희생 게이트 전극(3)의 양 측벽에 스페이서(6)를 형성한다. 이때, 상기 희생 게이트 전극(3)의 상부면에 형성되어 있던 산화막 부분은 제거된다. 그런다음, 상기 스페이서(6)를 갖는 희생 게이트 전극(3)을 마스크로 하는 이온주입 공정을 통해, 상기 희생 게이트 전극(3) 양측의 반도체 기판 부분에 LDD 구조를 갖는 소오스/드레인 영역(7)을 형성한다. Referring to FIG. 1B, a CVD insulating film is entirely deposited on the resultant, and then the CVD insulating film and the thermal oxide film 2 are etched to form spacers 6 on both sidewalls of the sacrificial gate electrode 3. At this time, the oxide film portion formed on the upper surface of the sacrificial gate electrode 3 is removed. Then, through the ion implantation process using the sacrificial gate electrode 3 having the spacer 6 as a mask, the source / drain regions 7 having LDD structures in portions of the semiconductor substrate on both sides of the sacrificial gate electrode 3 are formed. To form.
도 1c를 참조하면, 반도체 기판(1)의 전면 상에 CVD 산화막(8)을 증착하고, 그런다음, 상기 희생 게이트 전극이 노출되도록, 상기 CVD 산화막(8)을 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 연마하고, 이어서, 노출된 희생 게이트 전극을 건식 또는 습식 식각 공정을 통해 제거하여, 게이트 전극이 형성될 영역을 한정하는 홈(9)을 형성한다. Referring to FIG. 1C, a CVD oxide film 8 is deposited on the entire surface of the semiconductor substrate 1, and then the CVD oxide film 8 is chemically mechanically polished to expose the sacrificial gate electrode. The polishing is then performed by a CMP process, and then the exposed sacrificial gate electrode is removed through a dry or wet etching process to form a groove 9 defining a region where the gate electrode is to be formed.
도 1d를 참조하면, 홈(9)의 저면(bottom surface)에 잔류되어 있는 열산화막 부분을 제거하고, 상기 결과물의 표면을 따라서 게이트 산화막(10)을 형성한다. 그런다음, 상기 홈이 완전히 매립될 정도의 두께로 상기 게이트 산화막(10) 상에 텅스텐막(11)을 증착한다. Referring to FIG. 1D, a portion of the thermal oxide film remaining on the bottom surface of the groove 9 is removed, and a gate oxide film 10 is formed along the surface of the resultant product. Then, a tungsten film 11 is deposited on the gate oxide film 10 to a thickness such that the grooves are completely filled.
도 1e를 참조하면, CMP 공정으로 상기 텅스텐막을 연마하여 상기 홈(9) 내에 실질적인 텅스텐 재질의 게이트 전극(11a)을 형성한다. 그런다음, 상기 결과물 상에 상기 게이트 전극(11a)과 후속에서 형성될 비트라인 또는 금속배선간의 전기적 절연을 위하여 층간절연막(12)을 형성한다. Referring to FIG. 1E, the tungsten film is polished by a CMP process to form a gate electrode 11a substantially made of tungsten in the groove 9. Then, an interlayer insulating film 12 is formed on the resultant for electrical insulation between the gate electrode 11a and the bit line or metal wiring to be formed subsequently.
상기 다마신 공정을 이용한 종래의 게이트 전극 형성방법은 텅스텐막의 식각 공정없이도 게이트 전극을 형성할 수 있기 때문에, 식각 공정에 기인된 게이트 전극의 특성 저하를 방지할 수 있으며, 아울러, 기존의 제조 공정을 그대로 이용할 수 있다는 장점이 있다. In the conventional gate electrode forming method using the damascene process, the gate electrode can be formed without the etching process of the tungsten film, thereby preventing the deterioration of the characteristics of the gate electrode due to the etching process, and the conventional manufacturing process. It can be used as it is.
그러나, 다마신 공정을 이용한 종래의 게이트 전극 형성방법에 있어서, 희생 게이트 전극용 물질인 실리콘막은, 전술한 바와 같이, 건식 또는 습식 식각 공정을 통해 제거하게 되는데, 건식 식각을 이용할 경우에는 건식 식각의 방향성 문제로 인하여 상기 실리콘막이 스페이서 형태로 잔류될 수 있기 때문에, 이를 해결하기 위해서는 등방성 건식 식각 장비를 필요로 하게 되므로, 장비 투자 비용이 추가되는 문제점이 있다. 반면, 습식 식각을 이용할 경우에는 기존의 실리콘 에천트(etchant)가 불산(HF)을 포함하고 있는 것에 기인하여 CVD 산화막이 같이 식각되는 문제점이 있다. However, in the conventional gate electrode forming method using the damascene process, the silicon film, which is the material for the sacrificial gate electrode, is removed through a dry or wet etching process as described above. When dry etching is used, dry etching is performed. Since the silicon film may be left in the form of a spacer due to a directional problem, an isotropic dry etching device is required to solve this problem, and thus, there is a problem in that equipment investment costs are added. On the other hand, when wet etching is used, the CVD oxide film is etched due to the fact that the conventional silicon etchant contains hydrofluoric acid (HF).
또한, 텅스텐 재질의 게이트 전극을 형성한 상태에서, 공지된 후속 공정을 수행할 경우, 콘택 공정의 마진(margin)을 확보할 수 없기 때문에, 만약, 콘택 공정시에 마스크의 오정렬이 발생될 경우에는 상기 게이트 전극과 비트라인, 또는, 상기 게이트 전극과 금속배선 사이에서 쇼트가 발생되는 문제점이 있다. In addition, when a known subsequent process is performed in a state where a tungsten gate electrode is formed, a margin of the contact process cannot be secured. In case of misalignment of the mask during the contact process, There is a problem in that a short is generated between the gate electrode and the bit line or between the gate electrode and the metal wiring.
한편, 상기한 쇼트 문제는 공지된 자기 정렬 콘택(self aligned contact) 공정을 이용하는 것에 의해 극복될 수 있다. 상기 자기 정렬 콘택 공정을 이용할 경우, 다마신 공정에 의해 형성된 텅스텐 재질의 게이트 전극 상에 절연막, 예를들어, 질화막을 형성하게 되며, 이러한 질화막을 후속의 콘택 공정에서 식각 정지층으로 이용함으로써, 마스크의 오정렬에 기인된 쇼트 불량을 방지한다. On the other hand, the short problem described above can be overcome by using a known self aligned contact process. When the self-aligned contact process is used, an insulating film, for example, a nitride film is formed on the tungsten gate electrode formed by the damascene process, and the nitride film is used as an etch stop layer in a subsequent contact process. This prevents short-circuits caused by misalignment.
그러나, 주지된 바와 같이, 상기 자기 정렬 콘택 공정, 그 자체만을 이용하여 반도체 소자를 제조할 경우, 식각 정지층으로 이용되는 질화막은 반도체 기판의 전면 상에 증착되므로, 그 형성이 용이하지만, 다마신 공정을 이용해서 텅스텐 재질의 게이트 전극을 형성한 상태에서는, 상기 텅스텐 재질의 게이트 전극 상에만 질화막을 형성시켜야 하므로, 그 형성이 매우 어렵고, 아울러, 안정적이지 못한 문제점이 있다. However, as is well known, when fabricating a semiconductor device using only the self-aligned contact process, itself, since the nitride film used as the etch stop layer is deposited on the entire surface of the semiconductor substrate, its formation is easy, but damascene In the state in which the tungsten gate electrode is formed using the process, the nitride film should be formed only on the tungsten gate electrode, so that the formation thereof is very difficult and unstable.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 희생 게이트 전극의 제거를 용이하게 수행함과 동시에, 다마신 공정으로 형성된 텅스텐 재질의 게이트 전극 상에만 자기 정렬 콘택 공정에서 필요한 식각 정지층용 절연막을 용이하게 형성시킬 수 있는 반도체 소자의 제조방법을 제공하는데, 그 목적이 있다. Accordingly, the present invention devised to solve the above problems, the removal of the sacrificial gate electrode, and at the same time, the insulating film for the etch stop layer required in the self-aligned contact process only on the tungsten gate electrode formed by the damascene process SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device, which can easily form a structure.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 반도체 기판 상에 열산화막과 텅스텐막을 차례로 형성하는 단계; 상기 텅스텐막을 식각해서, 희생 게이트 전극을 형성하는 단계; 이온주입 공정을 수행해서, 상기 희생 게이트 전극 양측의 상기 반도체 기판 부분에 저도핑 드레인 영역을 형성하는 단계; 상기 희생 게이트 전극의 양 측벽에 스페이서를 형성하는 단계; 이온주입 공정을 수행해서, 상기 스페이서를 갖는 희생 게이트 전극 양측의 반도체 기판 부분에 저도핑 드레인 구조의 소오스/드레인 영역을 형성하는 단계; 상기 희생 게이트 전극 양측의 상기 반도체 기판 부분에 상기 희생 게이트 전극과 동일한 높이로 절연막을 형성하는 단계; 게이트 전극이 형성될 영역을 한정하는 홈이 형성되도록, 상기 희생 게이트 전극을 제거하는 단계; 상기 홈 저면의 상기 열산화막 부분을 제거하는 단계; 상기 홈의 내벽에 게이트 산화막을 형성하고, 상기 홈 내에 텅스텐 재질의 게이트 전극을 형성하는 단계; 상기 텅스텐 재질의 게이트 전극의 표면에 텅스텐 산화막을 형성하는 단계; 및 상기 결과물 상에 층간절연막을 형성하는 단계를 포함한다. The semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of sequentially forming a thermal oxide film and a tungsten film on a semiconductor substrate; Etching the tungsten film to form a sacrificial gate electrode; Performing an ion implantation process to form a low doped drain region in portions of the semiconductor substrate on both sides of the sacrificial gate electrode; Forming spacers on both sidewalls of the sacrificial gate electrode; Performing an ion implantation process to form source / drain regions of a low doping drain structure in portions of the semiconductor substrate on both sides of the sacrificial gate electrode having the spacers; Forming an insulating layer on portions of the semiconductor substrate on both sides of the sacrificial gate electrode at the same height as the sacrificial gate electrode; Removing the sacrificial gate electrode to form a groove defining a region in which the gate electrode is to be formed; Removing the thermal oxide portion of the bottom of the groove; Forming a gate oxide film on an inner wall of the groove and forming a tungsten gate electrode in the groove; Forming a tungsten oxide film on a surface of the tungsten gate electrode; And forming an interlayer insulating film on the resultant product.
본 발명에 따르면, 희생 게이트 전극을 텅스텐으로 형성시킴으로써, 후속에서 상기 희생 게이트 전극의 제거를 용이하게 수행할 수 있다. 또한, 텅스텐으로 이루어진 게이트 전극의 표면을 O2 플라즈마에 노출시켜 그 표면에 산화막과 식각 선택비를 갖는 텅스텐 산화막(WO3)을 형성시킴으로써, 후속의 콘택 공정에서 식각 정지층으로 이용하기 위한 절연막을 매우 용이하게 형성시킬 수 있으며, 이에 따라, 쇼트에 기인된 불량을 방지할 수 있고, 아울러, 제조 공정의 어려움을 극복할 수 있다.According to the present invention, the sacrificial gate electrode is formed of tungsten, so that the sacrificial gate electrode can be easily removed later. In addition, by exposing the surface of the tungsten gate electrode to an O 2 plasma to form a tungsten oxide film (WO 3 ) having an oxide film and an etching selectivity on the surface, an insulating film for use as an etch stop layer in a subsequent contact process It can be formed very easily, and accordingly, a defect caused by a short can be prevented and the difficulty of a manufacturing process can be overcome.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다. 여기서, 도 1a 내지 도 1e와 동일한 부분은 동일한 도면부호로 표시한다. 2A through 2D are cross-sectional views of respective processes for describing a method of manufacturing a semiconductor device according to an embodiment of the present invention. 1A to 1E are denoted by the same reference numerals.
도 2a를 참조하면, 소자 형성 영역이 한정된 반도체 기판(1)의 전면 상에 열산화막(2)과 텅스텐막을 각각 100 내지 500Å, 1,500 내지 3,000Å 두께로 차례로 형성하고, 상기 텅스텐막을 식각해서 텅스텐으로 이루어진 희생 게이트 전극(3)을 형성한다. 그런다음, 상기 희생 게이트 전극(3)을 형성하기 위한 식각 공정에 의해 상기 희생 게이트 전극(3) 및 상기 열산화막(2)에 인가된 데미지를 회복시키고, 그리고, 상기 희생 게이트 전극(3)의 표면에 후속에서 수행될 LDD 이온주입시에 필요한 박막의 산화막(4)이 형성되도록, 상기 결과물을 산화시킨다. 그리고나서, 상기 산화막(4)을 포함한 희생 게이트 전극(3) 양측의 반도체 기판 부분에 LDD 영역(5)을 형성한다. 여기서, 도시되지는 않았으나, 상기 텅스텐막의 형성 이전, 상기 열산화막(2) 상에 티타늄질화막(TiN)을 형성시킴으로써, 상기 텅스텐막의 식각시에 식각 정지층으로 사용할 수도 있다. 상기 티타늄질화막은 100 내지 200Å 두께로 형성함이 바람직하다. Referring to FIG. 2A, a thermal oxide film 2 and a tungsten film are sequentially formed on the entire surface of a semiconductor substrate 1 having a limited device formation region in a thickness of 100 to 500 kPa and 1,500 to 3,000 kPa, respectively, and the tungsten film is etched to form tungsten. A sacrificial gate electrode 3 is formed. Then, the damage applied to the sacrificial gate electrode 3 and the thermal oxide film 2 is recovered by an etching process for forming the sacrificial gate electrode 3, and the sacrificial gate electrode 3 The resultant is oxidized so that an oxide film 4 of a thin film necessary for subsequent LDD ion implantation is formed on the surface. Then, the LDD region 5 is formed in the semiconductor substrate portions on both sides of the sacrificial gate electrode 3 including the oxide film 4. Although not shown, a titanium nitride film (TiN) may be formed on the thermal oxide film 2 prior to the formation of the tungsten film, so that the tungsten film may be used as an etch stop layer when the tungsten film is etched. The titanium nitride film is preferably formed to a thickness of 100 to 200Å.
도 2b를 참조하면, 상기 결과물 상에 CVD 절연막을 전면 증착하고, 그런다음, 상기 CVD 절연막 및 열산화막(2) 식각하여, 박막의 산화막(4)을 갖는 희생 게이트 전극(3)의 양 측벽에 스페이서(6)를 형성한다. 이때, 상기 CVD 절연막이 식각되는 동안, 상기 희생 게이트 전극(3)의 상부면에 형성되어 있던 산화막 부분은 제거된다. 그런다음, 상기 스페이서(6)를 갖는 희생 게이트 전극(3) 양측의 반도체 기판 부분에 소정 불순물을 이온주입하여 LDD 구조를 갖는 소오스/드레인 영역(7)을 형성한다. Referring to FIG. 2B, a CVD insulating film is entirely deposited on the resultant, and then the CVD insulating film and the thermal oxide film 2 are etched to form both sidewalls of the sacrificial gate electrode 3 having the thin film oxide film 4. The spacer 6 is formed. At this time, the oxide film portion formed on the upper surface of the sacrificial gate electrode 3 is removed while the CVD insulating film is etched. Then, a predetermined impurity is ion-implanted into portions of the semiconductor substrate on both sides of the sacrificial gate electrode 3 having the spacer 6 to form a source / drain region 7 having an LDD structure.
도 2c를 참조하면, 반도체 기판(1)의 전면 상에 CVD 산화막(8)을 증착하고, 상기 희생 게이트 전극이 노출되도록, 상기 CVD 산화막(8)을 CMP 공정으로 연마한다. 그런다음, 노출된 텅스텐 재질의 희생 게이트 전극을 H2O2를 함유한 케미컬, 예를들어, H2O2, H2SO4/H2O2 또는 NH4OH/H2O2/H2O 중에서 선택되는 하나의 케미컬을 이용한 습식 식각 공정을 통해 제거하여 게이트 전극이 형성될 영역을 한정하는 홈(9)을 형성한다. 여기서, 텅스텐막은 H2O2를 함유한 케미컬에 쉽게 식각되는 반면, 실리콘 및 실리콘산화막은 상기 H2O2를 함유한 케미컬에 의해 식각되지 않는다. 따라서, 텅스텐 재질의 희생 게이트 전극의 제거를 용이하게 수행할 수 있으며, 특히, 상기 H2O2를 함유한 케미컬은 통상의 반도체 제조 공정에서 세정용 케미컬로서 사용되고 있기 때문에, 별도의 투자 비용이 추가되지 않는다.Referring to FIG. 2C, a CVD oxide film 8 is deposited on the entire surface of the semiconductor substrate 1, and the CVD oxide film 8 is polished by a CMP process so that the sacrificial gate electrode is exposed. Then, a sacrificial gate electrode on the exposed tungsten material containing the H 2 O 2 chemistry, for example, H 2 O 2, H 2 SO 4 / H 2 O 2 or NH 4 OH / H 2 O 2 / H It is removed through a wet etching process using one chemical selected from 2 O to form the groove 9 defining the region where the gate electrode is to be formed. Here, the tungsten film is easily etched into the chemical containing H 2 O 2 , while the silicon and silicon oxide films are not etched by the chemical containing H 2 O 2 . Therefore, it is possible to easily remove the sacrificial gate electrode made of tungsten, and in particular, since the chemical containing H 2 O 2 is used as a cleaning chemical in a conventional semiconductor manufacturing process, an additional investment cost is added. It doesn't work.
계속해서, 홈(9)의 저면에 잔류되어 있는 열산화막 부분을 제거하고, 상기 결과물의 표면을 따라서 20 내지 100Å 두께로 열산화막이나 알루미늄산화막(Al2O3) 또는 탄탈륨산화막(Ta2O5) 등의 고유전율을 갖는 산화막으로 이루어진 게이트 산화막(10)을 형성한 후, 상기 홈(9)이 완전히 매립될 정도의 두께, 예를들어, 3,000 내지 5,000Å 두께로 상기 게이트 산화막(10) 상에 텅스텐막(11)을 증착한다. 여기서, 도시되지는 않았으나, 상기 텅스텐막(11)의 증착 이전에, TiN 또는 WN과 같은 확산방지막을 형성시킬 수도 있다. 이때, 상기 확산방지막은 50 내지 150Å 두께로 증착함이 바람직하다.Subsequently, a portion of the thermal oxide film remaining on the bottom surface of the groove 9 is removed, and a thermal oxide film, an aluminum oxide film (Al 2 O 3 ), or a tantalum oxide film (Ta 2 O 5 ) is formed at a thickness of 20 to 100 GPa along the surface of the resultant product. After the gate oxide film 10 is formed of an oxide film having a high dielectric constant such as), the gate oxide film 10 is formed to have a thickness such that the groove 9 is completely buried, for example, 3,000 to 5,000 kPa. The tungsten film 11 is deposited on the substrate. Although not shown, a diffusion barrier such as TiN or WN may be formed before deposition of the tungsten film 11. At this time, the diffusion barrier is preferably deposited to a thickness of 50 to 150Å.
도 2d를 참조하면, 상기 결과물을 O2 플라즈마 분위기에서 처리하여, 노출된 텅스텐 재질의 게이트 전극의 표면에 텅스텐 산화막(WO3 : 20)을 형성시키고, 그런다음, 상기 결과물 상에 상기 텅스텐 재질의 게이트 전극(11a)과 후속에서 형성될 비트라인 또는 금속배선간의 전기적 절연을 위하여 층간절연막(12)을 형성한다. 이때, 상기 텅스텐 산화막(20)은 O2 대신에 N2O, NO 등 다른 산소 소오스를 이용한 플라즈마 처리로 형성시킬 수 있으며, 또한, O2 플라즈마 처리 대신에, UV 오존 처리를 수행하여 형성시킬 수도 있다. 게다가, 텅스텐 재질의 게이트 전극(11a)을 형성한 상태에서, O2 플라즈마를 이용한 산화막 증착 공정을 수행함으로써, 상기 텅스텐 산화막(20)과 산화막 재질의 층간절연막(12)을 동시에 형성시킬 수도 있다.Referring to FIG. 2D, the resultant is treated in an O 2 plasma atmosphere to form a tungsten oxide film (WO 3 : 20) on the exposed tungsten gate electrode, and then on the resultant, the tungsten material An interlayer insulating film 12 is formed for electrical insulation between the gate electrode 11a and the bit line or metal wiring to be formed later. In this case, the tungsten oxide film 20 may be formed by plasma treatment using another oxygen source such as N 2 O or NO instead of O 2 , and may be formed by performing UV ozone treatment instead of O 2 plasma treatment. have. In addition, the tungsten oxide film 20 and the interlayer insulating film 12 of the oxide film may be simultaneously formed by performing an oxide film deposition process using an O 2 plasma while the gate electrode 11a of the tungsten material is formed.
여기서, 상기 텅스텐 산화막(20)은 후속에서 형성되는 층간절연막(12), 즉, 산화막과 식각 선택비를 갖기 때문에, 후속의 콘택 공정시에 식각 정지층으로서 이용 가능하다. 따라서, 종래에는 식각 정지층으로 이용하기 위한 질화막을 상기 텅스텐 재질의 게이트 전극 상에만 형성시켜야 하는 것에 기인하여 그 형성이 매우 어렵고, 아울러, 안정하지 못하지만, 본 발명의 실시예에서는, 단지, 텅스텐 재질의 게이트 전극의 표면을 O2 플라즈마에 노출시키는 것을 통해 식각 정지층으로서 기능하는 산화막을 형성시키기 때문에, 그 형성이 매우 용이하며, 아울러, 안정하다.Here, the tungsten oxide film 20 has an etch selectivity with a subsequent interlayer insulating film 12, that is, an oxide film, and thus can be used as an etch stop layer in a subsequent contact process. Therefore, the formation of the nitride film for use as an etch stop layer has to be formed only on the tungsten gate electrode. Therefore, the formation thereof is very difficult and unstable. However, in the embodiment of the present invention, only the tungsten material is used. Since the oxide film functioning as an etch stop layer is formed by exposing the surface of the gate electrode to the O 2 plasma, the formation thereof is very easy and stable.
이상에서와 같이, 본 발명은 희생 게이트 전극을 텅스텐으로 형성시킴으로써, 후속에서 상기 희생 게이트 전극의 제거를 용이하게 수행할 수 있고, 이에 따라, 실리콘 또는 실리콘 산화막이 식각되는 것에 기인된 제조수율의 제하를 방지할 수 있다. As described above, the present invention can easily perform the removal of the sacrificial gate electrode by forming the sacrificial gate electrode with tungsten, thereby reducing the production yield due to etching of the silicon or silicon oxide film. Can be prevented.
또한, 다마신 공정을 통해 텅스텐 재질의 게이트 전극을 형성하고, 그런다음, 상기 텅스텐 재질의 게이트 전극을 O2 플라즈마에 노출시켜, 그 표면에 자기 정렬 콘택 공정에서 식각 정지층으로서 기능하는 텅스텐 산화막을 형성시킴으로써, 후속의 콘택 공정의 마진을 확보할 수 있으며, 이에 따라, 소자의 제조수율 및 그 신뢰성을 향상시킬 수 있다.Further, a tungsten gate electrode is formed through a damascene process, and the tungsten gate electrode is then exposed to O 2 plasma, and a tungsten oxide film serving as an etch stop layer in a self-aligned contact process is applied to the surface thereof. By forming, the margin of a subsequent contact process can be ensured, and the manufacturing yield and reliability of an element can be improved by this.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.Meanwhile, although specific embodiments of the present invention have been described and illustrated, modifications and variations can be made by those skilled in the art. Accordingly, the following claims are to be understood as including all modifications and variations as long as they fall within the true spirit and scope of the present invention.
도 1a 내지 도 1e는 종래 기술에 따른 다마신 공정을 이용한 게이트 전극 형성방법을 설명하기 위한 각 공정별 단면도. 1A to 1E are cross-sectional views of respective processes for explaining a gate electrode forming method using a damascene process according to the prior art.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 각 공정별 단면도. 2A to 2D are cross-sectional views of respective processes for explaining a method of manufacturing a semiconductor device according to an embodiment of the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
1 : 반도체 기판 2 : 열산화막1 semiconductor substrate 2 thermal oxide film
3 : 희생 게이트 전극 4 : 산화막3: sacrificial gate electrode 4: oxide film
5 : 저도핑 드레인 영역 6 : 스페이서5 low doping drain region 6 spacer
7 : 소오스/드레인 영역 8 : CVD 산화막7 source / drain region 8 CVD oxide film
9 : 홈 10 : 게이트 산화막9: groove 10: gate oxide film
11 : 텅스텐막 11a : 게이트 전극11: tungsten film 11a: gate electrode
12 : 층간절연막 20 : 텅스텐 산화막12: interlayer insulating film 20: tungsten oxide film
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