KR100386849B1

KR100386849B1 - 박막 트랜지스터 표시장치의 정전방전 방지회로

Info

Publication number: KR100386849B1
Application number: KR10-2001-0041251A
Authority: KR
Inventors: 이현규; 김영구
Original assignee: 엘지.필립스 엘시디 주식회사
Priority date: 2001-07-10
Filing date: 2001-07-10
Publication date: 2003-06-09
Also published as: TW575766B; DE10228517B4; CN1396656A; JP4439163B2; DE10228517A1; CN1299359C; US6791632B2; JP2003107528A; US20030020845A1; KR20030005797A

Abstract

본 발명은 박막 트랜지스터 표시장치의 정전방전 방지회로에 관한 것으로, 종래 박막 트랜지스터 표시장치의 정전방전 방지회로는 게이트라인에서 발생한 정전기를 상판측으로 분산시키고, 그 분산된 정전기를 다시 하판의 데이터라인 측으로 분산시키는 ESD를 구비함으로써, 정전방전방지의 효율이 저하되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 하판에 위치하며, 각각에 연결된 다수의 게이트전극에 게이트전압을 인가하는 복수의 게이트라인 각각의 후단측에 위치하는 복수의 제1정전방전 방지부와; 상기 게이트라인의 후단에 연결되는 게이트공통전압라인과 상기 각 게이트라인의 전단을 연결하는 복수의 제2정전방전방지부와; 상판에 위치하며 공통전압이 인가되는 공통전압라인과 상기 게이트 공통 전압라인을 연결하는 제3정전방전 방지부와; 하판에 위치하여 각 픽셀의 데이터가 인가되는 복수의 데이터라인 각각과 상기 공통전압라인을 연결하는 복수의 제4정전방전 방지부와; 상기 공통전압라인과 상기 복수의 데이터라인 중 최초의 데이터라인을 연결하는 제2정전방전 방지부와 상기 공통전압라인 사이에 위치하는 제5정전방전 방지부로 구성되어, 상판으로 인가된 정전기에 의한 고전압을 하판의 데이터라인으로 분산시키는 정전방전방지회로를 일측의 방향으로만 비대칭 적으로 구현함으로써, 데이터라인 측의 저항성분을 줄여 정전기 분산의 효율을 향상시키는 효과가 있다.

Description

박막 트랜지스터 표시장치의 정전방전 방지회로{CIRCUIT FOR ELECTRO STATIC DISCHRGING OF TFT-LCD}

본 발명은 박막 트랜지스터 표시장치의 정전방전 방지회로에 관한 것으로, 특히 박막 트랜지스터 표시소자의 데이터라인을 통해 정전기가 용이하게 분산될 수 있도록 하는 박막 트랜지스터 표시장치의 정전방전 방지회로에 관한 것이다.

종래 박막 트랜지스터 표시장치의 정전방전 방지회로는 게이트라인의 후단과 게이트라인과 공통전극의 사이, 각 데이터라인과 공통전극의 사이영역에 배치되어, 게이트라인에서 발생되는 고전압을 그 수가 많은 데이터라인을 통해 분산시키는 역할을 수행하게 되며, 이와 같은 종래 박막 트랜지스터 표시장치의 정전방전 방지회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1a 내지 도1e는 일반적인 박막 트랜지스터 표시장치의 하판 제조공정 수순단면도로서, 이에 도시한 바와 같이 유리기판(1)의 상부전면에 금속을 증착하고, 사진식각공정으로 패터닝하여 상기 유리기판(1)의 상부일부에 게이트전극(2)을 형성하는 단계(도1a)와; 상기 구조의 상부전면에 게이트절연막(2)과 비정질실리콘을 순차적으로 증착하고, 그 비정질실리콘을 패터닝하여 상기 게이트전극(2)과 그 주변일부에 대향하는 게이트절연막(3)의 상부에 액티브(4)를 형성하는 단계(도1b)와; 상기 구조의 상부전면에 금속을 증착하고, 그 금속을 패터닝하여 상기 액티브(4)의 중앙부에서 상호 소정거리 이격되며, 그 액티브(4)의 측면 까지 이르는 소스(5)와 드레인(6)을 형성하는 단계(도1c)와; 상기 구조의 상부전면에 패시베이션막(8)을증착하고, 그 패시베이션막(8)에 콘택홀을 형성하여 상기 드레인(6)의 상부일부를 노출시키는 단계(도1d)와; 상기 구조의 상부전면에 ITO를 증착하고, 패터닝하여 상기 노출된 드레인(6)에 접속되며, 액티브(4)가 형성되지 않은 게이트절연막(3)의 상부에 위치하는 픽셀전극(8)을 형성하는 단계(도1e)로 구성된다.

이하, 상기와 같이 구성된 종래 박막 트랜지스터 표시소자의 하판 제조방법을 좀 더 상세히 설명한다.

먼저, 도1a에 도시한 바와 같이 유리기판(1)의 상부전면에 금속을 증착하고, 사진식각공정을 통해 패터닝하여 상기 유리기판(1)의 상부일부에 위치하는 게이트전극(2)을 형성한다.

그 다음, 도1b에 도시한 바와 같이 상기 구조의 상부전면에 게이트절연막(3)을 증착하고, 그 게이트절연막(3)의 상부에 비정질실리콘을 증착한다.

그 다음, 사진식각공정을 통해 상기 비정질실리콘을 패터닝하여 상기 게이트전극(2)과 게이트전극(2)의 주변일부에 대향하는 게이트절연막(3) 상에 액티브(4)를 형성한다.

그 다음, 도1c에 도시한 바와 같이 상기 구조의 상부전면에 금속을 증착하고, 사진식각공정으로 상기 증착된 금속을 패터닝하여 상기 액티브(4)의 상부중앙에서 채널영역만큼 이격되며, 상기 액티브(4)의 측면과 그 측면의 게이트절연막(3) 상부의 소정면적까지 위치하는 소스(5)와 드레인(6)을 형성한다.

그 다음, 도1d에 도시한 바와 같이 상기 구조의 상부전면에 패시베이션막(7)을 증착하고, 사진식각공정을 통해 상기 패시베이션막(7)에 콘택홀을 형성하여 상기 드레인(6)의 상부일부를 노출시킨다.

그 다음, 도1e에 도시한 바와 같이 상기구조의 상부전면에 투명한 도전체인 ITO를 증착하고, 사진식각공정으로 패터닝하여 상기 패시베이션막(7)에 형성한 콘택홀을 통해 상기 드레인(6)에 접속됨과 아울러 그 액티브(4)의 측면에 유리기판(1), 게이트절연막(3), 패시베이션막(7)이 순차증착된 평탄한 영역에 위치하는 픽셀전극(8)을 형성하여, 하판의 제조공정을 완료한다.

이와 같이 제조된 하판에는 게이트전극(2)에 연결되는 게이트라인(G)과 소스(5)에 접속되는 데이터라인(D)을 포함하며, 전체 박막 트랜지스터 표시장치의 개념으로 볼때 데이터라인(D)은 종방향으로 긴 형태로서, 그 방향에 배치된 박막 트랜지스터의 소스를 모두 공통으로 연결하는 형태이며, 게이트라인(G)은 횡방향으로 긴 형태이며, 그 방향으로 나란히 배치된 박막 트랜지스터의 게이트를 모두 연결하는 형태가 된다.

상기와 같은 구조에서 게이트라인(G)의 시작부분과 끝부분에는 정전기로 부터 내부회로를 보호하기 위한 정전방전 방지회로(이하, ESD)가 배치된다.

또한, 도2a 내지 도2d는 종래 컬러필터가 포함되는 박막 트랜지스터 표시소자의 상판 제조공정 수순단면도로서, 이에 도시한 바와 같이 유리기판(21)의 상부전면에 금속을 증착하고, 그 금속을 패터닝하여 유리기판(21)의 상부일부에 위치하는 차광층(22)을 형성하는 단계(도2a)와; 상기 차광층(22)의 사이에 노출된 유리기판(21)의 상부에 칼라필터인 색상층(23)을 형성하는 단계(도2b)와; 상기 구조의 상부전면에 상기 색상층(23)의 보호를 위한 오버코팅층(24)을 형성하는 단계(도2c)와; 상기 구조의 상부전면에 투명전극인 공통전극(25)을 형성하는 단계(도2d)로 이루어진다.

이하, 상기와 같은 종래 상판 제조방법을 좀 더 상세히 설명한다.

먼저, 도2a에 도시한 바와 같이 유리기판(21)의 상부전면에 금속을 증착하고, 사진식각공정으로 패터닝하여 상기 하판의 구조에서 소스(5)와 연결되는 데이터라인에 대향하는, 즉 픽셀전극(8)이 형성되지 않는 영역에 대향하는 위치에 블랙매트릭스라고 불리우는 차광층(22)을 형성한다.

그 다음, 도2b에 도시한 바와 같이 인쇄법을 사용하여 적색, 녹색, 청색을 각각 나타내는 색상층(23)을 교번하여 상기 차광층(22)의 사이에서 노출된 유리기판(21)의 상부에 인쇄한다.

이때 색상층(23)은 하판에서의 픽셀전극(8)에 대향하는 위치가 되며, 백라이트의 광이 투과되여 색상층(23)을 통해 칼라를 표현할 수 있게 된다.

그 다음, 도2c에 도시한 바와 같이 상기 색상층(23)의 보호를 위해 오버코팅층(24)을 증착한다. 이때 오버코팅층(24)은 유기계의 물질이다.

그 다음, 도2d에 도시한 바와 같이 상기 오버코팅층(24)의 상부에 상기 픽셀전극(8)과의 전위차를 발생시키는 대향전극인 공통전극(25)을 형성하여, 박막 트랜지스터 표시소자의 상판을 형성한다.

이때의 공통전극(25)에 인가되는 공통전압은 각 셀에 관계없이 동일한 전압인 공통전압(Vcom)이 인가되며, 이와 같이 상판측의 전압은 일정하고 상기 각 데이터라인에 인가되는 전압에 의해 픽셀전극(9)과 공통전극(25)의 전압차가 발생하며,이에 따라 픽셀의 조도가 결정된다.

상기의 공정에 의해 제조된 하판과 상판은 합착공정에 의해 합착되어진다.

도3a 내지 도3d는 종래 박막 트랜지스터 표시소자의 상판과 하판의 합착공정 수순단면도로서, 이에 도시한 바와 같이 상기 제조된 상판(30)의 공통전극(25)의 하부에 배향막(31)을 증착하고, 그 배향막(31)을 러빙포로 러빙하여 일정한 방향성을 주고, 그 배향막(31)의 상부에 표시소자의 외곽에 실런트(32)를 도포하는 단계(도3a)와; 상기 제조된 하판(33)의 상부에 배향막(34)을 증착하고, 그 배향막(34)에도 러빙공정을 통해 방향성을 주고, 상판(30)과 하판(33)의 유격거리를 정의 하는 스페이서(35)를 산포시키는 단계(도3b)와; 상기 상판(30)과 하판(33)의 배향막(31,34)이 대향하도록 접합하고, 상기 실런트(32)를 경화시켜 상판(30)과 하판(33)을 합착시키는 단계(도3c)와; 상기 상판(30)과 하판(33)의 사이 영역에 액정을 주입하고, 주입구를 봉지하는 단계(도3d)로 이루어진다.

이하, 상기와 같은 박막 트랜지스터 표시소자의 상판과 하판의 합착공정을 좀 더 상세히 설명한다.

먼저, 도3a에 도시한 바와 같이 상판(30)의 공통전극(25)의 상부에 배향막(31)을 도포한다.

그 다음, 러빙포를 로울러 등에 장착하여 상기 형성된 배향막(31)을 러빙함으로써, 상기 배향막(31)의 표면을 일정한 방향성이 있는 면으로 만든다.

이때의 방향성은 이후의 공정에서 액정을 배향할때 액정의 방향성을 결정하게 된다.

그 다음, 상기 배향막(31)의 상부 주변부에 실런트(32)를 도포한다. 이때 실런트의 도포는 일정한 패턴이 형성된 스크린 마스크를 이용하여 스크린 인쇄하는 스크린 마스크법을 사용하거나, 실 디스펜스(SEAL DISPENSE) 법을 사용하여 실런트(32)를 도포하고, 가열하여 그 실런트(32)에 포함된 용매를 휘발시킨다.

이와 같은 실런트(32)는 합착에 사용될 뿐만아니라 상판(30)과 하판(33)의 이격거리인 셀갭의 유지에도 중요한 역할을 하게 된다. 또한, 실런트(32)의 도포시 액정의 주입을 고려하여 일부에는 실런트(32)을 형성하지 않으며, 이는 액정의 주입구로서의 역할을 하게 된다.

그 다음, 도3b에 도시한 바와 같이 상기 하판(33)의 패시베이션막(7)과 픽셀전극(8)이 형성된 면에 배향막(34)을 증착하고, 그 배향막(34)을 러빙하여 방향성을 준다.

그 다음, 스페이서(35)를 상기 배향막(34) 상에 산포시킨다.

이때 산포의 방법으로는 스페이서(35)를 용매에 혼합시켜 산포시키는 습식산포와 스페이서(35)와 하판(33)을 서로다른 도전형으로 대전시켜 스페이서(35)를 뭉침없이 산포시킨다.

이와 같이 산포된 스페이서(35)는 그 산포밀도가 높으면 셀갭의 유지에 유리하지만, 스페이서(35)에 의한 빛의 산란과 액정의 배향이 원하는 바대로 이루어지지 않아 콘트라스트(CONTRAST)가 저하되는 등의 문제가 발생하게 된다.

그 다음, 도3c에 도시한 바와 같이 상기 상판(30)과 하판(33) 각각에 위치하는 배향막(31,34)이 대향하도록 상기 상판(30)과 하판(33) 각각을 접촉시킨다.

이와 같은 상태에서 상기 가압가열 방식을 사용하여 상판(30)과 하판(33)을 밀착시킨 후, 상기 실런트(32)를 경화시켜 상판(30)과 하판(33)이 접착되도록 한다.

그 다음, 도3d에 도시한 바와 같이 상기 실런트(32)가 위치하지 않는 주입구를 통해 액정(36)을 주입한다.

그 다음, 상기 액정(36)이 완전히 주입된 후, 상기 액정 주입구를 봉지하여 외부와 완전히 차단되도록 하여, 박막 트랜지스터 표시장치를 제조하게 된다.

도3은 상기 제조된 박막 트랜지스터 표시장치의 배선부분만을 도시한 모식도로서, 이에 도시한 바와 같이 하판(33)에 위치하며, 다수의 게이트전극(2)에 게이트전압을 인가하고, 그 후단측에 게이트라인 ESD(GLESD1~GLESD768)가 위치하는 복수의 게이트라인(G1~G768)과; 상기 게이트라인(G1~G768)의 후단에 연결됨과 아울러 각 게이트라인(G1~G768)의 전단에서 게이트라인 ESD(GESD1~GESD768)에 의해 그 게이트라인(G1~G768)에 연결되는 게이트 공통 전압라인(VGL)과; 상판(30)측에서 공통전압이 인가되며, 상기 게이트 공통 전압라인(VGL)과는 ESD(CESD)에 의해 연결되는 공통전압라인(VCOM)과; 하판(33)에 위치하여 각 픽셀의 데이터가 인가되고, 상기 공통전압라인(VCOM)과는 데이터라인 ESD(DESD1~DESD3072)에 의해 연결되는 데이터라인(D1~D3072)과; 상기 공통전압라인(VCOM)과 게이트 공통 전압라인(VGL)의 사이에 위치하는 ESD(CESD)와 데이터라인 ESD(DESD3072)의 사이에 위치하는 유도 ESD(ESD1)과; 상기 공통전압라인(VCOM)과 데이터라인 ESD(DESD1)의 사이에 위치하는 유도 ESD(ESD2)로 구성된다.

이하, 상기와 같이 구성된 종래 박막 트랜지스터 표시소자의 정전방전 지회로를 좀 더 상세히 설명한다.

먼저, 게이트라인(G1~G768)의 어느 하나 또는 복수의 라인에 고전압이 발생하면, 이는 1차적으로 게이트라인(G1~G768)의 초입에 부착된 ESD(GESD1~GESD768)에 의해 게이트 공통 전압라인(VGL)측으로 분산되며, 그 게이트라인(G1~G768)의 후단측에 연결되어 있는 게이트라인 ESD(GLESD1~GLESD768)을 통해 분산된다.

이와 같이 분산되는 정전기는 상기 상판(30)에 위치하는 공통전압라인(VCOM)과 하판(33)에 위치하는 게이트 공통 전압라인(VGL) 사이에 위치하는 ESD(CESD)를 통해 상판측으로 분산된다.

그 다음, 상기 상판으로 분산된 정전기는 하판(33)에 위치하는 다수의 데이터라인(D1~D3072)으로 정전기를 분산시키기 위한 유도 ESD(ESD1)을 통해 분산되고, 이 분산된 정전기는 데이터라인(D1~D3072)에 연결된 ESD(DESD1~DESD3071)을 통해 외부로 유출된다.

이와 같은 경로는 보다 분산되는 경로의 수를 늘리기 위하여 그 수가 가장 많은 데이터라인(D1~D3072)을 이용하기 위함이다.

그러나, 상기 유도 ESD(ESD1)은 그 자체의 저항 성분을 가지고 있으며, 상기 게이트 공통 전압라인(VGL)과 공통전압라인(VCOM)의 사이에 위치하는 ESD(CESD)를 통과한 정전기는 그 유도 ESD(ESD1)의 자체 저항보다 낮은 저항값을 가지는 공통전압라인(VCOM)을 통해 대부분이 분산되어, 상판(30)을 통해 대부분의 정전기가 외부로 유출된다.

이와 같은 구조에서 정전기를 외부로 유출시키는 효율을 저하되며, 이에 따라 박막 트랜지스터 표시장치의 박막 트랜지스터가 정전기에 의해 절연파괴되거나 상판측으로 대부분의 고전압이 유출됨으로 인해 박막 트랜지스터 표시장치에 영향을 주게 되고, 그 효율적인 면에서도 다수의 데이터라인을 사용하면 보다 안정적인 정전기의 방출이 가능하게 되지만 그 데이터라인을 통해 정전기를 유출시키는 비율이 작아 구조의 효율성이 저하되는 문제점이 발생하게 된다.

상기한 바와 같이 종래 박막 트랜지스터 표시소자의 정전방전 방지회로는 게이트라인에서 발생한 정전기를 상판측으로 분산시키고, 그 분산된 정전기를 다시 하판의 데이터라인 측으로 분산시키는 ESD를 구비함으로써, 그 구비된 ESD자체의 저항성분에 기인하여 정전기가 하판의 데이터라인으로 분산되는 양이 적고, 상판의 공통전압라인을 통해 대부분이 분산됨으로써, 그 정전방전방지의 효율이 저하되는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 정전기를 그 수가 가장 많은 데이터라인을 통해서 효율적으로 유출시킬 수 있는 박막 트랜지스터 표시소자의 정전방전 방지회로를 제공함에 그 목적이 있다.

도1a 내지 도1e는 일반적인 박막 트랜지스터 표시장치의 하판 제조공정 수순단면도.

도2a 내지 도2d는 일반적인 박막 트랜지스터 표시장치의 상판 제조공정 수순단면도.

도3a 내지 도3d는 일반적인 박막 트랜지스터 표시장치의 상판과 하판의 합착공정 수순단면도.

도4는 종래 박막 트랜지스터 표시장치의 정전방전 방지회로도.

도5는 본 발명 박막 트랜지스터 표시장치의 정전방전 방지회로도.

도6은 도5에 있어서, ESD의 일실시 회로도.

도7은 도5에 있어서, ESD의 다른 실시 회로도.

*도면의 주요 부분에 대한 부호의 설명*

G1~G768:게이트라인 VGL:게이트 공통 전압라인

VCOM:공통전압라인 D1~D3072:데이터라인

상기와 같은 목적은 하판에 위치하며, 각각에 연결된 다수의 게이트전극에 게이트전압을 인가하는 복수의 게이트라인 각각의 후단측에 위치하는 복수의 제1정전방전 방지부와; 상기 게이트라인의 후단에 연결되는 게이트공통전압라인과 상기각 게이트라인의 전단을 연결하는 복수의 제2정전방전방지부와; 상판에 위치하며 공통전압이 인가되는 공통전압라인과 상기 게이트 공통 전압라인을 연결하는 제3정전방전 방지부와; 하판에 위치하여 각 픽셀의 데이터가 인가되는 복수의 데이터라인 각각과 상기 공통전압라인을 연결하는 복수의 제4정전방전 방지부와; 상기 공통전압라인과 상기 복수의 데이터라인 중 최초의 데이터라인을 연결하는 제2정전방전 방지부와 상기 공통전압라인 사이에 위치하는 제5정전방전 방지부로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도5는 본 발명 박막 트랜지스터 표시소자의 정전방전 방지회로도로서, 이에 도시한 바와 같이 하판(33)에 위치하며, 다수의 게이트전극(2)에 게이트전압을 인가하고, 그 후단측에 게이트라인 ESD(GLESD1~GLESD768)가 위치하는 복수의 게이트라인(G1~G768)과; 상기 게이트라인(G1~G768)의 후단에 연결됨과 아울러 각 게이트라인(G1~G768)의 전단에서 게이트라인 ESD(GESD1~GESD768)에 의해 그 게이트라인(G1~G768)에 연결되는 게이트 공통 전압라인(VGL)과; 상판(30)측에서 공통전압이 인가되며, 상기 게이트 공통 전압라인(VGL)과는 ESD(CESD)에 의해 연결되는 공통전압라인(VCOM)과; 하판(33)에 위치하여 각 픽셀의 데이터가 인가되고, 상기 공통전압라인(VCOM)과는 데이터라인 ESD(DESD1~DESD3072)에 의해 연결되는 데이터라인(D1~D3072)과; 상기 공통전압라인(VCOM)과 데이터라인 ESD(DESD1)의 사이에 위치하는 유도 ESD(ESD)로 구성된다.

이하, 상기와 같이 구성된 본 발명 박막 트랜지스터 표시소자의 정전방전 방지회로를 좀 더 상세히 설명한다.

즉, 게이트라인(G1)에 정전기가 발생하면, 그 고전압은 게이트라인(G1)의 초입에 연결된 게이트라인 ESD(GESD1)를 통해 게이트 공통 전압라인(VGL)을 통해 1차적으로 분산된다.

또한, 그 게이트라인(G1)의 후단측에 연결되어 있는 게이트라인 ESD(GLESD1)을 통해 분산된다.

이와 같은 상태에서 상기 정전기는 그 ESD의 구조에 따라서 각 게이트라인(G2~G768)으로 분산될 수도 있으며, 박막 트랜지스터 표시장치의 박막 트랜지스터를 보호하기 위해 각 게이트라인으로는 정전기를 분산시키지 않고 차단하는 구조의 것을 사용할 수 있다.

그 다음, 상기 게이트라인(G1)에서 발생한 정전기는 상기 상판(30)에 위치하는 공통전압라인(VCOM)과 하판(33)에 위치하는 게이트 공통 전압라인(VGL) 사이에 위치하는 ESD(CESD)를 통해 상판측으로 분산된다.

그 다음, 상기 상판(30)으로 분산된 정전기는 하판(33)에 위치하는 다수의 데이터라인(D1~D3072)으로 분산된다. 종래에는 상판(30)과 하판(33)의 사이에 위치하는 유도 ESD(도4에서 보여지는 ESD1)를 구비함으로써, 그 저항이 커져 상판(30)으로 분산된 정전기가 하판(33)의 데이터라인(D1~D3072)으로 분산되는 것이 용이하지 않고, 그 분산되는 양이 상대적으로 작았다.

그러나, 본 발명은 그 유도 ESD(도4에 나타낸 ESD1)을 사용하지 않는 비대칭구조를 선택함으로써, 상판(30)의 공통전압라인(VCOM) 유출되는 정전기와 데이터라인(D1~D3072)을 통해 유출되는 정전기의 양을 동일 또는 유사하게 함으로써, 보다 안정적이고 효과적인 정전기의 분산이 가능하도록 한다.

즉, 게이트라인에서 발생한 정전기는 그 경로의 수가 박막 트랜지스터 표시장치 내에서 가장 많은 데이터라인(D1~D3072)을 통해 분산될때 그 정전기 제거의 효율이 가장 우수함며, 그 데이터라인(D1~D3072)을 이용하여 정전기를 효과적으로 분산시키기 위해, 상기 상판으로 분산된 정전기를 다시 하판의 데이터라인으로 유도하는 ESD를 제거하여, 그 데이터라인(D1~D3072)과 공통전압라인(VCOM)의 저항차를 줄임으로서 데이터라인(D1~D3072)을 통해 분산되는 정전기의 양을 증가시킨다.

도6은 상기 본 발명 박막 트랜지스터 표시장치에 구비되는 ESD의 일실시예 회로도로서, 이에 도시한 바와 같이 전단에서 인가된 정전기의 고전압에 의해 도통되어 그 고전압을 소스로 인가하는 엔모스 트랜지스터(NM1)와; 상기 엔모스 트랜지스터(NM1)의 소스측 전압을 게이트에 인가받아 도통제어되어, 상기 고전압을 소스측인 후단으로 인가제어하는 엔모스 트랜지스터(NM2)와; 상기 후단측의 전압에 따라 도통제어되어 상기 엔모스 트랜지스터(NM1)의 소스측 전압을 후단으로 인가제어하는 엔모스 트랜지스터(NM3)로 구성된다.

상기 ESD의 일실시예는 ESD의 전단의 전압이 고전압이 아닐경우 엔모스 트랜지스터(NM1~NM3)가 오프상태로 회로에 영향을 주지 않게 되며, 상기 엔모스 트랜지스터(NM1)의 게이트에 고전압이 인가되어 그 엔모스 트랜지스터(NM1)가 도통되어, 그 소스측인 엔모스 트랜지스터(NM2)의 게이트에 고전압을 인가되면, 그 엔모스 트랜지스터(NM2) 또한 도통되어 이전단의 고전압을 후단으로 분산시키게 된다.

이와 같이 정전기의 고전압이 엔모스 트랜지스터(NM2)를 통해 후단으로 인가되면, 엔모스 트랜지스터(NM3)도 도통되어 엔모스 트랜지스터(NM1)의 소스측 전압을 후단에 인가한다.

상기와 같이 두개의 경로를 통해 고전압을 후단측으로 전송하며, 그 고전압이 모두 후단으로 인가되었을때 엔모스 트랜지스터(NM1~NM3)가 모두 턴오프된다.

그 다음, 도7은 본 발명 박막 트랜지스터 표시장치에 구비되는 ESD의 다른실시예 회로도로서, 이에 도시한 바와 같이 상호 방향성이 반대인 방향으로 전단과 후단의 사이에 병렬접속되는 다이오드(DIODE1, DIODE2)로 구성되며, 이역시 평상의 전압에서는 동작을 하지 않다가 특정한 전압 이상의 고전압에서만 동작되어 전단의 고전압을 후단으로 인가하는 역할을 수행하게 된다.

이와 같이 본 발명에서 사용되는 ESD는 그 구성과 관계없이 정상전압에서는 오프상태, 정전기의 발생으로 고전압이 인가되는 경우에 온상태가 되는 모든 구성을 포함한다.

상기한 바와 같이 본 발명 박막 트랜지스터 표시장치의 정전방전 방지회로는 상판으로 인가된 정전기에 의한 고전압을 하판의 데이터라인으로 분산시키는 정전방전방지회로를 일측의 방향으로만 비대칭 적으로 구현 함으로써, 데이터라인 측의 저항성분을 줄여 그 수가 많은 데이터라인을 통해 정전기가 분산될 수 있도록 하여, 그 정전기 분산의 효율을 향상시키며, 이에 따라 박막 트랜지스터 표시장치의 신뢰성을 증대시키고, 안정화하는 효과가 있다.

Claims

하판에 위치하며, 각각에 연결된 다수의 게이트전극에 게이트전압을 인가하는 복수의 게이트라인 각각의 후단측에 위치하는 복수의 제1정전방전 방지부와; 상기 게이트라인의 후단에 연결되는 게이트공통전압라인과 상기 각 게이트라인의 전단을 연결하는 복수의 제2정전방전방지부와; 상판에 위치하며 공통전압이 인가되는 공통전압라인과 상기 게이트 공통 전압라인을 연결하는 제3정전방전 방지부와; 하판에 위치하여 각 픽셀의 데이터가 인가되는 복수의 데이터라인 각각과 상기 공통전압라인을 연결하는 복수의 제4정전방전 방지부와; 상기 공통전압라인과 상기 복수의 데이터라인 중 최초의 데이터라인을 연결하는 제2정전방전 방지부와 상기 공통전압라인 사이에 위치하는 제5정전방전 방지부로 이루어진 것을 특징으로 하는 박막 트랜지스터 표시장치의 정전방전 방지회로.
제 1항에 있어서, 상기 제1 내지 제5정전방전 방지부는 일반적인 전압일때는 회로 전체가 오프상태로 박막 트랜지스터 표시장치의 동작에 영향을 주지 않으며, 정전기에 의한 고전압이 인가될때 턴온되어 그 정전기에 의한 고전압을 후단으로 분산시키는 것을 특징으로 하는 박막 트랜지스터 표시장치의 정전방전 방지회로.
제 1항 또는 제 2항에 있어서, 상기 제1 내지 제5정전방전 방지부는 전단에서 인가된 정전기의 고전압에 의해 도통되어 그 고전압을 소스로 인가하는 제1엔모스 트랜지스터와; 상기 제1엔모스 트랜지스터의 소스측 전압을 게이트에 인가받아 도통제어되어, 상기 고전압을 소스측인 후단으로 인가제어하는 제2엔모스 트랜지스터와; 상기 후단측의 전압에 따라 도통제어되어 상기 제1엔모스 트랜지스터의 소스측 전압을 후단으로 인가제어하는 제3엔모스 트랜지스터로 구성하여 된 것을 특징으로 하는 박막 트랜지스터 표시장치의 정전방전 방지회로.
제 1항 또는 제 2항에 있어서, 상기 제1 내지 제5정전방전 방지부는 상호 방향성이 반대인 방향으로 전단과 후단의 사이에 병렬접속되는 제 1 및 제 2다이오드로 구성하여 된 것을 특징으로 하는 박막 트랜지스터 표시장치의 정전방전 방지회로.