KR100283027B1 - GaAs/AlGaAs selective etching method of heterojunction semiconductor device and method for manufacturing p-HEMT using the GaAs/AlGaAs selective etching method - Google Patents
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Abstract
본 발명은, AlGaAs/GaAs의 이종 접합 구조를 포함하는 이종 접합 반도체 소자의 GaAs/AlGaAs 선택적 식각 방법에 관한 것으로서, 습식 식각 방법을 사용하되, 사용되는 식각 용액은 구연산과 시트르산 칼륨을 섞은 용액에 소정 부피비로 과산화수소가 혼합된 용액을 사용한다는 점에 그 특징이 있다. 이와 같은 GaAs/AlGaAs 선택적 식각 방법을 사용하여 비정형 고 전자 이동도 트랜지스터를 제조하는 방법은, 반절연성의 GaAs 기판상에 GaAs 버퍼층, InGaAs 채널층, AlGaAs 스페이서층 및 GaAs 캡층을 순차적으로 형성하는 단계와, GaAs 캡층상에 마스크막 패턴을 형성하는 단계, 및 마스크막 패턴에 의해 상기 GaAs 캡층의 일부 표면이 노출된 개구부를 식각 용액에 담구어 상기 AlGaAs 스페이서층의 일부 표면이 노출되도록 상기 GaAs 캡층을 식각하되, 상기 식각 용액은 구연산과 시트르산 칼륨을 섞은 용액에 소정 부피비로 과산화수소가 혼합된 용액을 사용하는 단계를 포함한다.The present invention relates to a GaAs / AlGaAs selective etching method of a heterojunction semiconductor device comprising a heterojunction structure of AlGaAs / GaAs, using a wet etching method, the etching solution used is a predetermined solution in a mixture of citric acid and potassium citrate Its characteristic is that it uses a solution in which hydrogen peroxide is mixed in volume ratio. A method of manufacturing an amorphous high electron mobility transistor using the GaAs / AlGaAs selective etching method includes the steps of sequentially forming a GaAs buffer layer, an InGaAs channel layer, an AlGaAs spacer layer, and a GaAs cap layer on a semi-insulating GaAs substrate. Forming a mask film pattern on the GaAs cap layer, and immersing an opening in which a part of the surface of the GaAs cap layer is exposed by the mask layer pattern in an etching solution to etch the GaAs cap layer to expose a part of the AlGaAs spacer layer. However, the etching solution includes using a solution in which hydrogen peroxide is mixed in a predetermined volume ratio to a solution of citric acid and potassium citrate.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 더욱 상세하게는 이종 접합 반도체 소자의 GaAs/AlGaAs 선택적 식각 방법 및 이를 이용한 비정형 고 전자 이동도 트랜지스터의 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a GaAs / AlGaAs selective etching method of a heterojunction semiconductor device and a method for manufacturing an amorphous high electron mobility transistor using the same.
일반적으로 이종 접합은 반도체 내에서 서로 다른 밴드 갭을 가지는 좋은 특성의 접합이 가능해지므로, 현재 다양한 분야에서 이종 접합 구조의 반도체 소자들에 대한 연구 및 개발이 활발하게 진행되고 있다. 특히 GaAs는 실리콘에 비하여 전자의 이동도가 약 5배 정도 더 빠르며, 전자 포화 속도도 실리콘의 약 2배인 특성을 나타내고 있다. 이와 같은 GaAs를 이용한 반도체 소자로는 이종 접합 바이폴라 트랜지스터(Heterojunction Bipolar Transistor: HBT), 비정형 고 전자 이동도 트랜지스터(Pseudomorphic High Electron Mobility Transistor: p-HEMT) 등이 있다.In general, since the heterojunction enables the bonding of good characteristics having different band gaps in the semiconductor, research and development of the semiconductor devices of the heterojunction structure are actively progressed in various fields. In particular, GaAs exhibits about five times faster electron mobility than silicon, and electron saturation rate about twice that of silicon. Semiconductor devices using such GaAs include heterojunction bipolar transistors (HBTs) and pseudomorphic high electron mobility transistors (p-HEMTs).
도 1은 이종 접합 반도체 소자의 일예인 비정형 고 전자 이동도 트랜지스터를 개략적으로 나타내 보인 단면도이고, 도 2 및 도 3은 종래의 GaAs/AlGaAs 선택적 식각 방법의 문제점을 설명하기 위해 나타내 보인 단면도이다.1 is a cross-sectional view schematically illustrating an amorphous high electron mobility transistor as an example of a heterojunction semiconductor device, and FIGS. 2 and 3 are cross-sectional views illustrating a problem of a conventional GaAs / AlGaAs selective etching method.
먼저 도 1을 참조하면, 반절연 GaAs 기판(10)상에 GaAs 버퍼층(11), InGaAs 채널층(12), AlGaAs 스페이서층(13), GaAs 캡층(14)이 순차적으로 형성되어 있고, 소스/드레인 전극(15)은 GaAs 캡층(14)과 오믹 접촉을 이루도록 형성되며, 그리고 게이트 전극(16)은 AlGaAs 스페이서층(13)과 쇼트키 접촉을 이루도록 형성된다.Referring first to FIG. 1, a GaAs buffer layer 11, an InGaAs channel layer 12, an AlGaAs spacer layer 13, and a GaAs cap layer 14 are sequentially formed on a semi-insulating GaAs substrate 10. The drain electrode 15 is formed in ohmic contact with the GaAs cap layer 14, and the gate electrode 16 is formed in Schottky contact with the AlGaAs spacer layer 13.
이와 같은 구조의 비정형 고 전자 이동도 트랜지스터에 있어서, 상기 게이트 전극(16)이 AlGaAs 스페이서층(13)과 쇼트키 접촉을 이루도록 하기 위해서는 상부의 GaAs 캡층(14)의 일부를 제거하여 게이트 전극(16)이 형성될 AlGaAs 스페이서층(13)의 일부 표면을 노출시켜야 한다. 이때 상기 GaAs 캡층(14)의 식각 방법으로는 건식 식각 방법과 습식 식각 방법이 사용될 수 있다.In an amorphous high electron mobility transistor having such a structure, in order for the gate electrode 16 to make a Schottky contact with the AlGaAs spacer layer 13, a part of the upper GaAs cap layer 14 is removed to remove the gate electrode 16. Some surface of the AlGaAs spacer layer 13 to be formed should be exposed. In this case, a dry etching method and a wet etching method may be used as an etching method of the GaAs cap layer 14.
건식 식각 방법, 예컨대 반응성 이온 식각법에 의하면, GaAs 캡층(14)의 식각 속도는 빠른 반면에 높은 밴드 갭을 갖는 AlGaAs 스페이서층(14)의 식각 속도는 매우 느리므로 GaAs/AlGaAs 선택성이 우수하다는 장점이 있지만, 별도의 반응성 이온 식각 장비를 사용하여야 하며, 식각시에 이온들과의 충돌에 의해 AlGaAs 스페이서층(13)의 노출 표면이 손상될 수 있다는 문제가 있다. 즉 도 2에 도시된 바와 같이, 마스크막 패턴(17)을 이용하여 반응성 이온 식각을 수행하다 보면, GaAs 캡층(14)의 식각이 이루어지고 난 후에 AlGaAs 스페이서층(13)의 일부 표면이 노출된다. 그러면 이온들이 계속해서 AlGaAs 스페이서층(13)의 노출 표면에 충돌되어 그 표면에 손상된 층(18)이 형성될 수 있다.According to a dry etching method, such as a reactive ion etching method, the etching speed of the GaAs cap layer 14 is high while the etching rate of the AlGaAs spacer layer 14 having a high band gap is very slow, so that the GaAs / AlGaAs selectivity is excellent. However, a separate reactive ion etching equipment should be used, and there is a problem that the exposed surface of the AlGaAs spacer layer 13 may be damaged by collision with ions during etching. That is, as shown in FIG. 2, when reactive ion etching is performed using the mask layer pattern 17, a part of the surface of the AlGaAs spacer layer 13 is exposed after the GaAs cap layer 14 is etched. . The ions may then continue to impinge on the exposed surface of the AlGaAs spacer layer 13 to form a damaged layer 18 on that surface.
습식 식각 방법에 의하면, GaAs막의 식각 용액인 암모니아계와 인산계 용액을 사용하여 소스-드레인 사이의 포화 전류를 측정하면서 식각을 수행한다. 이때 식각은 소망하는 포화 전류값이 나타날 때까지 수행하였다. 그런데 이와 같은 습식 식각 방법은 식각 용액의 식각 균일도가 수 십 ㎚ 이상에 달하며, 동시에 도 3에 도시된 바와 같이, GaAs 캡층(14)의 측면이 식각되는 현상(도면에서 화살표로 표시된 방향으로 식각이 이루어짐)이 발생될 수 있다. GaAs 캡층(14)의 측면이 식각되면 소자의 전기적 특성 및 균일도가 열악해진다.According to the wet etching method, etching is performed while measuring the saturation current between the source and the drain using an ammonia solution and a phosphate solution, which are etching solutions of the GaAs film. The etching was performed until the desired saturation current value appeared. By the way, such a wet etching method, the etching uniformity of the etching solution reaches several tens of nm or more, and at the same time, as shown in FIG. 3, the side of the GaAs cap layer 14 is etched (etched in the direction indicated by the arrow in the drawing). Can be made). When the side surface of the GaAs cap layer 14 is etched, the electrical characteristics and uniformity of the device are poor.
본 발명이 이루고자 하는 기술적 과제는 GaAs막의 식각 속도가 크고 AlGaAs막의 식각 속도가 작아서 AlGaAs막에 이르러서 식각이 정지되는 새로운 식각 용액을 사용함으로써 이종 접합 반도체 소자의 GaAs/AlGaAs막을 선택적으로 식각하는 방법을 제공하는 것이다.An object of the present invention is to provide a method for selectively etching GaAs / AlGaAs films of heterojunction semiconductor devices by using a new etching solution in which the etching rate of the GaAs film is large and the AlGaAs film is small, thus reaching the AlGaAs film. It is.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 식각 방법을 사용하여 비정형 고 전자 이동도 트랜지스터를 제조하는 방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing an amorphous high electron mobility transistor using the etching method.
도 1은 이종 접합 반도체 소자의 일예인 비정형 고 전자 이동도 트랜지스터를 개략적으로 나타내 보인 단면도이다.1 is a cross-sectional view schematically illustrating an amorphous high electron mobility transistor as an example of a heterojunction semiconductor device.
도 2 및 도 3은 종래의 GaAs/AlGaAs 선택적 식각 방법의 문제점을 설명하기 위해 나타내 보인 단면도이다.2 and 3 are cross-sectional views illustrating a problem of a conventional GaAs / AlGaAs selective etching method.
도 4 내지 도 7은 본 발명에 따른 GaAs/AlGaAs 선택적 식각 방법을 적용하여 비정형 고 전자 이동도 트랜지스터를 제조하는 방법을 설명하기 위해 나타내 보인 단면도들이다.4 to 7 are cross-sectional views illustrating a method of manufacturing an amorphous high electron mobility transistor by applying the GaAs / AlGaAs selective etching method according to the present invention.
도 8은 본 발명에 따른 GaAs/AlGaAs 선택적 식각 방법에 사용되는 식각 용액에 대한 GaAs/AlGaAs 식각률을 측정한 결과를 나타내 보인 그래프이다.8 is a graph showing the results of measuring the GaAs / AlGaAs etching rate for the etching solution used in the GaAs / AlGaAs selective etching method according to the present invention.
도 9는 본 발명에 따른 GaAs/AlGaAs 선택적 식각 방법에 의해 제조된 비정형 고 전자 이동도 트랜지스터의 식각 시간에 대한 드레인 전류량의 변화와 식각 깊이를 나타내 보인 그래프이다.FIG. 9 is a graph illustrating changes in drain current and etching depth with respect to etching time of an amorphous high electron mobility transistor manufactured by a GaAs / AlGaAs selective etching method according to the present invention.
도 10은 본 발명에 따른 GaAs/AlGaAs 선택적 식각 방법에 의해 제조된 비정형 고 전자 이동도 트랜지스터의 드레인 전류-전압 특성을 나타내 보인 그래프이다.FIG. 10 is a graph showing drain current-voltage characteristics of an amorphous high electron mobility transistor manufactured by a GaAs / AlGaAs selective etching method according to the present invention.
도 11은 본 발명에 따른 GaAs/AlGaAs 선택적 식각 방법에 의해 제조된 비정형 고 전자 이동도 트랜지스터의 드레인 전압이 3V인 경우에 게이트 전압에 따른 드레인 전류 및 트랜스컨덕턴스를 나타내 보인 그래프이다.FIG. 11 is a graph showing drain current and transconductance according to gate voltage when the drain voltage of the amorphous high electron mobility transistor manufactured by the GaAs / AlGaAs selective etching method according to the present invention is 3V.
도 12는 본 발명에 따른 GaAs/AlGaAs 선택적 식각 방법에 의해 제조된 비정형 고 전자 이동도 트랜지스터의 문턱 전압을 나타내 보인 그래프이다.12 is a graph showing the threshold voltage of an amorphous high electron mobility transistor manufactured by the GaAs / AlGaAs selective etching method according to the present invention.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 이종 접합 반도체 소자의 GaAs/AlGaAs 선택적 식각 방법은, AlGaAs/GaAs의 이종 접합 구조를 포함하는 이종 접합 반도체 소자의 GaAs/AlGaAs 선택적 식각 방법에 있어서, 습식 식각 방법을 사용하되, 사용되는 식각 용액은 구연산과 시트르산 칼륨을 섞은 용액에 소정 부피비로 과산화수소가 혼합된 용액을 사용하는 것을 특징으로 한다.In order to achieve the above technical problem, the GaAs / AlGaAs selective etching method of the heterojunction semiconductor device according to the present invention, in the GaAs / AlGaAs selective etching method of the heterojunction semiconductor device comprising a heterojunction structure of AlGaAs / GaAs, wet Using an etching method, the etching solution used is characterized in that a solution in which hydrogen peroxide is mixed in a predetermined volume ratio to a solution of citric acid and potassium citrate.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 비정형 고 전자 이동도 트랜지스터의 제조 방법은, (가) 반절연성의 GaAs 기판상에 GaAs 버퍼층, InGaAs 채널층, AlGaAs 스페이서층 및 GaAs 캡층을 순차적으로 형성하는 단계; (나) 상기 GaAs 캡층상에 마스크막 패턴을 형성하는 단계; 및 (다) 상기 마스크막 패턴에 의해 상기 GaAs 캡층의 일부 표면이 노출된 개구부를 식각 용액에 담구어 상기 AlGaAs 스페이서층의 일부 표면이 노출되도록 상기 GaAs 캡층을 식각하되, 상기 식각 용액은 구연산과 시트르산 칼륨을 섞은 용액에 소정 부피비로 과산화수소가 혼합된 용액을 사용하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above technical problem, the amorphous high electron mobility transistor manufacturing method according to the present invention, (A) sequentially on the semi-insulating GaAs substrate GaAs buffer layer, InGaAs channel layer, AlGaAs spacer layer and GaAs cap layer Forming; (B) forming a mask film pattern on the GaAs cap layer; And (c) etching the GaAs cap layer so as to expose a part of the AlGaAs spacer layer by dipping an opening in which a portion of the GaAs cap layer is exposed by the mask layer pattern in an etching solution, wherein the etching solution comprises citric acid and citric acid. It characterized in that it comprises the step of using a solution in which hydrogen peroxide is mixed in a predetermined volume ratio to the solution mixed with potassium.
본 발명에 있어서, 상기 구연산과 시트르산 칼륨의 농도는 각각 1몰이고, 상기 구연산과 스트르산 칼륨을 섞은 용액과 상기 과산화수소의 부피비는 5:1-8:1인 것이 바람직하다.In the present invention, the concentrations of the citric acid and potassium citrate are each 1 mol, the volume ratio of the solution of the citric acid and potassium citrate and the hydrogen peroxide is 5: 1-8: 1.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예를 상세하게 설명하기로 한다. 본 실시예에서는 비정형 고 전자 이동도 트랜지스터의 제조 방법을 예로 들면서 설명하지만, 본 발명에 따른 GaAs/AlGaAs 선택적 식각 방법은 다른 이종 접합 구조의 반도체 소자에서도 동일하게 적용할 수 있음은 당연하다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the present embodiment, a method of manufacturing an amorphous high electron mobility transistor will be described as an example. However, the GaAs / AlGaAs selective etching method according to the present invention can be similarly applied to semiconductor devices having different heterojunction structures.
도 4 내지 도 6은 본 발명에 따른 GaAs/AlGaAs 선택적 식각 방법을 적용하여 비정형 고 전자 이동도 트랜지스터를 제조하는 방법을 설명하기 위해 나타내 보인 단면도들이다.4 to 6 are cross-sectional views illustrating a method of manufacturing an amorphous high electron mobility transistor by applying the GaAs / AlGaAs selective etching method according to the present invention.
먼저 도 4를 참조하면, 반절연성(Semi-Insulating: S.I.)의 GaAs 기판(100)상에 진성의 GaAs 버퍼층(110), GaAs/AlGaAs 초격자층(120), n-형 AlGaAs 소스층(130), AlGaAs 스페이서층(140), InGaAs 채널층(150), AlGaAs 스페이서층(160), 실리콘 델타 도핑(170), n-형 AlGaAs 쇼트키층(180) 및 GaAs 캡층(190)을 순차적으로 형성한다.First, referring to FIG. 4, an intrinsic GaAs buffer layer 110, a GaAs / AlGaAs superlattice layer 120, and an n − type AlGaAs source layer 130 are provided on a semi-insulating (SI) GaAs substrate 100. ), An AlGaAs spacer layer 140, an InGaAs channel layer 150, an AlGaAs spacer layer 160, silicon delta doping 170, an n − type AlGaAs Schottky layer 180, and a GaAs cap layer 190 are sequentially formed. .
상기 GaAs 버퍼층(110)은 0.6㎛의 두께를 가지도록 형성된다. 상기 n-형 AlGaAs 소스층(130)은 그 두께가 5㎚이 되도록 하고, n형 불순물 이온의 도핑 농도는 9.0×1017/㎤가 되도록 한다. 상기 AlGaAs 스페이서층들(140)(160)은 진성이고 그 두께는 하부 AlGaAs 스페이서층(140)이 5㎚, 상부 AlGaAs 스페이서층(160)이 4.5㎚가 되도록 한다. 상기 InGaAs 채널층(150)은 진성이고 12.5㎚의 두께가 되도록 형성한다. 상기 실리콘 델타 도핑(170)은 델타 도핑법에 의해 실리콘이 단층 또는 얇은 막으로 형성된 것으로서 그 도핑 농도는 5.0×1012/㎠가 되도록 한다. 상기 n-형 AlGaAs 쇼트키층(180)은 그 두께가 25㎚가 되도록 하고, n형 불순물 이온의 도핑 농도는 2.0×1017/㎤가 되도록 한다. 상기 GaAs 캡층(190)은 하부에 형성된 20㎚ 두께의 n-형 GaAs 캡층(191)과 상부의 30㎚ 두께의 n+형 GaAs 캡층(192)으로 구성된다. 하부의 n-형 GaAs 캡층(191)의 n형 불순물 이온의 도핑 농도는 2.0×1017/㎤이고, 상부의 n+형 GaAs 캡층(192)의 n형 불순물 이온의 도핑 농도는 3.0×1018/㎤이다.The GaAs buffer layer 110 is formed to have a thickness of 0.6 μm. The n − type AlGaAs source layer 130 has a thickness of 5 nm and a doping concentration of n type impurity ions of 9.0 × 10 17 / cm 3. The AlGaAs spacer layers 140 and 160 are intrinsic and have a thickness such that the lower AlGaAs spacer layer 140 is 5 nm and the upper AlGaAs spacer layer 160 is 4.5 nm. The InGaAs channel layer 150 is formed to be intrinsic and 12.5 nm thick. The silicon delta doping 170 is formed of a single layer or a thin film by the delta doping method so that the doping concentration is 5.0 × 10 12 / ㎠. The n − type AlGaAs Schottky layer 180 has a thickness of 25 nm and a doping concentration of n type impurity ions of 2.0 × 10 17 / cm 3. The GaAs cap layer 190 includes a 20 nm thick n − type GaAs cap layer 191 formed at a lower portion thereof and a 30 nm thick n + type GaAs cap layer 192 formed thereon. The doping concentration of the n-type impurity ions of the lower n − type GaAs cap layer 191 is 2.0 × 10 17 / cm 3, and the doping concentration of the n-type impurity ions of the upper n + type GaAs cap layer 192 is 3.0 × 10 18. / Cm 3.
다음에 도 5를 참조하면, 소스 전극(200) 및 드레인 전극(210)을 형성시키기 위하여 GaAs 캡층(190)상에 금속막을 형성한다. 상기 금속박은 다층의 금속 박막으로 이루어질 수도 있다. 이어서 소정의 마스크막 패턴을 사용하여 상기 금속막을 패터닝한다. 그러면 소스 전극(200) 및 드레인 전극(210)이 형성된다. 다음에 오믹 접촉 저항을 낮추기 위하여 소정의 열처리 공정을 수행한다.Next, referring to FIG. 5, a metal film is formed on the GaAs cap layer 190 to form the source electrode 200 and the drain electrode 210. The metal foil may be formed of a multilayer metal thin film. Subsequently, the metal film is patterned using a predetermined mask film pattern. Then, the source electrode 200 and the drain electrode 210 are formed. Next, a predetermined heat treatment process is performed to lower ohmic contact resistance.
다음에 도 6을 참조하면, 소스 전극(200), 드레인 전극(210) 및 GaAs 캡층(190)의 노출면상에 마스크막 패턴, 예컨대 포토레지스트막 패턴(300)을 형성시킨다. 이 포토레지스트막 패턴(300)은 게이트 전극이 형성될 영역을 노출시키는 개구부(310)를 갖는다. 이어서 본 발명에 따른 식각 용액을 사용한 습식 식각법을 사용하여 n-형 AlGaAs 쇼트키층(180)의 일부 표면이 노출되도록 GaAs 캡층(190)을 식각한다. 이때 사용되는 식각 용액은 1몰 농도의 구연산과 1몰 농도의 시트르산 칼륨을 섞은 용액에 소정 부피비, 예컨대 5:1-8:1의 부피비로 과산화수소가 혼합된 용액을 사용한다. 이 식각 용액은 GaAs 캡층(190)에 대해서는 식각 속도가 크고, 반면에 AlGaAs 쇼트키층(180)에 대해서는 식각 속도가 매우 작으므로 AlGaAs 쇼트키층(180)의 일부 표면이 노출되고 나면 식각이 거의 중단된다.Next, referring to FIG. 6, a mask film pattern, for example, a photoresist film pattern 300, is formed on the exposed surfaces of the source electrode 200, the drain electrode 210, and the GaAs cap layer 190. The photoresist film pattern 300 has an opening 310 exposing a region where a gate electrode is to be formed. Subsequently, the GaAs cap layer 190 is etched to expose a portion of the n − type AlGaAs Schottky layer 180 using a wet etching method using an etching solution according to the present invention. At this time, the etching solution used is a solution in which hydrogen peroxide is mixed in a predetermined volume ratio, such as a volume ratio of 5: 1-8: 1, to a solution in which 1 mol of citric acid and 1 mol of potassium citrate are mixed. The etching solution has a high etching rate with respect to the GaAs cap layer 190, whereas the etching rate is very small with respect to the AlGaAs Schottky layer 180, so that the etching is almost stopped after some surfaces of the AlGaAs Schottky layer 180 are exposed. .
다음에 도 7을 참조하면, 포토레지스트막 패턴(도 6의 300)을 제거한 후에 게이트 전극(220)을 n-형 AlGaAs 쇼트키층(180)의 노출 표면과 쇼트키 접촉이 이루어지도록 형성하면 비정형 고 전자 이동도 트랜지스터가 완성된다.Next, referring to FIG. 7, after the photoresist film pattern 300 (refer to FIG. 6) is removed, the gate electrode 220 is formed to have a schottky contact with an exposed surface of the n − type AlGaAs Schottky layer 180. The electron mobility transistor is completed.
도 8은 본 발명에 따른 GaAs/AlGaAs 선택적 식각 방법에 사용되는 식각 용액에 대한 GaAs/AlGaAs 식각률을 측정한 결과를 나타내 보인 그래프이다. 도 8에 도시된 그래프에서 가로축은 1몰 농도의 구연산과 1몰 농도의 시트르산 칼륨을 섞은 용액과 과산화수소의 부피비이며, 좌측 세로축은 식각률이고, 그리고 우측 세로축은 선택도이다. 한편, 본 실험에서 사용된 AlXGa1-XAs 쇼트키층(도 4 내지 도 7의 180)에서의 Al 조성비(X)는 0.24이고 식각 시간은 1분-40분이다.8 is a graph showing the results of measuring the GaAs / AlGaAs etching rate for the etching solution used in the GaAs / AlGaAs selective etching method according to the present invention. In the graph shown in FIG. 8, the horizontal axis represents the volume ratio of the solution mixed with 1 mol of citric acid and 1 mol of potassium citrate and hydrogen peroxide, the left vertical axis is an etching rate, and the right vertical axis is selectivity. Meanwhile, the Al composition ratio (X) in the Al X Ga 1-X As Schottky layer (180 in FIGS. 4 to 7) used in this experiment is 0.24 and the etching time is 1 minute to 40 minutes.
도 8에 도시된 바와 같이, 부피비(구연산+시트르산 칼륨/H2O2)가 4.5까지 식각 속도는 GaAs 캡층(도 4 내지 도 7의 190)이 약 5.3Å/s, AlGaAs 쇼트키층(도 4 내지 도 7의 180)이 약 0.07Å/s로 측정되었고, 이에 따라 AlGaAs/GaAs 선택도는 72이다. 그리고 부피비가 5.0이 되면 식각 속도는 GaAs 캡층(도 4 내지 도 7의 190)이 약 46.6Å/s, AlGaAs 쇼트키층(도 4 내지 도 7의 180)이 약 0.06Å/s로 측정되었고, 이에 따라 AlGaAs/GaAs 선택도는 776으로서 부피비가 4.5까지인 경우에 비하여 매우 높아진다. 부피비가 7 이상으로 증가된 경우에는 GaAs 캡층(도 4 내지 도 7의 190)의 식각 속도는 일정하게 유지되지만, AlGaAs 쇼트키층(도 4 내지 도 7의 180)의 식각 속도는 오히려 증가하는 경향을 나타내므로, 식각 선택도는 가소되며, 부피비가 11인 경우에는 선택도가 사라지는 것을 알 수 있다.As shown in FIG. 8, the etching rate of the volume ratio (citric acid + potassium citrate / H 2 O 2 ) to 4.5 was about 5.3 μs / s for the GaAs cap layer (190 of FIGS. 4 to 7) and the AlGaAs Schottky layer (FIG. 4). To 180 in FIG. 7 was measured at about 0.07 dB / s, thus the AlGaAs / GaAs selectivity is 72. When the volume ratio is 5.0, the etching rate is about 46.6 mW / s for the GaAs cap layer (190 of FIGS. 4 to 7) and about 0.06 mW / s for the AlGaAs Schottky layer (180 of FIGS. 4 to 7). Accordingly, the AlGaAs / GaAs selectivity is 776, which is very high compared to the case where the volume ratio is up to 4.5. When the volume ratio is increased to 7 or more, the etching rate of the GaAs cap layer (190 of FIGS. 4 to 7) remains constant, but the etching rate of the AlGaAs Schottky layer (180 of FIGS. 4 to 7) tends to increase. Since the etching selectivity is reduced, it can be seen that when the volume ratio is 11, the selectivity disappears.
도 9는 본 발명에 따른 GaAs/AlGaAs 선택적 식각 방법에 의해 제조된 비정형 고 전자 이동도 트랜지스터의 식각 시간에 대한 드레인 전류량의 변화와 식각 깊이를 나타내 보인 그래프이다. 도 9에 도시된 그래프에서, 가로축은 식각 시간을 나타내고, 좌측 세로축은 정규화된(nomallized) 전류를 나타내고, 그리고 우측 세로축은 식각 깊이를 나타낸다. 본 실험에서 사용한 식각 용액은 1몰 농도의 구여난과 1몰 농도의 시트르산 칼륨을 섞은 용액에 부피비 5:1로 과산화수소를 혼합한 용액이다.FIG. 9 is a graph illustrating changes in drain current and etching depth with respect to etching time of an amorphous high electron mobility transistor manufactured by a GaAs / AlGaAs selective etching method according to the present invention. In the graph shown in FIG. 9, the horizontal axis represents the etching time, the left vertical axis represents the normalized current, and the right vertical axis represents the etching depth. The etching solution used in this experiment was a solution in which hydrogen peroxide was mixed at a volume ratio of 5: 1 to a solution containing 1 mol of roasted eggs and 1 mol of potassium citrate.
도 9에 도시된 바와 같이, 식각 시간이 15초 정도 경과한 후에는 500Å 두께의 GaAs 캡층(도 4 내지 도 7의 190)이 완전히 제거되었고, 이에 따라 드레인 전류는 급격히 감소함을 알 수 있다. 식각 시간이 증가함에 따라 250Å 두께의 Al0.24Ga0.76As 쇼트키층(도 4 내지 도 7의 180)은 서서히 그 두께가 감소되었고, 이에 따라 드레인 전류도 서서히 감소함으로 알 수 있다. 250Å 두께의 Al0.24Ga0.76As 쇼트키층(도 4 내지 도 7의 180)을 완저히 제거하여 드레인 전류가 더 이상 흐르지 않게 되는데는 약 45분이 소요되었다.As shown in FIG. 9, after 15 seconds of etching time, the GaAs cap layer (190 of FIGS. 4 to 7) having a thickness of 500 μm was completely removed, and the drain current rapidly decreased. As the etching time is increased, the Al 0.24 Ga 0.76 As Schottky layer (180 in FIGS. 4 to 7) having a thickness of 250 μm gradually decreases, and accordingly, the drain current gradually decreases. It took about 45 minutes to completely remove the Al 0.24 Ga 0.76 As Schottky layer (180 in FIGS. 4 to 7) having a thickness of 250 mA and no more drain current flowed.
도 10은 본 발명에 따른 GaAs/AlGaAs 선택적 식각 방법에 의해 제조된 비정형 고 전자 이동도 트랜지스터의 드레인 전류-전압 특성을 나타내 보인 그래프이다. 본 실험에서 사용된 비정형 고 전자 이동도 트랜지스터의 게이트 전극(도 7의 220)의 길이는 1.0㎛이다.FIG. 10 is a graph showing drain current-voltage characteristics of an amorphous high electron mobility transistor manufactured by a GaAs / AlGaAs selective etching method according to the present invention. The length of the gate electrode 220 of FIG. 7 in the amorphous high electron mobility transistor used in this experiment is 1.0 μm.
도 10에 도시된 바와 같이, 드레인 전류가 흐르지 않는데 필요한 게이트 문턱 전압은 -0.58V로 측정되었으며, 총 게이트 폭이 1.5㎜인 비정형 고 전자 이동도 트랜지스터에 대해서는 게이트 전압이 1.0V일때의 최대 드레인 전류는 507mA/㎜로 측정되었다.As shown in Fig. 10, the gate threshold voltage required for the drain current to not flow was measured at -0.58V, and the maximum drain current at the gate voltage of 1.0V for an amorphous high electron mobility transistor having a total gate width of 1.5 mm. Was measured at 507 mA / mm.
도 11은 본 발명에 따른 GaAs/AlGaAs 선택적 식각 방법에 의해 제조된 비정형 고 전자 이동도 트랜지스터의 드레인 전압이 3V인 경우에 게이트 전압에 따른 드레인 전류 및 트랜스컨덕턴스를 나타내 보인 그래프이다.FIG. 11 is a graph showing drain current and transconductance according to gate voltage when the drain voltage of the amorphous high electron mobility transistor manufactured by the GaAs / AlGaAs selective etching method according to the present invention is 3V.
도 11에 도시된 바와 같이, 게이트 전압(Vgs)이 증가할수록 드레인 전류(Ids)는 증가하였고(그래프에서 부호 '○'로 나타낸 곡선), 트랜스컨덕턴스(Gm)는 게이트 전압(Vgs)이 -0.58V일때 최대값인 507mA/㎜를 나타내었다(그래프에서 부호 '■'로 나타낸 곡선).As shown in FIG. 11, as the gate voltage V gs increases, the drain current I ds increases (a curve indicated by the symbol '○' in the graph), and the transconductance G m is the gate voltage V gs. ) Is a maximum value of 507 mA / mm when the curve is -0.58V (a curve indicated by the symbol '■' in the graph).
도 12는 본 발명에 따른 GaAs/AlGaAs 선택적 식각 방법에 의해 제조된 비정형 고 전자 이동도 트랜지스터의 문턱 전압을 나타내 보인 그래프이다. 본 실험에서 3인치 기판 위에서의 문턱 전압의 표준 편차는 ±0.029V로 측정되었다.12 is a graph showing the threshold voltage of an amorphous high electron mobility transistor manufactured by the GaAs / AlGaAs selective etching method according to the present invention. In this experiment, the standard deviation of the threshold voltage on a 3-inch substrate was measured to be ± 0.029V.
도 12에 도시된 바와 같이, 본 발명에 따른 GaAs/AlGaAs 선택적 식각 방법에 사용된 비정형 고 전자 이동도 트랜지스터의 문턱 전압의 균일도 특성이 향상된 것을 알 수 있는데, 그 이유로는 본 발명에서 사용한 식각 용액이 종래에 사용되던 식각 용액에 비하여 GaAs 식각 속도는 작고, 반면에 선택도가 약 5배 정도 우수하기 때문이다.As shown in FIG. 12, it can be seen that the uniformity characteristic of the threshold voltage of the atypical high electron mobility transistor used in the GaAs / AlGaAs selective etching method according to the present invention is improved. This is because the GaAs etching rate is smaller than that of the conventional etching solution, while the selectivity is about 5 times better.
이상의 설명에서와 같이, 본 발명에 따른 이종 접합 반도체 소자의 GaAs/AlGaAs 선택적 식각 방법 및 이를 이용한 비정형 고 전자 이동도 트랜지스터의 제조 방법에 의하면, GaAs/AlGaAs 선택적 식각을 위한 식각 용액으로서 구연산과 시트르산 칼륨 용액을 혼합한 용액을 사용함으로써 종래의 건식 식각에서의 이온들에 의한 격자 결함 발생 및 종래의 습식 식각에서의 식각 불균일 발생과 같은 단점을 해결할 수 있으며, 이에 따라 제조된 비정형 고 전자 이동도 트랜지스터의 경우 그 전기적인 특성의 균일도가 향상된다는 이점이 있다.As described above, according to the GaAs / AlGaAs selective etching method of the heterojunction semiconductor device according to the present invention and the manufacturing method of the amorphous high electron mobility transistor using the same, as the etching solution for GaAs / AlGaAs selective etching, citric acid and potassium citrate By using a solution in which the solution is mixed, it is possible to solve disadvantages such as lattice defects caused by ions in conventional dry etching and etching nonuniformity in conventional wet etching. In this case, the uniformity of the electrical characteristics is improved.
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