KR0167254B1 - Debugging circuit of memory - Google Patents

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KR0167254B1
KR0167254B1 KR1019950025655A KR19950025655A KR0167254B1 KR 0167254 B1 KR0167254 B1 KR 0167254B1 KR 1019950025655 A KR1019950025655 A KR 1019950025655A KR 19950025655 A KR19950025655 A KR 19950025655A KR 0167254 B1 KR0167254 B1 KR 0167254B1
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오중찬
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구본준
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Abstract

본 발명은 메모리의 오동작 방지 회로에 관한 것으로, 종래에는 어드레스에 그리치(glitch)가 발생하여 어드레스 천이 검출에 따른 펄스의 폭이 작아지면 제어 신호가 정상적인 동작의 경우보다 제어 신호가 짧은 시간 동안 동작하게 되어 칩(chip)에서 오데이타가 출력하여 시스템이 오동작하는 문제점이 있었다. 이러한 문제점을 개선하기 위하여 본 발명은 어드레스 천이 검출에 따른 합산 펄스가 임의의 폭으로 인가되어도 정상적인 폭의 펄스를 발생시킨 후 서로 비교하여 정상 펄스보다 합성 펄스의 폭이 작은 경우 칩의 동작을 중단시키도록 창안한 것으로, 본 발명은 시스템 잡음에 의해 외부 어드레스가 순간적으로 토글하는 경우나 내부 잡음에 의해 내부 어드레스가 순간적으로 토글하는 경우 시스템의 동작을 중단시킴에 의해 오동작을 방지할 수 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a circuit for preventing a malfunction of a memory. In the related art, when a glitch occurs in an address and a width of a pulse due to an address transition is reduced, the control signal operates for a shorter time than in a normal operation. There was a problem that the system malfunctions due to the output of the data from the chip (chip). In order to solve this problem, the present invention generates a pulse having a normal width even when the summing pulse according to the address transition detection is applied to an arbitrary width, and then compares each other to stop the operation of the chip when the width of the synthesized pulse is smaller than the normal pulse. In the present invention, the malfunction can be prevented by stopping the operation of the system when the external address is momentarily toggled by the system noise or the internal address is momentarily toggled by the internal noise.

Description

메모리의 오동작 방지 회로Memory malfunction prevention circuit

제1도는 종래의 제어 신호 발생 회로도.1 is a conventional control signal generation circuit diagram.

제2도는 제1도에서 타이밍도.2 is a timing diagram from FIG.

제3도는 본 발명의 오동작 방지 회로도.3 is a malfunction prevention circuit diagram of the present invention.

제4도 및 제5도는 제3도에서 타이밍도.4 and 5 are timing diagrams in FIG.

제6도는 제3도에서 오동작시 타이밍도.6 is a timing diagram when malfunctioning in FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

211,212,240 : 펄스 발생부 220 : 펄스 합산부211,212,240: pulse generator 220: pulse adder

230 : 어드레스 래치 250 : 비교부230: address latch 250: comparison unit

260 : 디스에이블 래치 270 : 제어 신호 발생부260: disable latch 270: control signal generator

280 : 리세트부 290 : 전원 검출부280: reset unit 290: power detection unit

NA11,NA12: 낸드 게이트 NR11∼NR15: 노아 게이트NA 11 , NA 12 : NAND gate NR 11- NR 15 : Noah gate

IN11∼IN17: 인버터 DLY11: 지연기IN 11 to IN 17 : Inverter DLY 11 : Delay

TG11,TG12: 전송 게이트TG 11 , TG 12 : Transmission Gate

본 발명은 어드레스 그리치 제거에 관한 것으로 특히, 메모리 회로에서 입력 어드레스에 그리치(glitch)가 발생되면 어드레스 천이 검출에 따른 펄스가 짧은 폭으로 발생되어 오류 데이타가 발생되므로 이를 방지하기 위해 그리치를 제거하는 메모리의 오동작 방지 회로에 관한 것이다.The present invention relates to address grit removal. In particular, when a glitch is generated at an input address in a memory circuit, a pulse is generated at a short width due to the address transition detection, thereby generating error data. A malfunction prevention circuit of a memory is provided.

제1도는 종래 메모리의 제어 신호 발생 회로도로서 이에 도시된 바와 같이, 각각의 어드레스(A1∼An)의 천이를 검출하여 펄스(ATD1∼ATDn)를 각기 발생시키는 다수개의 펄스 발생부(111∼112)와, 상기 펄스 발생부(111∼112)의 펄스(ATD1∼ATDn)를 합산하여 하나의 펄스(ATDSUM)로 출력하는 펄스 합산부(120)와, 이 펄스 합산부(120)의 출력 펄스(ATDSUM)에 따라 제어 신호(CTL1,CTL2)를 발생시키는 제어 신호 발생부(130)로 구성된다.FIG. 1 is a control signal generation circuit diagram of a conventional memory. As shown in FIG. 1, a plurality of pulse generators which detect transitions of respective addresses A 1 to A n and generate pulses ATD 1 to ATD n , respectively. 111-112, a pulse summing unit 120 for summing the pulses ADT 1- ATD n of the pulse generators 111-112 and outputting them as one pulse ATDSUM, and the pulse summing unit 120 The control signal generator 130 generates the control signals CTL 1 and CTL 2 according to the output pulse ATDSUM.

상기 펄스 발생부(111∼112)는 어드레스(Ai,i=1∼n)를 반전시키는 인버터(IN1)와, 이 인버터(IN1)의 출력을 소정 시간 지연시키는 지연기(DLY1)와, 이 지연기(DLY1)의 출력을 반전시키는 인버터(IN2)와, 이 인버터(IN2)의 출력이 하이이면 상기 어드레스(AI)를 전송하는 전송 게이트(TG2)와, 상기 인버터(IN2)의 출력이 로우이면 상기 인버터(IN1)의 출력을 전송하는 전송 게이트(TG1)와, 상기 전송 게이트(TG1또는 TG2)의 출력을 반전하여 펄스 합산부(120)에 출력하는 인버터(IN3)로 각기 구성하게 된다.The pulse generators 111 to 112 are inverters IN 1 which invert addresses A i , i = 1 to n, and delayers DLY 1 which delay the output of the inverter IN 1 by a predetermined time. And an inverter IN 2 for inverting the output of the retarder DLY 1 , a transmission gate TG 2 for transmitting the address A I if the output of the inverter IN 2 is high, and When the output of the inverter IN 2 is low, the transfer gate TG 1 transmitting the output of the inverter IN 1 and the output of the transfer gate TG 1 or TG 2 are inverted to form a pulse summing unit 120. Each inverter is configured with an inverter (IN 3 ) output to the inverter.

상기 펄스 합산부(120)은 펄스 발생부(111∼112)의 출력(A1∼AN)을 논리 조합하여 하나의 펄스(ATDSUM)를 발생시키는 낸드 게이트(NA1)로 구성하게 된다.The pulse summing unit 120 may be configured as a NAND gate NA 1 that generates one pulse ATDSUM by logically combining the outputs A 1 to A N of the pulse generators 111 to 112.

상기 제어 신호 발생부(130)는 펄스 합산부(120)의 출력(ATDSUM)을 소정 시간 지연시켜 제어 신호(CTL1)를 발생시키는 저항(R1,R2) 및 콘덴서(C1)와, 상기 펄스 합산부(120)의 출력(ATDSUM)을 순차적으로 지연하는 인버터(IN4,IN5)와, 이 인버터(IN5)의 출력과 상기 펄스 합산부(120)의 출력(ATDSUM)을 논리 조합하여 제어 신호(CTL2)를 발생시키는 낸드 게이트(NA2)로 구성하게 된다.The control signal generator 130 may include the resistors R 1 and R 2 and the capacitor C 1 generating a control signal CTL 1 by delaying the output ATDSUM of the pulse summing unit 120 by a predetermined time; the output (ATDSUM) of the inverter (iN 4, iN 5) and the inverter (iN 5) output and the pulse summation unit 120 which delays the output (ATDSUM) of the pulse summation unit 120 sequentially logic In combination, the NAND gate NA 2 generates a control signal CTL 2 .

이와 같은 종래 기술의 동작 및 작용 효과를 설명하면 다음과 같다.Referring to the operation and effect of the prior art as follows.

외부에서 어드레스(A1∼AN)가 인가되면 다수개의 펄스 발생부(111∼112)는 어드레스의 천이 방향에 관계없이 소정 시간 지연한 후 소정 폭의 펄스(ATD1∼ATDN)를 발생시키게 된다.When the addresses A 1 to A N are applied externally, the plurality of pulse generators 111 to 112 delay the predetermined time irrespective of the transition direction of the address to generate the pulses ATD 1 to ATD N of a predetermined width. do.

즉, 각각의 펄스 발생부(111∼112)는 제2도(a)와 같은 어드레스(Ai,i=0∼n)가 입력되어 인버터(IN1)가 그 어드레스(Ai)를 반전시키면 지연기(DLY1)가 소정 시간 지연시켜 전송 게이트(TG1)의 비반전 제어 단자와 전송 게이트(TG2)의 반전 단자에 인가함과 동시에 인버터(IN2)에 인가하고 상기 인버터(IN2)가 상기 지연기(DLY1)의 출력을 반전하여 상기 전송 게이트(TG1)의 반전 단자와 상기 전송 게이트(TG2)의 비반전 단자에 인가하게 된다.That is, each of the pulse generators 111 to 112 receives an address A i , i = 0 to n as shown in FIG. 2A, and the inverter IN 1 reverses the address A i . delay (DLY 1) is to delay a predetermined time, the transfer gate (TG 1) the non-inverting control terminals and the transfer gate (TG 2) is applied to and at the same time applied to the inverting terminal the inverter (iN 2), and the inverter of the (iN 2 ) is to turn the output of the delay unit (DLY 1) is applied to the non-inverting terminal of the inverting terminal and the transfer gate (TG 2) of said transfer gate (TG 1).

이때, 인버터(IN2)의 출력이 로우인 경우 전송 게이트(TG1)가 동작하여 입력 어드레스(Ai)를 입력받은 인버터(IN1)의 출력 신호를 인버터(IN3)에 전송하고 상기 인버터(IN2)의 출력이 하이인 경우 전송 게이트(TG2)가 동작하여 입력 어드레스(Ai)를 상기 인버터(IN3)에 전송하게 된다.In this case, when the output of the inverter IN 2 is low, the transmission gate TG 1 operates to transmit an output signal of the inverter IN 1 , which receives the input address A i , to the inverter IN 3 , and transmits the output signal. When the output of (IN 2 ) is high, the transfer gate TG 2 is operated to transmit the input address A i to the inverter IN 3 .

이에 따라, 인버터(IN3)는 전송 게이트(TG1또는 TG2)의 출력을 반전하여 제2도(b)와 같은 어드레스 천이 검출에 따른 펄스(ATDI,i=1∼n)를 펄스 합산부(120)에 출력하게 된다.Accordingly, the inverter IN 3 inverts the output of the transfer gate TG 1 or TG 2 and pulses the pulses ATD I , i = 1 to n according to the address transition detection as shown in FIG. The output to the unit 120.

상기 펄스 합산부(120)는 어드레스 발생부(111∼112)의 출력 펄스(ATD1∼ATDn)를 낸드 게이트(NA1)에서 논리 조합하여 하나의 펄스(ATDSUM)를 제어 신호 발생부(130)에 출력하게 된다.The pulse adder 120 logically combines the output pulses ATD 1 to ATD n of the address generators 111 to 112 at the NAND gate NA 1 to control one pulse ATDSUM to the control signal generator 130. Will print).

상기 제어 신호 발생부(130)는 펄스 합산부(120)의 출력(ATDSUM)을 저항(R1)을 통해 콘덴서(C1)에 소정 시간 저장한 후 저항(R2)를 통해 출력단으로 전송하여 제어 신호(CTL1)를 발생시키고 또한, 상기 펄스 합산부(120)의 출력(ATDSUM)을 인버터(IN4,IN5)에서 순차적으로 지연한 후 낸드 게이트(NA2)에서 상기 펄스 합산부(120)의 출력(ATDSUM)과 논리 조합하여 제어 신호(CTL2)를 발생시키게 된다.The control signal generator 130 stores the output ATDSUM of the pulse summing unit 120 in the capacitor C 1 through the resistor R 1 for a predetermined time and then transmits the output ATDSUM to the output terminal through the resistor R 2 . After generating the control signal CTL 1 and sequentially delaying the output ATDSUM of the pulse adding unit 120 at the inverters IN 4 and IN 5 , the pulse adding unit (N2) at the NAND gate NA 2 is applied. The control signal CTL 2 is generated in logical combination with the output ATDSUM of 120.

그러나, 종래에는 제2도(c)와 같이 어드레스에 그리치(glitch)가 발생하여 제2도(d)와 같이 어드레스 천이 검출에 따른 펄스의 폭이 작아질 때 정상적인 동작의 경우보다 짧은 시간 동안 제어 신호가 동작하게 되어 칩(chip)에서 오류 데이타가 출력하여 시스템이 오동작하는 문제점이 있었다.However, in the related art, when a glitch occurs in the address as shown in FIG. 2 (c) and the width of the pulse due to the address transition is reduced as shown in FIG. The control signal is operated, there is a problem that the system malfunctions because the error data is output from the chip (chip).

따라서, 본 발명은 종래의 문제점을 개선하기 위하여 어드레스 천이 검출에 따른 합산 펄스가 임의의 폭으로 인가되어도 정상적인 폭의 펄스를 발생시킨 후 서로 비교하여 정상 펄스보다 합성 펄스의 폭이 작은 경우 칩의 동작을 중단시킴으로써 오류 데이타의 전송을 방지하도록 창안한 메모리의 오동작 방지 회로를 제공함에 목적이 있다.Therefore, in order to improve the conventional problem, the chip operates when the width of the synthesized pulse is smaller than that of the normal pulse after generating the pulse having the normal width even if the sum pulse according to the address transition detection is applied to the arbitrary width. It is an object of the present invention to provide a circuit for preventing a malfunction of a memory devised to prevent the transmission of error data by stopping the operation.

이하, 본 발명을 도면에 의거 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the drawings.

제3도는 본 발명의 오동작 방지 회로도로서 이에 도시한 바와 같이, 각각의 어드레스(A1∼An)의 천이 검출에 따른 펄스(ATD1∼ATDn)를 발생시키는 다수개의 펄스 발생부(211∼212)와, 이 펄스 발생부(211∼212)의 펄스(ATD1∼ATDn)를 논리 조합하여 하나의 펄스(ATDSUM)를 발생시키는 펄스 합산부(220)와, 어드레스 천이 검출에 따른 상기 펄스 합산부(220)의 합산 펄스(ATDSUM)가 입력되면 인에이블되어 하이 신호(Vc)를 출력하는 어드레스 래치(230)와, 이 어드레스 래치(230)의 출력(Vc)이 로우에서 하이로 천이할 때 펄스(Va)를 발생시키는 펄스 발생부(240)와, 이 펄스 발생부(240)의 출력(Va)과 상기 펄스 합산부(220)의 출력(ATDSUM)을 비교하여 그 비교 결과에 따른 신호(Vb)를 출력하는 비교부(250)와, 이 비교부(250)의 출력신호(Vb)를 래치하는 디스에이블 래치(260)와, 이 디스에이블 래치(260)의 로우 출력(disable)에 인에이블되어 상기 펄스 합산부(220)의 출력(ATDSUM)을 입력으로 하여 제어 신호(CTL1,CTL2)를 발생시키는 제어 신호 발생부(270)와, 시스템의 전원 온시 상기 어드레스 래치(230)와 디스에이블 래치(260)를 리세트시키기 위한 하이 신호(PWR-ON)를 소정 시간동안 출력하는 전원 검출부(290)와, 이 전원 검출부(290)의 출력(PWR-ON)과 상기 제어 신호 발생부(270)의 출력(DIS-OK)을 논리 조합하여 상기 어드레스 래치(230)와 디스에이블 래치(260)를 리세트시키는 리세트부(280)로 구성한다.3 is a malfunction prevention circuit diagram of the present invention, as shown therein, wherein a plurality of pulse generators 211 to 211 to generate pulses ADT 1 to ATD n according to the transition detection of each address A 1 to A n . 212, a pulse summing unit 220 for generating one pulse ATDSUM by logical combination of the pulses ADT 1 to ATD n of the pulse generators 211 to 212, and the pulse according to the address transition detection. When the sum pulse ATDSUM of the adder 220 is input, the address latch 230 is enabled to output the high signal Vc, and the output Vc of the address latch 230 transitions from low to high. The pulse generation unit 240 for generating a pulse Va and the output Va of the pulse generation unit 240 and the output ATDSUM of the pulse summing unit 220 and compare the signal according to the comparison result. A comparator 250 for outputting (Vb), a disable latch (260) for latching the output signal (Vb) of the comparator 250, and this disc Is enabled in the low output (disable) the table latch (260) to the output (ATDSUM) of the pulse summation unit 220, the input control signal (CTL 1, CTL 2) control signal generating unit 270 to generate a A power detector 290 for outputting a high signal PWR-ON for resetting the address latch 230 and the disable latch 260 for a predetermined time when the system is powered on; and the power detector 290 A reset unit 280 for resetting the address latch 230 and the disable latch 260 by a logical combination of the output PWR-ON and the output DIS-OK of the control signal generator 270. It consists of.

상기 펄스 발생부(240)의 출력(Va) 폭은 어드레스 천이 검출에 따른 펄스(ATDi,i=1∼n)의 폭과 같다.The width of the output Va of the pulse generator 240 is equal to the width of the pulses ATD i , i = 1 to n according to the address transition detection.

상기 펄스 발생부(211∼212)는 제1도의 펄스 발생부(111∼112)와 동일하게 구성한다.The pulse generators 211 to 212 are configured in the same manner as the pulse generators 111 to 112 in FIG.

상기 펄스 합산부(220)는 낸드 게이트(NA11)로 구성한다.The pulse summing unit 220 includes a NAND gate NA 11 .

상기 어드레스 래치(230)는 노아 게이트(NR11,NR12)로 구성하고 상기 디스에이블 래치(260)는 노아 게이트(NR13,NR14)로 구성한다.The address latch 230 includes NOR gates NR 11 and NR 12 , and the disable latch 260 includes NOR gates NR 13 and NR 14 .

상기 비교부(250)는 펄스 합산부(220)의 출력(ATDSUM)을 반전시키는 인버터(IN14)와, 이 인버터(IN14)의 출력과 펄스 발생부(240)의 출력(Va)을 논리 조합하여 비교하는 낸드 게이트(NA12)와, 이 낸드 게이트(NA12)의 출력을 반전하여 비교 신호(Vb)를 출력하는 인버터(IN15)로 구성한다.Logic output (Va) of the comparison unit 250 is output to the pulse generation section 240 of the inverter (IN 14) and the inverter (IN 14) for inverting the output (ATDSUM) of the pulse summation unit 220 NAND gates NA 12 to be combined and compared, and an inverter IN 15 to output the comparison signal Vb by inverting the output of the NAND gates NA 12 .

상기 리세트부(280)는 제어 신호 발생부(270)의 출력(DIS-OK)과 전원 검출부(290)의 출력(PWR-ON)을 논리 조합하는 노아 게이트(NR15)와, 이 노아 게이트(NR15)의 출력을 반전하여 어드레스 래치(230)와 디스에이블 래치(260)를 리세트시키는 인버터(IN16)와, 이 인버터(IN16)의 로우 신호를 반전하여 상기 펄스 합산부(220)의 낸드 게이트(NA11)를 인에이블시키는 인버터(IN17)로 구성한다.The reset unit 280 includes a NOR gate NR 15 that logically combines the output DIS-OK of the control signal generator 270 and the output PWR-ON of the power detector 290, and the NOA gate. An inverter IN 16 that inverts the output of the NR 15 to reset the address latch 230 and the disable latch 260, and inverts the low signal of the inverter IN 16 to invert the pulse adder 220. Inverter IN 17 for enabling the NAND gate NA 11 of N 게이트 ).

이와 같이 구성한 본 발명의 동작 및 작용 효과를 상세히 설명하면 다음과 같다.Referring to the operation and effect of the present invention configured in this way in detail as follows.

초기에 전원의 온됨을 검출한 전원 검출부(290)는 어드레스 래치(230)와 디스에이블 래치(260)를 리세트시키기 위하여 하이인 펄스(PWR-ON)를 소정 시간 동안 발생시키게 된다.The power detector 290 which initially detects that the power is on generates the high-in pulse PWR-ON for a predetermined time to reset the address latch 230 and the disable latch 260.

이때, 리세트부(280)는 노아 게이트(NR15)가 전원 검출부(290)의 하이 출력에 로우 신호를 출력하고 이 로우 신호가 인버터(IN16)에서 반전되어 어드레스 래치(230)와 디스에이블 래치(260)에 하이 신호가 입력되어진다.At this time, in the reset unit 280, the NOR gate NR 15 outputs a low signal to the high output of the power detector 290, and the low signal is inverted in the inverter IN 16 to disable the address latch 230. The high signal is input to the latch 260.

이에 따라, 어드레스 래치(230)는 노아 게이트(NR12)가 로우 신호(Vc)를 펄스 발생부(240)에 입력시키고 디스에이블 래치(260)는 노아 게이트(NR14)가 로우 신호(disable)를 제어 신호 발생부(270)에 입력시키게 된다.Accordingly, in the address latch 230, the NOR gate NR 12 inputs the low signal Vc to the pulse generator 240, and the disable latch 260 has the NOR gate NR 14 low. Is input to the control signal generator 270.

즉, 어드레스 래치(230)와 디스에이블 래치(260)는 전원 검출부(290)의 출력(PWR-ON)이 제4도(c)와 같이 소정 시간 동안 하이가 되면 리세트되어 제4도(a)(b)와 같이 로우인 신호(Vc)(disable)를 출력하게 된다.That is, the address latch 230 and the disable latch 260 are reset when the output PWR-ON of the power detector 290 becomes high for a predetermined time as shown in FIG. As shown in (b), a low signal Vc (disable) is output.

이 후, 전원 검출부(290)의 출력(PWR-ON)이 로우가 되면 리세트부(280)는 노아 게이트(NR15)가 하이 신호를 출력하여 인버터(IN16)에서 로우 신호를 출력하고 이 로우 신호가 인버터(IN17)를 통해 하이로 반전되어 펄스 합산부(220)의 낸드 게이트(NA11)를 인에이블시키게 된다.After that, when the output PWR-ON of the power detector 290 goes low, the reset unit 280 outputs a high signal by the NOR gate NR 15 to output a low signal from the inverter IN 16 . The low signal is inverted high through the inverter IN 17 to enable the NAND gate NA 11 of the pulse adder 220.

이 후, 정상적인 동작이 수행되어 외부에서 어드레스(A1∼An)가 입력되면 다수개의 펄스 발생부(211∼212)는 어드레스의 천이 방향에 관계없이 소정 시간 지연한 후 소정 폭의 펄스(ATD1∼ATDn)를 발생시키게 된다.After that, when the normal operation is performed and the addresses A 1 to A n are input from the outside, the plurality of pulse generators 211 to 212 delay the predetermined time irrespective of the transition direction of the address, and then pulse the predetermined width ATD. 1 to ATD n ) are generated.

즉, 펄스 발생부(211∼212)는 인버터(IN11)가 어드레스(ATDi,i=1∼n)를 반전시키면 지연기(DLY11)가 소정 시간 지연시켜 전송 게이트(TG11)의 비반전 제어 단자와 전송 게이트(TG12)의 반전 단자에 인가함과 아울러 인버터(IN12)에 인가하고 상기 인버터(IN12)는 상기 지연기(DLY11)의 출력을 반전하여 상기 전송 게이트(TG11)의 반전 단자와 상기 전송 게이트(TG12)의 비반전 단자에 인가하게 된다.That is, in the pulse generators 211 to 212, when the inverter IN 11 inverts the addresses ADT i , i = 1 to n, the delay unit DLY 11 delays the predetermined time so that the ratio of the transfer gate TG 11 is reduced. reversed the control terminal and a transfer gate (TG 12) applied to the inverting terminal is also as well as an inverter (iN 12) in said inverter (iN 12) of the inverts an output of the delay unit (DLY 11) wherein the transfer gate (TG 11 ) and an inverting terminal of the transfer gate TG 12 .

이때, 인버터(IN12)의 출력이 로우인 경우 전송 게이트(TG11)가 동작하여 인버터(IN11)의 출력 신호를 인버터(IN13)에 전송하고 상기 인버터(IN12)의 출력이 하이인 경우 전송 게이트(TG12)가 동작하여 입력 어드레스(Ai)를 상기 인버터(IN13)에 전송하게 된다.At this time, when the output of the inverter IN 12 is low, the transmission gate TG 11 operates to transmit the output signal of the inverter IN 11 to the inverter IN 13 , and the output of the inverter IN 12 is high. In this case, the transmission gate TG 12 operates to transmit the input address A i to the inverter IN 13 .

이에 따라, 인버터(IN13)는 전송 게이트(TG11또는 TG12)의 출력을 반전하여 어드레스 천이 검출에 따른 펄스(ATDi,i=1∼n)를 출력하게 된다.Accordingly, the inverter IN 13 inverts the output of the transfer gate TG 11 or TG 12 to output the pulses ATD i , i = 1 to n according to the address transition detection.

따라서, 펄스 합산부(220)는 리세트부(280)의 하이 신호에 인에이블 상태가 된 낸드 게이트(NA11)가 어드레스 발생부(211∼212)의 출력 펄스(ATD1∼ATDn)를 논리 조합하여 하나의 펄스(ATDSUM)로 합산하게 된다.Accordingly, in the pulse summing unit 220, the NAND gate NA 11 which is enabled to the high signal of the reset unit 280 receives the output pulses ATD 1 to ADT n of the address generators 211 to 212. The logic is combined and summed into one pulse ATDSUM.

이때, 어드레스 래치(230)는 펄스 합산부(220)의 펄스(ATDSUM)가 제5도(b)와 같이 하이로 입력되면 노아 게이트(NR11)가 로우 신호를 출력하고 그 로우 신호와 리세트부(280)의 로우 신호를 입력받은 노아 게이트(NR12)가 제5도(a)와 같이 하이 신호(Vc)를 펄스 발생부(240)에 출력하게 된다.In this case, when the pulse ATDSUM of the pulse adder 220 is input as high as shown in FIG. 5 (b), the NOR gate NR 11 outputs a low signal and resets the low signal. The NOR gate NR 12 receiving the low signal of the unit 280 outputs the high signal Vc to the pulse generator 240 as shown in FIG.

이에 따라, 펄스 발생부(240)는 어드레스 래치(230)의 하이 신호(Vc)가 입력되면 그 신호의 상승 에지에서 제5도(c)와 같이 하이인 펄스(Va)를 비교부(250)에 출력하게 된다.Accordingly, when the high signal Vc of the address latch 230 is input, the pulse generator 240 compares the pulse Va, which is high as shown in FIG. 5C, at the rising edge of the signal latch 230 to the comparator 250. Will print to

이때, 비교부(250)는 펄스 합산부(220)의 하이 신호(ATDSUM)를 인버터(IN14)에서 로우로 반전시킨 후 펄스 발생부(240)의 하이 신호(Va)와 낸드 게이트(NA12)에서 논리 조합하여 하이 신호를 출력하고 이 하이 신호를 인버터(IN15)에서 반전하여 로우 신호(Vb)를 디스에이블 래치(260)에 입력시키게 된다.At this time, the comparator 250 inverts the high signal ATDSUM of the pulse adding unit 220 to low in the inverter IN 14 , and then the high signal Va and the NAND gate NA 12 of the pulse generator 240. In this case, the high signal is output through the logic combination, and the high signal is inverted by the inverter IN 15 to input the low signal Vb to the disable latch 260.

상기 디스에이블 래치(260)는 노아 게이트(NR13)가 비교부(250)의 로우 신호(Vb)와 노아 게이트(NR14)의 로우 신호를 입력받아 하이 신호를 출력하므로 상기 노아 게이트(NR14)는 로우 신호(disable)를 계속 제어 신호 발생부(270)에 출력하게 된다.The disable latch 260 NOR gate (NR 13) that receives the low signal of the low signal (Vb) and a NOR gate (NR 14) of the comparator 250, so outputs a high signal, the NOR gate (NR 14 ) Continues to output a low signal to the control signal generator 270.

따라서, 디스에이블 래치(260)에서 로우 신호(disable)를 입력받은 제어 신호 발생부(270)는 정상 동작을 수행하여 펄스 합산부(220)의 출력(ATDSUM)을 연산함에 따라 제어 신호(CTL1,CTL2)를 출력하게 된다.Accordingly, the control signal generator 270, which receives the low signal from the disable latch 260, performs a normal operation to calculate the output ATDSUM of the pulse adder 220, thereby controlling the control signal CTL 1. , CTL 2 ) will be printed.

이 후, 제어 신호 발생부(270)가 동작의 종료 시점에서 디스에이블 신호(DIS-OK)를 제5도(d)와 같이 소정 시간 동안 하이로 출력하면 리세트부(280)는 노아 게이트(NR15)가 로우 신호를 출력하여 인버터(IN16)가 하이 신호를 출력하므로 어드레스 래치(230)와 디스에이블 래치(260)는 리세트되어진다.Thereafter, when the control signal generator 270 outputs the disable signal DIS-OK high for a predetermined time as shown in FIG. Since the NR 15 outputs a low signal and the inverter IN 16 outputs a high signal, the address latch 230 and the disable latch 260 are reset.

만일, 어드레스 천이 검출에 따른 펄스(ATD1∼ATDn)의 폭보다 짧은 그리치(glitch)가 외부에서의 입력 어드레스(A1∼An)에 발생하면 펄스 합산부(220)의 출력(ATDSUM)은 정상적인 폭보다 짧은 펄스를 제6도(a)와 같이 통과시키게 된다.If a glitch shorter than the width of the pulses ATD 1 to ATD n according to the address transition is detected at the external input addresses A 1 to A n , the output of the pulse summing unit 220 is ATDSUM. ) Passes a pulse shorter than the normal width as shown in FIG.

이때, 어드레스 래치(230)가 제6도(b)와 같이 하이 신호(Vc)를 출력하면 펄스 발생부(240)는 제6도(c)와 같이 정상적인 폭을 갖는 펄스(Va)를 발생시키게 된다.At this time, when the address latch 230 outputs the high signal Vc as shown in FIG. 6 (b), the pulse generator 240 generates a pulse Va having a normal width as shown in FIG. 6 (c). do.

이에 따라, 비교부(250)가 펄스 발생부(240)의 출력(Va)과 펄스 합산부(220)의 출력(ATDSUM)를 비교하면 2개의 신호 차만큼의 펄스(Vb)가 제6도(d)와 같이 발생하므로 디스에이블 래치(260)가 세트되어 제6도(e)와 같이 디스에이블 신호(disable)가 하이로 제어 신호 발생부(270)에 입력되어진다.Accordingly, when the comparator 250 compares the output Va of the pulse generator 240 with the output ATDSUM of the pulse adder 220, the pulses Vb corresponding to two signal differences are shown in FIG. As it occurs as shown in d), the disable latch 260 is set, and a disable signal (disable) is input to the control signal generator 270 as high as shown in FIG.

따라서, 디스에이블 래치(260)에서 하이 펄스(disable)를 입력받은 제어 신호 발생부(270)가 제어 신호(CTL1,CTL2)를 발생시키지 않으므로 메모리 셀에 저장된 데이타는 소정의 충분한 시간동안 외부로 전송되지 않는다.Therefore, since the control signal generator 270 that receives the high pulse from the disable latch 260 does not generate the control signals CTL 1 and CTL 2 , the data stored in the memory cell is externally stored for a predetermined time. Is not sent to.

이 후, 오류 데이타의 전송이 없는 상태에서 소정 시간이 경과되어 정상 동작 상태가 되면 어드레스 래치(260)에서 로우 신호(disable)를 출력하게 된다.Thereafter, when a predetermined time has elapsed in a state where no error data is transmitted, a low signal is output from the address latch 260.

이때, 제어 신호 발생부(270)는 어드레스 래치(260)에서 로우 신호(disable)를 입력받음으로 제6도(f)와 같이 하이 신호(DIS-OK)를 출력하게 되고 이 하이 신호(DIS-OK)를 입력받은 리세트부(280)는 어드레스 래치(230)와 디스에이블 래치(260)를 리세트시키게 된다.At this time, the control signal generator 270 receives the low signal (disable) from the address latch 260 and outputs the high signal DIS-OK as shown in FIG. The reset unit 280 receiving the OK) resets the address latch 230 and the disable latch 260.

따라서, 어드레스 래치(230)와 디스에이블 래치(260)이 리세트된 후 외부의 어드레스(A1∼An)가 입력됨에 따라 펄스 합산부(220)에서 정상적인 폭의 펄스(ATDSUM)를 출력하면 상기 디스에이블 래치(260)의 로우 신호(disable)가 입력되는 제어 신호 발생부(270)는 메모리 셀의 데이타가 외부로 전송되도록 제어 신호(CTL1,CTL2)를 발생시키게 된다.Therefore, when the address latch 230 and the disable latch 260 are reset and the external addresses A 1 to A n are input, the pulse summing unit 220 outputs the pulse ATDSUM having a normal width. The control signal generator 270, to which the low signal of the disable latch 260 is input, generates the control signals CTL 1 and CTL 2 to transmit data of the memory cell to the outside.

상기에서 상세히 설명한 바와 같이 본 발명은 시스템 잡음에 의해 외부 어드레스가 순간적으로 토글하는 경우 또는 내부 잡음에 의해 내부 어드레스가 순간적으로 토글하는 경우 시스템의 동작을 중단시켜 오류 데이타의 전송을 방지하므로써 시스템의 오동작을 방지할 수 있는 효과가 있다.As described in detail above, the present invention prevents transmission of error data by stopping operation of the system when the external address is momentarily toggled due to system noise or when the internal address is momentarily toggled due to internal noise. There is an effect that can prevent.

Claims (6)

각각의 어드레스(A1∼An)의 천이 검출에 따른 펄스(ATD1∼ATDn)를 발생시키는 다수개의 펄스 발생부(211∼212)와, 이 펄스 발생부(211∼212)의 펄스(ATD1∼ATDn)를 논리 조합하여 하나의 펄스(ATDSUM)를 발생시키는 펄스 합산부(220)와, 상기 펄스(ATDSUM)가 입력되면 하이로 인에이블되는 어드레스 래치(230)와, 이 어드레스 래치(230)의 출력(Vc)이 로우에서 하이로 천이할 때 펄스(Va)를 발생시키는 펄스 발생부(240)와, 이 펄스 발생부(240)의 출력(Va)과 상기 펄스 합산부(220)의 출력(ATDSUM)을 비교하여 펄스 폭의 차를 연산하는 비교부(250)와, 이 비교부(250)의 비교 결과(Vb)를 래치하여 래치 신호(disable)를 출력하는 디스에이블 래치(250)와, 이 디스에이블 래치(250)의 출력 신호(disable)가 로우일 때 상기 펄스 합산부(220)의 출력(ATDSUM)을 입력으로 하여 제어 신호(CTL1,CTL2)를 발생시키는 제어 신호 발생부(270)로 구성하여 상기 비교 결과(Vb)가 하이이면 상기 래치 신호(disable)를 하이로 출력함에 의해 상기 제어 신호 발생부(270)의 동작을 중지시키는 것을 특징으로 하는 메모리의 오동작 방지 회로.A plurality of pulse generators 211 to 212 for generating pulses ADT 1 to ATD n according to the transition detection of each of the addresses A 1 to A n , and the pulses of the pulse generators 211 to 212. A pulse summing unit 220 for logically combining ATD 1 to ATD n to generate one pulse ATDSUM, an address latch 230 that is enabled high when the pulse ATDSUM is input, and this address latch A pulse generator 240 that generates a pulse Va when the output Vc of the 230 transitions from low to high, the output Va of the pulse generator 240 and the pulse summing unit 220 Comparator 250 for calculating the difference in pulse width by comparing the output ATDSUM and disable latch for latching the comparison result Vb of the comparator 250 and outputting a latch signal (disable). When the output signal (disable) of the disable latch 250 is low, the output signal ATDSUM of the pulse adder 220 is input to control signals CTL 1 and CTL 2 . The control signal generator 270 generates the latch signal disable when the comparison result Vb is high, thereby stopping the operation of the control signal generator 270. Memory malfunction prevention circuit. 제1항에 있어서, 펄스 발생부(240)는 어드레스 천이 검출에 따른 펄스의 폭과 동일한 펄스(Va)를 발생시키는 것을 특징으로 하는 메모리의 오동작 방지 회로.2. The circuit of claim 1, wherein the pulse generator (240) generates a pulse (Va) equal to the width of the pulse according to the address transition detection. 제1항에 있어서, 펄스 합산부(220)는 리세트부(280)의 하이 신호에 인에이블되어 펄스 발생부(211∼212)의 출력(ATD1∼ATDn)을 논리 조합하는 낸드 게이트(NA11)로 구성한 것을 특징으로 하는 메모리의 오동작 방지 회로.The NAND gate of claim 1, wherein the pulse summing unit 220 is enabled by the high signal of the reset unit 280 to logically combine the outputs ADT 1 to ADT n of the pulse generators 211 to 212. NA 11 ) memory malfunction prevention circuit. 제1항에 있어서, 비교부(250)는 펄스 합산부(220)의 출력(ATDSUM)을 반전시키는 인버터(IN14)와, 이 인버터(IN14)의 출력과 상기 펄스 발생부(240)의 출력(Va)을 논리 조합하는 낸드 게이트(NA12)와, 이 낸드 게이트(NA12)의 출력을 반전시켜 디스에이블 래치(260)의 세트 단자에 출력하는 인버터(IN5)로 구성한 것을 특징으로 하는 메모리의 오동작 방지 회로.The method of claim 1, wherein the comparison unit 250 of the output and the pulse generating section 240 of the inverter (IN 14) and the inverter (IN 14) for inverting the output (ATDSUM) of the pulse summation unit 220 NAND gate NA 12 that logically combines the output Va and an inverter IN 5 that inverts the output of the NAND gate NA 12 and outputs the set terminal of the disable latch 260. Memory malfunction prevention circuit. 제1항에 있어서, 시스템의 전원 온시 소정 시간동안 하이 신호(PWR-ON)를 출력하는 전원 검출부(290)와, 이 전원 검출부(290)의 출력(PWR-ON)과 제어 신호 발생부(270)의 출력(DIS-OK)을 논리 조합하여 어드레스 래치(230)와 디스에이블 래치(260)를 리세트시키는 리세트부(280)를 포함하여 구성한 것을 특징으로 하는 메모리의 오동작 방지 회로.The power supply detector 290 of claim 1, which outputs a high signal PWR-ON for a predetermined time when the system is powered on, and an output PWR-ON and a control signal generator 270 of the power detector 290. And a reset unit (280) for resetting the address latch (230) and the disable latch (260) by a logical combination of the outputs (DIS-OK). 제1항에 있어서, 리세트부(280)는 제어 신호 발생부(270)의 출력(DIS-OK)과 전원 검출부(290)의 출력(PWR-ON)을 논리 조합하는 노아 게이트(NR15)와, 이 노아 게이트(NR15)의 로우 출력을 반전하여 어드레스 래치(230)와 디스에이블 래치(260)를 리세트시키는 인버터(IN16)와, 이 인버터(IN16)의 로우 신호를 반전하여 펄스 합산부(220)를 인에이블시키는 인버터(IN17)로 구성한 것을 특징으로 하는 메모리의 오동작 방지 회로.The NR 15 of claim 1, wherein the reset unit 280 logically combines the output DIS-OK of the control signal generator 270 and the output PWR-ON of the power detector 290. And an inverter IN 16 which inverts the low output of the noah gate NR 15 to reset the address latch 230 and the disable latch 260, and inverts the low signal of the inverter IN 16 . And a inverter (IN 17 ) for enabling the pulse summing unit (220).
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