KR0152161B1 - Band gap reference voltage generating circuit - Google Patents
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Abstract
본 발명은 일정한 밴드갭(Bandgap) 기준 전압을 발생 및 유지시켜 주기 위한 밴드갭 기준 전압 발생 회로에 관한 것이다.The present invention relates to a bandgap reference voltage generator circuit for generating and maintaining a constant bandgap reference voltage.
본 발명은 전류 입력단에 일단이 연결되고 타단으로 기준 전압(Vref)이 출력되는 제1저항(R3), 상기 제1저항(R3)의 타단과 접지에 양단이 연결된 제2저항(R4), 및 상기 제1저항(R3)의 타단에 베이스가 각각 연결된 제1 및 제2npn트랜지스터(Q9, Q10)를 포함하여 구성되어 밴드갭 기준 전압을 발생하는 밴드갭 기준 전압 발생회로에 있어서, 상기 제1 및 제2 npn트랜지스터(Q9, Q10)의 베이스에 양단이 연결되어 공정 산포에 따른 베이스-에미터 전압(Vbe)의 변화를 보상하는 제2저항(R10)을 더 포함하여 구성된다.According to the present invention, a first resistor R3 having one end connected to a current input terminal and a reference voltage Vref outputted at the other end thereof, a second resistor R4 having both ends connected to the other end of the first resistor R3 and the ground, and A bandgap reference voltage generation circuit including first and second npn transistors Q9 and Q10 having a base connected to the other end of the first resistor R3, respectively, to generate a bandgap reference voltage. Both ends are connected to the bases of the second npn transistors Q9 and Q10 to further include a second resistor R10 that compensates for the change in the base-emitter voltage Vbe according to the process dispersion.
따라서 본 발명은 공정 산포에 의한 전류 증폭율(β)을 저항에 의해 보상하므로써 퓨징이나 재핑의 필요성이 줄어들어 EDS 테스트 시간을 줄이고, 칩 크기를 줄임으로써 제조 원가를 줄일 수 있으며, 원하는 정확한 기준 전압(Reference Voltage)을 유지할 수 있는 효과가 있다.Therefore, the present invention reduces the need for fusing or zapping by compensating the current amplification ratio β due to process dispersion by resistance, reducing the EDS test time, and reducing the manufacturing cost by reducing the chip size, and reducing the desired reference voltage ( Reference Voltage) can be maintained.
Description
제1도는 종래의 밴드갭 기준 전압 발생 회로의 구성도.1 is a block diagram of a conventional bandgap reference voltage generation circuit.
제2도는 포화 전류의 변화에 따른 기준 전압(Vref)의 변화를 나타낸 도면.2 is a view showing a change in the reference voltage (Vref) according to the change in the saturation current.
제3도는 본 발명에 의한 밴드갭 기준 전압 발생 회로의 구성도.3 is a configuration diagram of a bandgap reference voltage generator circuit according to the present invention.
제4도는 포화 전류와 저항의 변화에 따른 기준전압의 변화를 나타낸 도면.4 is a diagram showing a change in reference voltage according to a change in saturation current and resistance.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 전류 미러 2 : 기준 전압 안정화부1: current mirror 2: reference voltage stabilizer
3 : 액티브 전류 발생부 4 : 기준 전압 발생부3: active current generator 4: reference voltage generator
41 : 기준 전류 발생부 Q1 내지 Q10 : 트랜지스터41: reference current generators Q1 to Q10: transistors
R1 내지 R10 : 저항 C1 : 캐패시터R1 to R10: resistor C1: capacitor
본 발명은 일정한 밴드갭(Bandgap) 기준 전압을 발생 및 유지시켜 주기 위한 밴드갭 기준 전압 발생 회로에 관한 것이다.The present invention relates to a bandgap reference voltage generator circuit for generating and maintaining a constant bandgap reference voltage.
제1도는 종래의 밴드갭 기준 전압 발생 회로의 구성도이고, 제2도는 포화 전류(Isat)의 변화에 따른 기준 전압(Vref)의 변화를 나타낸 도면이다.FIG. 1 is a block diagram of a conventional bandgap reference voltage generation circuit, and FIG. 2 is a diagram showing a change in the reference voltage Vref according to a change in the saturation current Isat.
종래의 밴드갭 기준 전압 발생 회로는 제1도에 도시한 바와 같이 밴드갭 기준 전압(Vref)을 발생하는 기준 전압 발생부(4), 기준 전압 발생부(4)에서 기준 전압(Vref)을 발생할 수 있도록 액티브 전류를 발생하여 기준 전압 발생부(4)로 공급하는 액티브 전류 발생부(3), 기준 전압 발생부(4)에서 발생된 기준 전압(Vref)을 안정화시키는 기준 전압 안정화부(2), 및 밴드갭 기준 전압 발생 회로의 동작시키기 위해 전류를 공급하는 전류 미러(1)로 구성된다.The conventional bandgap reference voltage generator circuit generates the reference voltage Vref in the reference voltage generator 4 and the reference voltage generator 4 that generate the bandgap reference voltage Vref as shown in FIG. An active current generator 3 for generating an active current to supply the reference voltage generator 4, and a reference voltage stabilizer 2 for stabilizing the reference voltage Vref generated by the reference voltage generator 4. And a current mirror 1 which supplies a current for operating the bandgap reference voltage generator circuit.
여기서, 전류 미러(1)는 전원(Vcc)에 에미터가 연결되고 전류 소오스(Is)에 콜렉터와 베이스가 연결된 pnp트랜지스터(Q1)와, 전원(Vcc)에 에미터가 연결되고 전류 소오스(Is)에 베이스가 연결되고 기준 전압 안정화부(2)에 콜렉터가 연결된 pnp트랜지스터(Q2)로 이루어진다.Here, the current mirror 1 has a pnp transistor Q1 having an emitter connected to a power source Vcc and a collector and a base connected to a current source Is, and an emitter connected to a power source Vcc and a current source Is. ) Is a pnp transistor (Q2) connected to the base and the collector connected to the reference voltage stabilizer (2).
또한, 기준 전압 안정화부(2)는 전류미러(1)의 pnp트랜지스터(Q2)의 콜렉터에 베이스가 연결되고 전원(Vcc)에 콜렉터가 연결된 npn트랜지스터(Q3), npn트랜지스터(Q3)의 에미터에 저항(R5)을 통해 에미터가 연결되고 액티브 전류 발생부(3)와 기준 전압 발생부(4)에 베이스가 연결된 pnp트랜지스터(Q4), pnp트랜지스터(Q4)의 베이스와 접지에 연결된 캐패시터(C1), pnp트랜지스터(Q4)의 콜렉터에 콜렉터와 베이스가 연결되고 접지에 저항(R6)을 통해 에미터가 연결된 npn트랜지스터(Q5), 및 전류 미러(1)의 pnp트랜지스터(Q2)의 콜렉터에 콜렉터가 연결되고 pnp트랜지스터(Q4)의 콜렉터에 베이스가 연결되고 접지에 저항(R7)을 통해 에미터가 연결되어 npn트랜지스터(Q5)와 함께 전류 미러를 형성하는 npn트랜지스터(Q6)로 구성된다.In addition, the reference voltage stabilizer 2 includes npn transistors Q3 and npn transistors Q3 having a base connected to the collector of the pnp transistor Q2 of the current mirror 1 and a collector connected to the power supply Vcc. A capacitor connected to the base and the ground of the pnp transistor Q4 and the pnp transistor Q4 having an emitter connected to the resistor R5 and having a base connected to the active current generator 3 and the reference voltage generator 4. C1), the npn transistor Q5 connected to the collector of the pnp transistor Q4 and the emitter connected to the ground via a resistor R6, and to the collector of the pnp transistor Q2 of the current mirror 1; The collector is connected, the base is connected to the collector of the pnp transistor Q4, and the emitter is connected to the ground through the resistor R7, and is composed of an npn transistor Q6 which forms a current mirror with the npn transistor Q5.
또한, 액티브 전류 발생부(3)는 기준 전압 안정화부(2)의 npn트랜지스터(Q3)의 에미터에 저항(R8)을 통해 에미터가 연결되고 기준 전압 발생부(4)에 콜렉터와 베이스가 연결된 pnp트랜지스터(Q7)와, npn트랜지스터(Q3)의 에미터에 저항(R9)을 통해 에미터가 연결되고 pnp트랜지스터(Q7)의 콜렉터에 베이스가 연결되고 기준 전압 안정화부(2)의 pnp트랜지스터(Q4)의 베이스와 기준 전압 발생부(4)에 콜렉터가 연결되어 pnp트랜지스터(Q7)와 전류 미러를 형성하는 pnp트랜지스터(Q8)로 구성된다.In addition, the active current generator 3 has an emitter connected to the emitter of the npn transistor Q3 of the reference voltage stabilizer 2 through a resistor R8 and a collector and a base connected to the reference voltage generator 4. The emitter is connected to the connected pnp transistor Q7 and the emitter of the npn transistor Q3 through a resistor R9, the base is connected to the collector of the pnp transistor Q7, and the pnp transistor of the reference voltage stabilizer 2 is connected. A collector is connected to the base of Q4 and the reference voltage generator 4 to form a pnp transistor Q7 and a pnp transistor Q8 that forms a current mirror.
또한, 기준 전압 발생부(4)는 기준 전압 안정화부(2)의 npn트랜지스터(Q3)의 에미터에 일단이 연결되고 타단으로 기준 전압(Vref)을 출력하는 저항(R3), 저항(R3)의 타단과 접지에 양단이 연결된 저항(R4), 저항(R3)의 타단에 베이스가 연결되고 액티브 전류 발생부(3)의 pnp트랜지스터(Q7)의 콜렉터에 콜렉터가 연결된 npn트랜지스터(Q9), npn트랜지스터(Q9)의 에미터에 일단이 연결된 저항(R1), 저항(R1)에 타단과 접지에 양단이 연결된 저항(R2), 및 저항(R3)의 타단에 베이스가 연결되고 액티브 전류 발생부(3)의 pnp트랜지스터(Q8)의 콜렉터에 콜렉터가 연결되고 저항(R1)의 타단에 에미터가 연결된 npn트랜지스터(Q10)로 구성된다.In addition, the reference voltage generator 4 includes a resistor R3 and a resistor R3 having one end connected to an emitter of the npn transistor Q3 of the reference voltage stabilizer 2 and outputting the reference voltage Vref to the other end. Npn transistor (Q9), npn whose base is connected to the other end of the resistor (R4) and the other end of the resistor (R3) and the collector is connected to the collector of the pnp transistor (Q7) of the active current generator (3) A resistor R1 having one end connected to the emitter of the transistor Q9, a resistor R2 having both ends connected to the resistor R1 and both ends connected to the ground, and a base connected to the other end of the resistor R3 and having an active current generator ( The collector is connected to the collector of the pnp transistor Q8 of 3) and the npn transistor Q10 is connected to the emitter at the other end of the resistor R1.
이와 같이 구성되는 종래의 기준 전압 발생 회로의 동작을 설명한다.The operation of the conventional reference voltage generator circuit configured as described above will be described.
전류 미러(1)의 pnp트랜지스터(Q1, Q2)를 통해 전류가 공급되면 기준전압 안정화부(2)의 npn트랜지스터(Q3)를 통해 기준 전압 발생부(4)와 액티브 전류 발생부(3)로 인가된다. 기준 전압 안정화부(2)의 npn트랜지스터(Q3)를 통해 공급되는 전류는 전류 미러로 이루어진 액티브 전류 발생부(3)의 pnp트랜지스터(Q7, Q8)를 동작시켜 액티브 전류가 기준 전압 발생부(4)의 npn트랜지스터(Q9, Q10)로 인가되도록 한다. 또한 기준 전압 발생부(4)의 npn트랜지스터(Q9, Q10)와 저항(R1)으로 루프가 형성되고 이 루프는 기준 전류를 결정하게 된다. 이때, 액티브 전류 발생부(3)의 전류 미러로 이루어진 pnp트랜지스터(Q7, Q8)는 npn트랜지스터(Q9, Q10)와 저항(R1)에 의해 결정된 기준 전류가 npn트랜지스터(Q9, Q10)에 동일하게 흐르게 한다.When current is supplied through the pnp transistors Q1 and Q2 of the current mirror 1, the npn transistor Q3 of the reference voltage stabilizer 2 is supplied to the reference voltage generator 4 and the active current generator 3. Is approved. The current supplied through the npn transistor Q3 of the reference voltage stabilizer 2 operates the pnp transistors Q7 and Q8 of the active current generator 3 made of a current mirror so that the active current is the reference voltage generator 4. Npn transistors Q9 and Q10. In addition, a loop is formed of the npn transistors Q9 and Q10 and the resistor R1 of the reference voltage generator 4 to determine the reference current. At this time, in the pnp transistors Q7 and Q8 including the current mirror of the active current generator 3, the reference currents determined by the npn transistors Q9 and Q10 and the resistor R1 are equal to the npn transistors Q9 and Q10. Let it flow
한편, 설정된 기준 전압은 기준 전압 안정화부(2)의 캐패시터(C1)에 의해 설정된 기준 전압이 안정화된다.The reference voltage set by the capacitor C1 of the reference voltage stabilizer 2 is stabilized.
종래의 밴드갭 기준 전압 발생 회로는 온도에 따라 일정한 기준 전압을 유지하였다. 그런데, 기준 전압(Vref)은Conventional bandgap reference voltage generation circuits maintain a constant reference voltage with temperature. However, the reference voltage Vref is
이 되고, 제2도에 도시한 바와 같이 공정에 따른 포화(Saturation) 전류(Is)의 변화에 따라 베이스-에미터 전압(Vbe)이 변화되어 기준 전압(Vref)이 변화하게 된다.As shown in FIG. 2, the base-emitter voltage Vbe is changed according to the change of the saturation current Is according to the process, so that the reference voltage Vref is changed.
이와 같이 공정 산포에 따라 변화되는 기준 전압은 트리밍(Trimming) 방법으로 퓨징(Fusing) 이나 제너 재핑(Zener Zapping)을 이용하여 일정하게 유지되었다.As such, the reference voltage changed according to the process spread was kept constant using fusing or zener zapping by trimming.
그런데, 종래의 밴드갭 기준 전압 발생 회로는 포화 전류(Isat)의 변화에 따라 기준 전압(Vref) 변화의 값이 크게 되면 퓨징이나 재핑에 의해 설계된 저항값들이 크게 되어 기준 전압(Vref)의 최종 산포가 크게 되는 문제점이 있었다. 또한, 종래의 밴드갭 기준 전압 회로는 퓨징이나 재핑 저항 설계에 의해 칩의 크기가 크게 되어 원가가 상승되고 EDS 테스트시 퓨징이나 재핑으로 테스트 시간의 손실을 가져오는 문제점이 있었다.However, in the conventional bandgap reference voltage generation circuit, when the value of the change of the reference voltage Vref increases with the change of the saturation current Isat, the resistance values designed by fusing or zapping become large, resulting in the final distribution of the reference voltage Vref. There was a problem that becomes large. In addition, the conventional bandgap reference voltage circuit has a problem in that the size of the chip is increased due to the fusing or the zapping resistor design, resulting in a cost increase and a loss of test time due to the fusing or the zapping during the EDS test.
상기 문제점을 개선하기 위한 본 발명은 칩의 크기 및 EDS시 퓨징이나 재핑을 해야함에 따라 원가가 상승되는 요인을 제거하고, 공정 산포에 의한 변화를 감소시켜, 정확한 기준 전압을 유지시키기 위한 밴드갭 기준 전압 발생 회로를 제공함에 그 목적이 있다.In order to solve the above problems, the present invention eliminates the cost increase as the size of the chip and the need for fusing or zapping during EDS, and reduces the variation due to process dispersion, thereby maintaining a accurate reference voltage. The purpose is to provide a voltage generator circuit.
상기 목적을 달성하기 위해 본 발명에 의한 밴드갭 기준 전압 발생 회로는 전류 입력단에 일단이 연결되고 타단으로 기준 전압이 출력되는 제1저항, 상기 제1저항의 타단과 접지에 양단이 연결된 제2저항, 및 상기 제1저항의 타단에 베이스가 각각 연결된 제1 및 제2 npn트랜지스터를 포함하여 구성되어 밴드갭 기준 전압을 발생하는 밴드갭 기준 전압 발생 회로에 있어서, 상기 제1 및 제2 npn트랜지스터의 베이스에 양단이 연결되어 공정 산포에 다른 베이스-에미터 전압의 변화를 보상하는 제3저항을 더 포함하여 구성되는 것을 특징으로 한다.In order to achieve the above object, a bandgap reference voltage generation circuit according to the present invention includes a first resistor having one end connected to a current input terminal and a reference voltage output to the other end, and a second resistor connected to both ends of the first resistor and the ground. And a first and second npn transistors each having a base connected to the other end of the first resistor, the bandgap reference voltage generating circuit generating a bandgap reference voltage, the first and second npn transistors of the first and second npn transistors; Both ends are connected to the base, characterized in that it further comprises a third resistor for compensating for the variation of the other base-emitter voltage in the process distribution.
이하 첨부한 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
제3도는 본 발명에 의한 밴드갭 기준 전압 발생 회로의 구성도이고, 제4도는 포화 전류(Isat)와 저항(R10)의 변화에 따른 기준 전압의 변화를 나타낸 도면이다.3 is a configuration diagram of a bandgap reference voltage generator circuit according to the present invention, and FIG. 4 is a diagram showing a change in the reference voltage according to the change in the saturation current Isat and the resistor R10.
본 발명에 의한 밴드갭 기준 전압 발생 회로는 제3도에 도시한 바와 같이 종래의 밴드갭 기준 전압 발생 회로의 기준 전압 발생부(4)에서 기준전류를 발생하는 기준 전류 발생부(41)내의 npn트랜지스터(Q9, Q10)의 베이스에 양단이 연결되어 공정 산포에 따른 베이스-에미터 전압(Vbe)의 변화를 보상하는 저항(R10)을 더 포함시켜 구성한다.In the bandgap reference voltage generator circuit according to the present invention, as shown in FIG. 3, npn in the reference current generator 41 which generates a reference current in the reference voltage generator 4 of the conventional bandgap reference voltage generator circuit. Both ends are connected to the bases of the transistors Q9 and Q10 to further include a resistor R10 that compensates for the change in the base-emitter voltage Vbe according to the process dispersion.
즉, 본 발명에 의한 밴드갭 기준 전압 발생회로는 제3도에 도시한 바와 같이 전류 미러(1), 기준 전압 안정화부(2), 액티브 전류 발생부(3), 및 기준 전압 발생부(4)로 구성되며, 전류 미러(1), 기준 전압 안정화부(2), 및 액티브 발생부(3)의 구성 및 동작은 제1도의 종래의 기준 전압 발생 회로와 동일하므로 설명은 생략하기로 한다. 또한, 기준 전압 발생부(4)는 종래의 기준 전압 발생 회로의 기준 전압 발생부(4)와 동일하게 직렬 연결되어 기준 전압을 출력하는 저항(R3, R4), 및 기준 전류를 발생하는 기준 전류 발생부(41)로 구성된다.That is, the bandgap reference voltage generator circuit according to the present invention includes a current mirror 1, a reference voltage stabilizer 2, an active current generator 3, and a reference voltage generator 4 as shown in FIG. ), And the configuration and operation of the current mirror 1, the reference voltage stabilizer 2, and the active generator 3 are the same as those of the conventional reference voltage generator of FIG. In addition, the reference voltage generator 4 is connected in series with the reference voltage generator 4 of the conventional reference voltage generator, and resistors R3 and R4 for outputting a reference voltage, and a reference current for generating a reference current. It is comprised by the generating part 41.
여기서, 기준 전류 발생부(41)는 종래와 동일하게 저항(R3)에 베이스가 연결되고 액티브 전류 발생부(3)의 pnp트랜지스터(Q7)의 콜렉터에 콜렉터가 연결된 npn트랜지스터(Q9), npn트랜지스터(Q9)의 에미터에 일단이 연결된 저항(R1), 저항(R1)의 타단과 접지에 양단이 연결된 저항(R2), 저항(R3)의 타단에 베이스가 연결되고 액티브 전류 발생부(3)의 pnp트랜지스터(Q8)의 콜렉터에 콜렉터가 연결되고 저항(R1)의 타단에 에미터가 연결된 npn트랜지스터(Q10), 및 npn트랜지스터(Q9, Q10)의 베이스에 양단이 연결되어 공정 산포에 따른 베이스-에미터 전압(Vbe)의 변화를 보상하는 저항(R10)으로 구성된다.Here, the npn transistors Q9 and npn transistors having a base connected to the resistor R3 and having a collector connected to the collector of the pnp transistor Q7 of the active current generator 3 as in the related art. A resistor R1 having one end connected to the emitter of Q9, a resistor R2 having both ends connected to the other end of the resistor R1, and a ground connected to the other end of the resistor R3, and an active current generator 3 Npn transistor (Q10) connected to the collector of the pnp transistor (Q8) of the transistor and the emitter is connected to the other end of the resistor (R1), and both ends connected to the base of the npn transistor (Q9, Q10) base according to the process distribution It consists of a resistor R10 that compensates for changes in emitter voltage Vbe.
이와 같이 구성되는 본 발명에 의한 밴드갭 기준 전압 발생 회로의 동작을 설명한다.The operation of the bandgap reference voltage generation circuit according to the present invention configured as described above will be described.
제3도에 도시한 바와 같이 npn트랜지스터(Q9, Q10)의 베이스 사이에 저항 (R10)을 연결하므로써 베이스-에미터 전압(Vbe)의 변화에 따른 기준 전압(Vref)의 변화를 줄일 수 있다. 이때, 저항(R10)에 의한 관계식은As shown in FIG. 3, the resistance R10 is connected between the bases of the npn transistors Q9 and Q10 to reduce the change of the reference voltage Vref caused by the change of the base-emitter voltage Vbe. At this time, the relation by the resistance (R10) is
이 된다. 여기서, A는 npn트랜지스터(Q9, Q10)의 면적비이고, Vt는 서멀전압(Thermal Voltage)으로, 25℃에서 26㎷ 이며, KT/q로 나타낼 수 있다. 이때, K는 볼쯔만(Voltzman) 상수이고, T는 절대 온도이고, q는 전하량(1.602e-19)이다.Becomes Here, A is the area ratio of the npn transistors Q9 and Q10, and Vt is a thermal voltage, which is 26 mA at 25 ° C., and can be represented by KT / q. Where K is the Boltzman constant, T is the absolute temperature and q is the charge (1.602e-19).
또한, 베이스-에미터 전압(Vbe)과 포화 전류(Isat)는In addition, the base-emitter voltage (Vbe) and the saturation current (Isat)
이다. 여기서, q는 전하량(1.602e-19)이고, Ae는 에미터의 면적이고, Dn은 에미터 전자의 확산 상수이고, ni는 진성 캐리어의 농도이고, Qb는 베이스에 돕핑(Dopping)되는 전하수(Wb*NA)이다.to be. Where q is the charge amount (1.602e-19), Ae is the area of the emitter, Dn is the diffusion constant of the emitter electrons, ni is the concentration of the intrinsic carrier, and Qb is the number of charges doped to the base. (Wb * NA).
고정된 공정에서 위의 식(3)에서 q, Ae, Dn, 및 ni의 값은 일정하게 정해져있는 상수이므로 공정 산포에 따라 변화할 수 있는 인자는 베이스의 폭(Wb)이다. 그런데, 위의 식(3)에 나타낸 바와 같이 베이스의 폭(Wb)이 변화하게 되면 베이스에 돕핑되는 전하의 수(Qb)가 변화하게 되어 포화전류(Isat)가 변화하게 된다. 또한, 포화 전류(Isat)의 변화는 위의 식(3)에 나타낸 바와 같이 베이스-에미터 전압(Vbe)에 영향을 주어 기준 전압(Vref)의 값을 변화시키게 된다. 또한, 베이스 폭(Wb)의 변화는 공정 산포에 의한 전류 증폭율(β)에 직접적인 영향을 준다. 즉, 베이스의 폭(Wb)이 줄어들면 그만큼 에미터 전자의 유입을 많이 가져오므로 전퓨 증폭율(β)이 증가하게 되고, 베이스의 폭(Wb)이 늘어나면 그만큼 전류 증폭율(β)은 감소하게 된다. 따라서, 전류 증폭율(β)의 변화는 위의 식(2)에 나타낸 바와 같이 기준 전압(Vref)의 변화를 가져오게 된다.In the fixed process, the values of q, Ae, Dn, and ni in Equation (3) above are constants. Therefore, the factor that can change according to the process spread is the width of the base (Wb). However, as shown in Equation (3), when the width Wb of the base is changed, the number Qb of the charges doped to the base is changed to change the saturation current Isat. In addition, the change of the saturation current Isat affects the base-emitter voltage Vbe as shown in Equation (3) above to change the value of the reference voltage Vref. Also, the change in base width Wb directly affects the current amplification factor β due to process dispersion. That is, as the width Wb of the base decreases, the inflow of emitter electrons increases, and thus the pre-fuel amplification rate β increases. As the width Wb of the base increases, the current amplification rate β increases accordingly. Will decrease. Therefore, the change in the current amplification ratio β causes a change in the reference voltage Vref as shown in equation (2) above.
이와 같이 기준 전압(Vref)이 포화 전류(Isat)의 변화에 따라 변화하는 베이스-에미터 전압(Vbe)에 따라 변화하므로, 이러한 변화량을 상쇄시키기 위해 위의 식(2)에서 보는 바와 같이 제2항에 베이스-에미터 전압(Vbe)의 변화를 보상하는 R10/β의 성분을 포함시킨다.In this way, since the reference voltage Vref changes according to the base-emitter voltage Vbe that changes according to the change of the saturation current Isat, the second voltage as shown in Equation (2) above to compensate for the change amount. The term contains a component of R10 / β that compensates for the change in base-emitter voltage (Vbe).
즉, 베이스 폭(Wb)이 작아짐에 따라 전류 증폭율(β)이 증가하게 되고 포화 전류(Isat)가 증가하여 베이스-에미터 전압(Vbe)은 위의 식(3)에 따라 감소한다. 그러나, R10/β에 의해 위의 식(2)의 제2항이 전류 증폭율(β)의 증가에 따라 증가하므로 기준 전압(Vref)은 일정하게 유지된다. 또한, 베이스 폭(Wb)이 커짐에 따라 전류 증폭율(β)이 감소하게 되고 포화 전류(Isat)가 감소하여 베이스-에미터 전압(Vbe)의 위의 식(3)에 따라 증가한다. 그러나, R10/β에 의해 위의 식(2)의 제2항이 전류 증폭율(β)의 감소에 따라 감소하므로 기준 전압(Vref)은 일정하게 유지된다.That is, as the base width Wb decreases, the current amplification factor β increases and the saturation current Isat increases, so that the base-emitter voltage Vbe decreases according to Equation (3) above. However, the reference voltage Vref is kept constant because R2 / B increases as the second term in the above equation (2) increases with the increase of the current amplification factor beta. Further, as the base width Wb increases, the current amplification factor β decreases and the saturation current Isat decreases, increasing according to equation (3) above the base-emitter voltage Vbe. However, the reference voltage Vref remains constant since R10 / β decreases the second term of Equation (2) as the current amplification ratio β decreases.
따라서 공정 산포에 따른 전류 증폭율(β)의 변화량이 기준 전압(Vref)에 미치는 영향이 위의 식(2)에서 보는 바와 같이 상쇄되어 나타나므로 제4도에 도시한 바와 같이 일정한 기준 전압(Vref)을 얻을 수 있게 된다. 즉, 제4도에 도시된 바와 같이 공정 산포에 의한 전류 증폭율(β)을 저항(R10)에 의해 보상하여 일정한 기준 전압(Vref)을 유지시켜 준다.Therefore, the influence of the variation of the current amplification ratio β on the reference voltage Vref due to the process dispersion is canceled as shown in Equation (2) above, so that the constant reference voltage Vref as shown in FIG. ) Can be obtained. That is, as shown in FIG. 4, the current amplification factor β due to process dispersion is compensated by the resistor R10 to maintain a constant reference voltage Vref.
이상에서 설명한 바와 같이 본 발명에 의한 밴드갭 기준 전압 보상 회로는 공정 산포에 의한 변화 전류 증폭율(β)을 저항(R10)에 의해 보상하므로써 퓨징이나 재핑의 필요성이 줄어들어 EDS 테스트 시간을 줄이고, 칩 크기를 줄임으로써 제조 원가를 줄일 수 있으며, 원하는 정확한 기준 전압(Reference Voltage)을 유지할 수 있는 효과가 있다.As described above, the bandgap reference voltage compensation circuit according to the present invention compensates the change current amplification ratio β due to process dispersion by the resistor R10, thereby reducing the need for fusing or zapping, thereby reducing the EDS test time, and reducing the chip. Reducing the size can reduce the manufacturing cost, and has the effect of maintaining the desired accurate reference voltage (Reference Voltage).
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