JPS63227050A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体記憶装置に係わり、特に溝掘り型キャ
パシタの上に縦型ＭＯ５Ｉ−ランジスタを形成した半導
体記憶装置及びその製造方法に関する。

（従来の技術） 近年、半導体記憶装置の記憶容量は益々増大の一途を辿
り、４Ｍ、１６ＭビットのＤＲＡＭも試作開発されてい
る。この種の装置では、素子の微細化に伴いキャパシタ
容量が小さくなるので、キャパシタ面積を大きくするた
め゛に溝掘リキャパシタの技術を採用している。また、
溝掘り型キャパシタの上に縦型ＭＯ３）ランジスタを形
成して、素子占を面積の一層の縮小をはかったものも提
案されている（日経マイクロデバイス、　８１３−３月
。

９８５〜８７）。

しかしながら、この構造にあっては次のような問題があ
る。即ち、縦型ＭＯ３）ランジスタのゲート電極はドレ
イン領域で囲まれており、ゲート／ドレイン間のキャパ
シタンスが大きくなり、その結果動作速度が遅くなる。

また、ソース領域は溝の側壁に形成しなければならない
ので、ソース領域の形成に固相拡散法を用いる必要があ
り、その制御性が困難であり且つ製造工程が煩雑である
等の問題があった。

（発明が解決しようとする問題点） このように従来、溝堀り型キャパシタの上に縦型ＭＯＳ
トランジスタを形成した半導体記憶装置においては、ソ
ース領域の形成が困難であることと、動作速度が遅いと
云う問題があった。

本発明は上記事情を考慮してなされたもので、その目的
とするところは、ソース領域の形成が簡単で、且つゲー
ト／ドレイン間のキャパシタンスを小さくすることがで
き、製造工程の容易化及び動作速度の高速化をはかり得
る半導体記憶装置を提供することにある。

また、本発明の他の目的は、上記半導体記憶装置を簡易
に実現し得る半導体記憶装置の製造方法を提供すること
にある。

［発明の構成］ （問題点を解決するための手段） 本発明の骨子は、溝の途中に段差平面部を設けることに
より、ソース領域をイオン注入等により形成すると共に
、ソース・ドレイン領域をゲート電極の周囲の一部に形
成することにある。

即ち本発明は、溝掘り型キャパシタの上に縦型ＭＯＳト
ランジスタを形成してなる半導体記憶装置において、半
導体基板に設けられた途中に段差平面部を有する溝部と
、この溝部の段差平面部よりも深い位置に第１の絶縁膜
を介して埋込まれたキャパシタ電極と、前記溝部の段差
平面部に形成されたソース領域と、前記基板表面に選択
的に形成されたドレイン領域と、前記キャパシタ電極上
の溝部内に第２の絶縁膜を介して埋込まれたゲート電極
とを設けるようにしたものである。

また本発明は、上記構造の半導体記憶装置の製造方法に
おいて、半導体基板に溝部を形成すると共にこの溝部の
途中に段差平面部を形成したのち、前記溝部の段差平面
部よりも深い位置に第１の絶縁膜を介してキャパシタ電
極を埋込み、次いでイオン注入により前記基板の表面の
一部及び段差平面部に不純物をドープしてソース・ドレ
イン領域を形成し、しかるのち前記溝部に第２の絶縁膜
を介してゲート電極を埋込むようにした方法である。

（作用） 本発明によれば、ソース領域が溝部の側壁でなく段差平
面部に形成されることになるので、ソース領域の形成に
固相拡散等を用いる必要なく、イオン注入で容易に形成
することができる。しかも、ドレイン領域がゲート電極
の周囲の一部に形成されるので、ゲート／ドレイン間の
キャパシタンスを小さくすることができ、これにより動
作速度が遅くなる等の不都合を避けることが可能となる
。

（実施例） 以下、本発明の詳細を図示の実施例によって説明する。

第１図は本発明の一実施例に係わる半導体記憶装置の概
略構造を示す断面図である。この装置は、溝堀り型キャ
パシタの上に縦型ＭＯＳトランジスタを形成して、１ト
ランジスタ／１キャパシタのＤＲＡＭセルを構成したも
のである。

図中１１はｐ＋型Ｓｉ基板であり、この基板１１上には
ｐ−型エピタキシャル層１２が成長形成されている。エ
ピタキシャル成長層１２には基板１１に達する溝部１３
が形成されており、この溝部工３の途中には段差平面部
１３ａが形成されている。溝部１３の段差平面部１３ａ
よりも低い位置には第１のゲート酸化膜１４を介してキ
ャパシタ電極１５が埋込まれている。段差平面部１３ａ
にはイオン注入によりソース領域が形成され、溝部１３
の開口周辺のエピタキシャル層１２の一部にはイオン注
入によりドレイン領域１７が形成されている。また、溝
部１３内には第２のゲート酸化膜１８を介してゲート電
極１９が埋込まれている。なお、図中２０は素子分離用
酸化膜を示している。

この構造では、ソース・ドレイン領域１６゜１７及びゲ
ート電極１９が縦型ＭＯＳ）ランジスタ２１を形成し、
キャパシタ電極１４とこれに対向するｐ十型Ｓｉ基板１
１とが溝掘り型キャパシタ２２を形成している。そして
、ソース領域１６とキャパシタ電極１５はその間の酸化
膜１４を除去することによって接触している。なお、ト
ランジスタ２１のドレイン領域１７は第２図に示す如く
ビット線２３に接続され、ゲート電極１９がワード線２
４に接続されるものとなっている。

次に、上記構造のメモリセルの製造方法について、第３
図を参照して説明する。

まず、第３図（ａ）に示す如く、ｐ中型Ｓｔ基板１１上
にＬＰＥ法を用いてｐ−型エピタキシャル層１２を成長
形成する。続いて、ＬＯＣＯ８法により素子分離用の酸
化膜２０を形成し、その後全面にＣＶＤ−５ｉ０２膜３
１を堆積する。

次いで、第３図（ｂ）に示す如く、所望のパターンにレ
ジストマスク３２を形成し、ＲＩＥ法により溝形成のた
めの選択エツチングを行う。このときのエツチング深さ
は、次の工程におけるエツチングにより溝部１３の底部
が基板１１内に位置するように決定すればよい。次いで
、第３図（Ｃ）に示す如く、広い開口部を持つレジスト
マスク３３を付は直し、ＲＩＥ法により再度溝部１３の
形成のための選択エツチングを行う。これにより、溝部
１３の底部が基板１１内に達し、エピタキシャル層１２
内に段差平面部１３ａが形成されることになる。

次いで、第３図（ｄ）に示す如く、レジストマスク３３
を除去したのち、熱酸化により溝部１３の壁面に第１の
ゲート酸化ＪＬ１１４を形成する。続いて、溝部１３内
にポリＳｉ膜からなるキャパシタ電極１５を埋込む。な
お、このキャパシタ電極１５の埋込み形成は、基板上の
全面にポリＳｉ膜を堆積したのち、エッチバックにより
溝部１３以外のポリＳｉ膜が除去されるまでエツチング
を行えばよい。次いで、第３図（ｅ）に示す如く、キャ
パシタ電極１５を溝部１３の段差平面部１３ａよりも深
い位置までエッチバックにより除去し、さらに露出した
酸化膜１４を除去する。次いで、第３図（ｆ）に示す如
く、再度溝部１３内にポリＳｉ膜を埋込み、このポリＳ
ｉ膜を段差平面部１３ａと面一となるまでエッチバック
する。これにより段差平面部１３ａに接する側壁の一部
がキャパシタ電極１５と接触することになる。

次いで、第３図（ｇ）に示す如く、５ｉ０２のエッチバ
ックにより、ＳｉＯ２膜３１を除去する。

このとき、溝部１３の左側では５ｉ０２膜厚が右側より
も厚いので、溝部１３の左側には５ｉ０２膜が残る。つ
まり、前記ＬＯＣＯ３法により形成した索子分離用酸化
膜２０のみを残存させる。次いで、第３図（ｈ）に示す
如く、砒素（Ａｓ”）を垂直にイオン注入し、ソース領
域１６及びドレイン領域１７を形成する。これにより、
ソース・ドレイン領域１６．１７は、容易且つ制御性良
く形成されることになる。なお、このとき砒素を垂直に
イオン注入するのは、チャネルとなる溝部１３の側壁に
砒素が注入されるのを防止するためである。

これ以降は、溝部１３の壁面及び露出しているキャパシ
タ電極の表面を熱酸化して第２のゲート酸化膜１８を形
成したのち、溝部１３内にポリＳｉからなるゲート電極
１９を埋込むことにより、前記第１図に示す構造が実現
されることになる。

かくして製造された本装置においては、溝掘り型キャパ
シタの上に縦型ＭＯＳトランジスタを積層した構造とな
り、索子占存面積を大幅に小さくすることができ、集積
度の向上に有効である。また、ソース領域１６が溝部１
３の段差平面部１３ａに形成されることから、ソース領
域１６の形成にイオン注入法を用いることができる。従
って、ソース領域形成のための不純物ドープの制御性を
良くすることができ、且つその製造工程の簡略化をはか
り得る。さらに、ドレイン領域１７をゲート電極１９の
周囲の一部に形成しているので、ゲート／ドレイン間の
キャパシタンスを小さくすることが可能であり、動作速
度の高速化をはかることができる。

なお、本発明は上述した実施例に限定されるものではな
い。例えば、前記溝部の形成工程としては、最初に開口
の大きな溝を形成し、この溝の底部の一部に更に深い溝
を形成するようにしてもよい。また、キャパシタ電極の
埋込みとソース・ドレイン領域の形成順序は実施例と逆
にすることも可能である。また、半導体基板は結晶基板
上にエピタキシャル層を形成したものに限らず、結晶基
板のみで代用することもできる。この場合、前記キャパ
シタ電極に対向する部分に基板と逆導電型の不純物導入
層を形成すればよい。その他、本発明の要旨を逸脱しな
い範囲で、種々変形して実施することができる。

［発明の構成コ 以上詳述したように本発明によれば、溝部の途中に段差
平面部を形成したことにより、ソース領域をイオン注入
等の手法により簡易に形成することができ、さらにドレ
イン領域をゲート電極の周囲の一部に形成したことによ
り、ゲート／ドレイン間のキャパシタンスを小さくする
ことができる。従って、溝堀り型キャパシタの上に縦型
ＭＯＳトランジスタを形成した半導体記憶装置の動作速
度の高速化及び製造工程の簡略化をはかり得、その有用
性は絶大である。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる半導体記憶装置の概
略構造を示す断面図、第２図は上記装置の回路構成図、
第３図は上記装置の製造工程を示す断面図である。 １１、・・ｐ千羽Ｓｔ基板、１２・・・ｐ−型エピタキ
シャル層、１３・・・溝部、１３ａ・・・段差平面部、
１４−０．第１のゲート酸化膜、１５・・・キャパシタ
電極、１６・・・ソース領域、１７・・・ドレイン領域
、１８・・・第２のゲート酸化膜、１９・・・ゲート電
極、２０・・・素子分離用酸化膜。 出願人代理人　弁理士　鈴江武彦 第１図 第２図

Claims (6)

【特許請求の範囲】
1. （１）半導体基板に設けられた途中に段差平面部を有す
   る溝部と、この溝部の段差平面部よりも深い位置に第１
   の絶縁膜を介して埋込まれたキャパシタ電極と、前記溝
   部の段差平面部に形成されたソース領域と、前記基板表
   面に選択的に形成されたドレイン領域と、前記キャパシ
   タ電極上の溝部内に第２の絶縁膜を介して埋込まれたゲ
   ート電極とを具備してなることを特徴とする半導体記憶
   装置。
2. （２）前記キャパシタ電極は、前記ソース領域に接触し
   ていることを特徴とする特許請求の範囲第１項記載の半
   導体記憶装置。
3. （３）前記ドレイン領域は、前記溝部の周囲の一部に形
   成されたものであることを特徴とする半導体記憶装置。
4. （４）前記基板は高濃度不純物ドープの半導体結晶基板
   上に低濃度ドープの半導体エピタキシャル層を成長形成
   したものであり、前記溝部は段差平面部が上記エピタキ
   シャル層内にあり、且つ底部が半導体結晶基板内にある
   ことを特徴とする特許請求の範囲第１項記載の半導体記
   憶装置。
5. （５）前記各電極及びソース・ドレイン領域は、１トラ
   ンジスタ／１キャパシタからなるＭＯＳ型のメモリセル
   を構成するものであることを特徴とする特許請求の範囲
   第１項記載の半導体記憶装置。
6. （６）半導体基板に溝部を形成すると共にこの溝部の途
   中に段差平面部を形成する工程と、前記溝部の段差平面
   部よりも深い位置に第１の絶縁膜を介してキャパシタ電
   極を埋込む工程と、イオン注入により前記基板の表面の
   一部及び段差平面部に不純物をドープしてソース・ドレ
   イン領域を形成する工程と、前記溝部に第２の絶縁膜を
   介してゲート電極を埋込む工程とを含むことを特徴とす
   る半導体記憶装置の製造方法。