JPH06342887A - Ｍｉｓｔ型ダイナミックランダムアクセスメモリセル及びその製造方法 - Google Patents

Ｍｉｓｔ型ダイナミックランダムアクセスメモリセル及びその製造方法

Info

Publication number
JPH06342887A
JPH06342887A JP3260430A JP26043091A JPH06342887A JP H06342887 A JPH06342887 A JP H06342887A JP 3260430 A JP3260430 A JP 3260430A JP 26043091 A JP26043091 A JP 26043091A JP H06342887 A JPH06342887 A JP H06342887A
Authority
JP
Japan
Prior art keywords
trench
capacitor
memory cell
stack
area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP3260430A
Other languages
English (en)
Other versions
JPH0770622B2 (ja
Inventor
Youngtae Kang
姜英泰
Laeku Kang
姜来求
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JPH06342887A publication Critical patent/JPH06342887A/ja
Publication of JPH0770622B2 publication Critical patent/JPH0770622B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0387—Making the trench
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【構成】スタックトレンチ混合型ダイナミックランダム
アクセスメモリセル及びその製造方法であり、トレンチ
キャパシタのトレンチの深さに差を付けると共に、トレ
ンチの深さが相対的に浅いスタックキャパシタのストレ
ージ電極部分の面積をトレンチの深さが相対的に深いス
タックキャパシタのストレージ電極部分の面積より大き
く形成してなる。特に、トレンチの深さが深いメモリセ
ルとトレンチの深さが浅いメモリセルが一つの活性領域
に形成される。 【効果】トレンチ型メモリセルのパンチスルー現象を克
服し、かつスタック型キャパシタにおけるカップリング
現象の発生しない極超規模集積回路（ＵＬＳＩ）のデー
タ記憶に必要なキャパシタンスを有するメモリセルが提
供される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ダイナミックランダム
アクセスメモリセル（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、以下、ＤＲＡＭという）
のメモリセル及びその製造方法に関し、特にスタックト
レンチ混合型（ＭＩＳＴ：ＭｉｘｅｄＳｔａｃｋｅｄ
Ｔｒｅｎｃｈ ｔｙｐｅ）キャパシタを備えた大容量の
ＤＲＡＭのメモリセルの製造方法に関する。
【０００２】
【従来の技術・課題】半導体メモリの技術分野において
は、一つのチップ上にメモリセルの数を増加させようと
する努力を傾けている。このような目的を達成するため
に限られたチップの表面上に多数のメモリセルが形成さ
れるメモリセルアレイの面積を最小化することが重要で
ある。したがって、最小面積の面において、一つのトラ
ンジスタ、一つのキャパシタメモリセルを形成すること
が好ましいということは周知の事実である。しかしなが
ら、一つのトランジスタ、一つのキャパシタセルにおい
て、キャパシタが大部分の面積を占める。キャパシタが
占める面積を最小化しながらも、前記キャパシタの容量
を大きくして、記憶されたデータでの情報検出を容易に
してα−粒子によるソフトエラーを減少させることが重
要である。
【０００３】前記のように、キャパシタが占める表面積
を最小化しつつストレージキャパシタの容量を最大化す
るため、チップの表面に円筒状の溝を掘ったトレンチの
壁面上にキャパシタを形成する技術が開発された。この
ようなトレンチ型キャパシタを有する従来のメモリセル
構造としては、［ＩＥＤＭ（Ｉｎｔｅｒｎａｔｉｏｎａ
ｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎ
ｇ）Ｔｅｃｈ．Ｄｉｇ．，ｐｐ．７１０〜７１３、１９
８５］、に開示されたものがある。この技術は、高濃度
のｐ+基板上にｐエピタキシャル層を成長させたウェハ
を用いて、前記高濃度のｐ+層で円筒状の溝を掘って、
前記溝の壁面に絶縁膜を形成してｎ+ポリシリコンで満
たし、パストランジスタのソース領域と接続させる構成
からなっている。
【０００４】しかし、前記のようなトレンチキャパシタ
の構成においては、エピタキシャル層の厚さが数μｍで
あるのでＤＲＡＭの動作に適したキャパシタンス値を得
るため、トレンチの深さを深くしなければならないし、
前記トレンチの壁面には薄い酸化膜（絶縁膜）を形成す
るが、トレンチの底の角が尖がることにより前記トレン
チに満たされたキャパシタの電極になるポリシリコンに
加わる電圧により絶縁膜が破れるという問題が生ずるこ
とになる。さらに、前記ポリシリコン電圧を印加して、
Ｐ型エピタキシャル層とトレンチの壁面との界面で強い
反転層が形成されることによりキャパシタに情報が記憶
されるが、高集積のＤＲＡＭにおいてはトレンチ間の距
離が短いため、その反転層により周りのキャパシタとの
間にパンチスルー（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ）現象
が生じ、記憶された電荷を喪失して洩れ電流が発生する
おそれがある。特に、かかる現象はストレージ電流を半
導体基板とし、プレート電極を絶縁層内に形成した場合
に著しく起こる。
【０００５】一定面積のメモリセルの中において、スト
レージキャパシタの容量を最大化するための他の技術と
して、スタックド型キャパシタ（Ｓｔａｃｋｅｄ Ｃａ
ｐａｃｉｔｏｒ：ＳＴＣ）を選んだＤＲＡＭセルに関す
る技術と、この技術の短所を改善したスプレッドスタッ
クド型キャパシタ（Ｓｐｒｅａｄ ＳｔａｃｋｅｄＣａ
ｐａｃｉｔｏｒ：ＳＳＣ）を選んだＤＲＡＭセルに関す
る技術が、［ＩＥＤＭＴｅｃｈ．Ｄｉｇ．，Ｓ．ＩＮＯ
ＵＥ．，ｐｐ．３１〜３４、１９８９］等により発表さ
れた。
【０００６】前記した従来の技術を図１２及び図１３を
参照してさらに詳しく説明すると次の通りである。
【０００７】図１２は、スタック型コンデンサを備えた
ＤＲＡＭセルの断面斜視図であって、メモリ構造が容易
にわかるように、ＳｉＯ2を除去して示したものであ
る。ここで、２１はストレージ電極、２２はワード線、
２３はフィールド酸化膜である。
【０００８】しかし、このＤＲＡＭセルのストレージ電
極２１は、単にそれ自体の一つのメモリセル領域のみを
用いるため、１６Ｍビット以上の記憶容量を有するメモ
リ装置の限られたセル領域内で十分なストレージキャパ
シタンスＣｓが得られないという短所がある。
【０００９】一方、図１３には、図１２に示すＳＴＣ型
メモリセルのストレージキャパシタンスＣｓを大きくす
るため、各ストレージ電極３１，３２，３３が二つのメ
モリセル領域を占めている構造を示す。図１３におい
て、３１は第１メモリセルのストレージ電極、３２は第
２メモリセルのストレージ電極、３３は第３メモリセル
のストレージ電極、３４はビット線、３５は共通ドレイ
ン領域、３６，３７はゲート電極であるワード線、３
８，３９はソース電極、４０はフィールド酸化膜であ
る。
【００１０】このＳＳＣ型メモリセルにあっては、フィ
ールド酸化膜４０とフィールド酸化膜４０との間に、二
つのメモリセル、すなわち、第１メモリセル及び第２メ
モリセルが形成されており、第１メモリセルのスプレッ
ドスタックド型ストレージ電極３１は、上下については
ビット線３４と第２メモリセルのストレージ電極３２と
の間において、左右については第２ストレージ電極３２
と第３ストレージ電極３３との間の二つのメモリセル領
域に該当する長さにかけて形成されている。したがっ
て、ストレージキャパシタンスＣｓは、面積に比例する
ので大きく増加される。
【００１１】しかし、第１ストレージ電極３１と第２ス
トレージ電極３２及び第３ストレージ電極３３との間の
距離があまりに近接しているため、電極間にカップリン
グ（ｃｏｕｐｌｉｎｇ）を激しく生じて上下のスタック
ド構造に攪乱が発生するおそれがある。
【００１２】したがって、本発明は前記のような従来の
トレンチ構造のメモリセルとスタックド構造のメモリセ
ルから発生する、それぞれのパンチスルー現象及びカッ
プリング現象の問題点を解消することを基本的な目的と
する。
【００１３】
【課題を解決するための手段】本発明は、前記した問題
点を解決するため、超大規模の集積回路（ＵＬＳＩ）に
適用可能な十分なストレージキャパシタンスを有するス
タックドトレンチ型キャパシタを備えたＤＲＡＭセル及
びその製造方法を提供する。
【００１４】本発明者は次の事項を知見した。即ち、ス
タックド構造における前記したストレージ電極間のカッ
プリングを減らすためには、まず、できるだけ電極間の
交差（重なり）を減らさなければならない。また、スタ
ックキャパシタのストレージ電極間の上下距離あるいは
隣接距離を大きくし、ストレージ電極間の交差を減らす
ために、トレンチ構造を用いて全キャパシタンスを増加
させなければならない。また、トレンチ構造を併用する
場合、トレンチ同士のパンチスルー現象による漏れ電流
を減らすために、本発明ではトレンチの深さが異なるよ
うに設定された。
【００１５】即ち、本発明は、一つのトランジスタと一
つのキャパシタとを含むダイナミックランダムアクセス
メモリセルにおいて、前記キャパシタがトレンチ構造の
トレンチキャパシタと、前記トレンチキャパシタに引続
いて垂直にトランジスタ形成部上に形成されるスタック
構造のスタックキャパシタとから構成され、前記トレン
チキャパシタのトレンチの深さが隣接したメモリセルの
トレンチキャパシタのトレンチの深さと異なって設定さ
れ、トレンチの深さが相対的に浅いトレンチキャパシタ
を含む第１メモリセルのスタックキャパシタのストレー
ジ電極の面積は、トレンチの深さが相対的に深いトレン
チキャパシタを含む隣接した第２メモリセルのスタック
キャパシタのストレージ電極の面積より広く形成されて
いるダイナミックランダムアクセスメモリセルを提供す
る。
【００１６】さらに、本発明は、一つのトランジスタと
一つのキャパシタとから構成され、前記キャパシタが、
スタック型キャパシタとトレンチ型キャパシタとが組合
せられた構造を有するスタックトレンチ混合型ダイナミ
ックランダムアクセスメモリセルの製造方法において、
前記トレンチ型キャパシタを形成するとき、第１マスク
を用いて所定の深さの第１トレンチを形成する工程と、
第２マスクを用いて第１トレンチの深さより相対的に深
い第２トレンチを形成する工程と、前記スタック型キャ
パシタを形成する工程と、を含み、前記スタック型キャ
パシタの形成工程において、前記第１トレンチに形成さ
れる第１トレンチキャパシタを含む第１メモリセルのス
タックキャパシタを形成する第１ストレージ電極の面積
を、第２トレンチに形成される第２トレンチキャパシタ
を含む第２メモリセルのスタックキャパシタを形成する
第２ストレージ電極の面積より広く形成するスタックト
レンチ混合型ダイナミックランダムアクセスメモリセル
の製造方法を提供する。
【００１７】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
【００１８】図１乃至図１１は、本実施例によるＭＩＳ
Ｔ型キャパシタを備えたＤＲＡＭセルの製造工程を説明
するための断面図である。
【００１９】図１は、活性領域及び非活性領域を画定す
るための工程を示すものであって、通常の方法によりｐ
型シリコン基板１にフィールド酸化膜２を成長させるこ
とによりなる。
【００２０】図２には、熱酸化法によりゲート絶縁膜３
を形成し、その後、ポリシリコンを２０００オングスト
ローム厚さに被着して一つの活性領域当り二つのメモリ
セルが配置されるようにパターニングして二つのゲート
電極４を形成し、残り部分はエッチング除去したことを
示している。
【００２１】図３は、第１メモリセル用ソース領域５、
共通ドレイン領域６及び第２メモリセル用ソース領域７
を形成するための工程を示すものであって、砒素Ａｓイ
オンを４０ｋｅＶで５15原子／ｃｍ2投与率でイオン注
入してソース及び共通ドレイン領域を形成している。
【００２２】図４は、図３で得られた構造に第１絶縁膜
８を被着する工程を示すものであって、高温酸化膜ＨＴ
Ｏ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄａｔ
ｉｏｎ）、例えば、ＳｉＯ2を１０００オングストロー
ム厚さに形成する。
【００２３】図５は、ビット線９を形成するための工程
を示すものであって、ポリシリコンを５００オングスト
ローム厚さに被着してパターニングし、ビット線９を形
成する。
【００２４】図６は、図５で得られた構造に第２絶縁膜
１０を形成する工程を示すものであって、ＨＴＯを２０
００オングストローム厚さに形成する。
【００２５】図７は、深さが浅い第１トレンチ１１を形
成する工程を示すものである。さらに詳しく説明する
と、第２絶縁膜１０の表面にホトレジストを塗布し、一
つの活性領域に配置される二つのメモリセルの中、左側
の第１メモリセルのソース領域５を貫いてトレンチを形
成するための第１トレンチマスクを用いて露光・現像を
行う。その後、反応性イオンエッチング（Ｒｅａｃｔｉ
ｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ： ＲＩＥ）法で第２絶
縁膜１０、第１絶縁膜８及びゲート絶縁膜３をエッチン
グするが、ゲート４を囲む絶縁膜が損傷されないように
エッチングする必要がある。続いて、同様な方法を用い
てソース領域５とｐ型シリコン基板１をエッチングして
第１トレンチ１１を形成し、基板の表面に残っているホ
トレジストを除去する。
【００２６】図８は、深さが深い第２トレンチ１２を形
成する工程を示すものであって、トレンチが形成される
位置が右側の第２メモリセルのソース領域７を貫くよう
に第２トレンチマスクを用い、第１トレンチ１１と比較
して相対的に第２トレンチ１２の深さがより深くなるよ
うにエッチング時間を調整することを除いては、前記し
た図７の工程と同様な方法で行う。
【００２７】前記した図７及び図８におけるトレンチ形
成工程は、トレンチが形成される部分に段付き構造を予
め形成することにより、一つの工程とすることもでき
る。例えば、絶縁膜（１０）の厚さを、浅いトレンチを
形成すべき部分について予め相対的に厚くしておくこと
により、行なう。
【００２８】図９は、キャパシタの第１電極の形成工程
を示すものであって、図８の工程により形成されたトレ
ンチ１１，１２の内部に酸化シリコン層の絶縁膜１３を
形成し、その後、ＣＶＤ法でキャパシタの第１電極にな
るポリシリコン層１４を被着し、ＰＯＣｌ3に浸漬して
リンＰを拡散させるか、又はＰ若しくはＡｓをイオン注
入する方法で第１の電極物質を形成する。
【００２９】図１０は、スタック型ストレージ電極の形
成工程を示すものであって、トレンチの深さが浅い第１
のメモリセルについては、足りないストレージキャパシ
タンスを補うためにスタックキャパシタ部のストレージ
電極１５の右側部分を第２のメモリセルのゲート電極３
の上部まで長く延ばして形成し、トレンチの深さが十分
に深い第２メモリセルについては、スタックキャパシタ
部のストレージ電極１６の左側部分が短く形成されるよ
うにポリシリコン層１４をパターニングすることにより
開口１７を形成して各ストレージ電極１５，１６を分離
させる。
【００３０】その後、第１電極層上に高誘電率を有する
誘電体［ＳｉＯ2、あるいはＯＮＯ（ＳｉＯ2、Ｓｉ3Ｎ4
及びＳｉＯ2）］膜よりなる絶縁層１８を形成する。こ
の絶縁層１８を含めた全表面にＣＶＤ法により第２電極
となるポリシリコン層１９を成長させＰＯＣｌ3に浸漬
してリンＰを拡散させてキャパシタの第２電極物質を形
成する。
【００３１】前記のような工程により、本実施例による
スタックトレンチ混合型キャパシタを備えるＤＲＡＭが
製作される。本実施例により完成されたＤＲＡＭについ
て、絶縁層を除去して示した断面斜視図が図１１に示さ
れている。
【００３２】
【発明の効果】以上から明らかにしたように、本発明の
ＤＲＡＭにおいては、隣接したメモリセルの間のトレン
チ１１，１２の深さが異なるように設定されて隣接した
トレンチどうしのパンチスルー現象を抑制することがで
き、キャパシタンスが小さいトレンチキャパシタのキャ
パシタンスは、相対的に大きい面積を有するスタック型
キャパシタのキャパシタンスとして補償されることがで
き、この場合、従来のように段付きをもたないで（互い
重ね合わせないで）十分なキャパシタンスが補償される
ため、隣接したストレージ電極間にカップリングが発生
しない。
【図面の簡単な説明】
【図１】本発明の一実施例によるＭＩＳＴ型キャパシタ
を備えたＤＲＡＭセルの製造工程を説明するための断面
図
【図２】本発明の一実施例によるＭＩＳＴ型キャパシタ
を備えたＤＲＡＭセルの製造工程を説明するための断面
図
【図３】本発明の一実施例によるＭＩＳＴ型キャパシタ
を備えたＤＲＡＭセルの製造工程を説明するための断面
図
【図４】本発明の一実施例によるＭＩＳＴ型キャパシタ
を備えたＤＲＡＭセルの製造工程を説明するための断面
図
【図５】本発明の一実施例によるＭＩＳＴ型キャパシタ
を備えたＤＲＡＭセルの製造工程を説明するための断面
図
【図６】本発明の一実施例によるＭＩＳＴ型キャパシタ
を備えたＤＲＡＭセルの製造工程を説明するための断面
図
【図７】本発明の一実施例によるＭＩＳＴ型キャパシタ
を備えたＤＲＡＭセルの製造工程を説明するための断面
図
【図８】本発明の一実施例によるＭＩＳＴ型キャパシタ
を備えたＤＲＡＭセルの製造工程を説明するための断面
図
【図９】本発明の一実施例によるＭＩＳＴ型キャパシタ
を備えたＤＲＡＭセルの製造工程を説明するための断面
図
【図１０】本発明の一実施例によるＭＩＳＴ型キャパシ
タを備えたＤＲＡＭセルの製造工程を説明するための断
面図
【図１１】上記実施例により製造されたＭＩＳＴ型ＤＲ
ＡＭセルについて、のＳｉＯ2を除去して示したメモリ
構造の断面斜視図
【図１２】従来のスタックド型キャパシタを備えたＤＲ
ＡＭセルについて、ＳｉＯ2を除去して示したメモリ構
造の断面斜視図
【図１３】従来のスプレッドスタックド型キャパシタを
備えたＤＲＡＭセルについて、ＳｉＯ2を除去して示し
たメモリ構造の断面斜視図
【符号の説明】
１…ｐ型シリコン基板 ２…フィールド酸化膜 ３…ゲート絶縁膜 ４…ゲート電極 ５，７…ソース領域 ６…共通ドレイン領域 ８…第１絶縁膜 ９…ビット線 １０…第２絶縁膜 １１…第１トレンチ １２…第２トレンチ １３…絶縁膜 １４，１９…ポリシリコン層 １５，１６…ストレージ電極部分 １７…接触開口 １８…絶縁層

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】一つのトランジスタと一つのキャパシタと
    を含むダイナミックランダムアクセスメモリセル（ＤＲ
    ＡＭ）において、 前記キャパシタがトレンチ構造のトレンチキャパシタ
    と、前記トレンチキャパシタに引続いて垂直にトランジ
    スタ形成部上に形成されるスタック構造のスタックキャ
    パシタとから構成され、 前記トレンチキャパシタのトレンチの深さが隣接したメ
    モリセルのトレンチキャパシタのトレンチの深さと異な
    って設定され、トレンチの深さが相対的に浅いトレンチ
    キャパシタを含む第１メモリセルのスタックキャパシタ
    のストレージ電極の面積は、トレンチの深さが相対的に
    深いトレンチキャパシタを含む隣接した第２メモリセル
    のスタックキャパシタのストレージ電極の面積より広く
    形成されていることを特徴とするダイナミックランダム
    アクセスメモリセル。
  2. 【請求項２】トレンチの深さが浅く、スタック構造のス
    トレージ電極の形成面積が広いキャパシタを含む第１メ
    モリセルと、トレンチの深さが深く、スタック構造のス
    トレージ電極の形成面積が狭いキャパシタを含む第２メ
    モリセルとが一つの活性領域内に形成されていることを
    特徴とする請求項１記載のダイナミックランダムアクセ
    スメモリセル。
  3. 【請求項３】一つのトランジスタと一つのキャパシタと
    から構成され、前記キャパシタが、スタックキャパシタ
    とトレンチキャパシタとが組み合わせられた構造を有す
    るスタックトレンチ混合型ダイナミックランダムアクセ
    スメモリセルの製造方法において、 前記トレンチキャパシタを形成するとき、第１マスクを
    用いて所定の深さの第１トレンチを形成する工程と、 第２マスクを用いて第１トレンチの深さより相対的に深
    い第２トレンチを形成する工程と、 スタックキャパシタを形成する工程と、を含み、 前記スタックキャパシタの形成工程において、前記第１
    トレンチに形成される第１トレンチキャパシタを含む第
    １メモリセルのスタックキャパシタを形成する第１スト
    レージ電極の面積を、第２トレンチに形成される第２ト
    レンチキャパシタを含む第２メモリセルのスタックキャ
    パシタを形成する第２ストレージ電極の面積より広く形
    成することを特徴とするスタックトレンチ混合型ダイナ
    ミックランダムアクセスメモリセルの製造方法。
  4. 【請求項４】前記第１メモリセルと第２メモリセルとが
    一つの活性領域内に形成されることを特徴とする請求項
    ３記載のダイナミックランダムアクセスメモリセルの製
    造方法。
  5. 【請求項５】第１トレンチ及び第２トレンチを形成する
    工程は、トレンチが形成される領域を予め段付き構造と
    することにより、一度のエッチング工程で行われること
    を特徴とする請求項３記載のダイナミックランダムアク
    セスメモリセルの製造方法。
JP3260430A 1990-10-11 1991-09-12 Ｍｉｓｔ型ダイナミックランダムアクセスメモリセル及びその製造方法 Expired - Fee Related JPH0770622B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019900016121A KR930005738B1 (ko) 1990-10-11 1990-10-11 Mist형 다이나믹 랜덤 액세스 메모리셀 및 그의 제조방법
KR1990P16121 1990-10-11

Publications (2)

Publication Number Publication Date
JPH06342887A true JPH06342887A (ja) 1994-12-13
JPH0770622B2 JPH0770622B2 (ja) 1995-07-31

Family

ID=19304521

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3260430A Expired - Fee Related JPH0770622B2 (ja) 1990-10-11 1991-09-12 Ｍｉｓｔ型ダイナミックランダムアクセスメモリセル及びその製造方法

Country Status (6)

Country Link
JP (1) JPH0770622B2 (ja)
KR (1) KR930005738B1 (ja)
DE (1) DE4103596C2 (ja)
FR (1) FR2667984B1 (ja)
GB (1) GB2248720B (ja)
IT (1) IT1244544B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09283726A (ja) * 1996-02-16 1997-10-31 Nippon Steel Corp 半導体記憶装置及びその製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990048904A (ko) * 1997-12-11 1999-07-05 윤종용 반도체 장치의 커패시터 제조방법
DE102005020079A1 (de) * 2005-04-29 2006-06-01 Infineon Technologies Ag Hybride Speicherzelle für DRAM

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62120070A (ja) * 1985-11-20 1987-06-01 Toshiba Corp 半導体記憶装置
JPH0815207B2 (ja) * 1986-02-04 1996-02-14 富士通株式会社 半導体記憶装置
JPS63122261A (ja) * 1986-11-12 1988-05-26 Mitsubishi Electric Corp 半導体装置の製造方法
JPS63239969A (ja) * 1987-03-27 1988-10-05 Sony Corp メモリ装置
JP2621181B2 (ja) * 1987-06-12 1997-06-18 日本電気株式会社 Ｍｉｓ型半導体記憶装置
JPH02106958A (ja) * 1988-10-17 1990-04-19 Hitachi Ltd 半導体装置
JPH02116160A (ja) * 1988-10-26 1990-04-27 Matsushita Electron Corp 半導体装置およびその製造方法
KR950000500B1 (ko) * 1989-08-31 1995-01-24 금성일렉트론 주식회사 디램셀 커패시터 제조방법 및 구조

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09283726A (ja) * 1996-02-16 1997-10-31 Nippon Steel Corp 半導体記憶装置及びその製造方法

Also Published As

Publication number Publication date
FR2667984B1 (fr) 1993-01-08
DE4103596A1 (de) 1992-04-16
IT1244544B (it) 1994-07-15
GB2248720A (en) 1992-04-15
DE4103596C2 (de) 1994-02-24
JPH0770622B2 (ja) 1995-07-31
KR920008931A (ko) 1992-05-28
ITMI910245A1 (it) 1992-08-01
FR2667984A1 (fr) 1992-04-17
GB9101316D0 (en) 1991-03-06
KR930005738B1 (ko) 1993-06-24
GB2248720B (en) 1995-04-19
ITMI910245A0 (it) 1991-02-01

Similar Documents

Publication Publication Date Title
KR910000246B1 (ko) 반도체 메모리장치
US6184549B1 (en) Trench storage dynamic random access memory cell with vertical transfer device
US6806137B2 (en) Trench buried bit line memory devices and methods thereof
US5959322A (en) Isolated SOI memory structure with vertically formed transistor and storage capacitor in a substrate
US6204140B1 (en) Dynamic random access memory
US5223447A (en) DRAM-cell having an isolation merged trench and its method of manufacture
US6255684B1 (en) DRAM cell configuration and method for its production
JP2002222873A (ja) 改良たて型ｍｏｓｆｅｔ
US5034787A (en) Structure and fabrication method for a double trench memory cell device
US5357131A (en) Semiconductor memory with trench capacitor
JP2885540B2 (ja) メモリセルの製造方法
US5701022A (en) Semiconductor memory device with trench capacitor
JPH10144886A (ja) 半導体装置及びその製造方法
US6333533B1 (en) Trench storage DRAM cell with vertical three-sided transfer device
JPH0715949B2 (ja) Ｄｒａｍセル及びその製造方法
JPH0642535B2 (ja) メモリセルを作成する方法
KR19990006541A (ko) 동적 이득 메모리 셀을 갖는 dram 셀 장치 및 그의 제조 방법
US5146425A (en) Mist type dynamic random access memory cell and formation process thereof
JPH06342887A (ja) Ｍｉｓｔ型ダイナミックランダムアクセスメモリセル及びその製造方法
US5196363A (en) Method of forming mist type dynamic random access memory cell
JPS6340362A (ja) 半導体記憶装置
JPH1022471A (ja) 半導体集積回路装置及びその製造方法
JP2661156B2 (ja) 半導体メモリ装置
JPH07112047B2 (ja) 半導体記憶装置及びその製造方法
JPH0444428B2 (ja)

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19960123

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070731

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080731

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080731

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090731

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090731

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100731

Year of fee payment: 15

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110731

Year of fee payment: 16

LAPS Cancellation because of no payment of annual fees