JPS63164264A - Memory device - Google Patents
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ装置、特にそのｌメモリセルが１トラン
ジスタ、ｌキャパシタよりなるグイナミソク・ランダム
・アクセス・メモリ（ＤＲＡＭ）に関わる。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a memory device, and in particular to a random access memory (DRAM) in which one memory cell consists of one transistor and one capacitor.
本発明においては、絶縁ゲート型トランジスタ（ＭＯＳ
）とキャパシタとでメモリセルが構成されるメモリ装置
において、そのキャパシタを構成するキャパシタ電極が
ビット線を中心にして一方に片寄った大きな面積を有す
る部分を形成するようにし”ζ、この部分上においてワ
ード線を構成する多結晶シリコンと金属配線層の接続部
、すなわちコンタクト部を配置するようにして各ビット
に関して各ビット毎にワード線を構成する多結晶シリコ
ン屓と金属配線層との接続がなされてワード線における
分布抵抗の低減化したがって遅延の発生を効果的に回避
できるようにしたものである。In the present invention, an insulated gate transistor (MOS
) and a capacitor, the capacitor electrode constituting the capacitor forms a part having a large area that is biased to one side with the bit line at the center. For each bit, the polycrystalline silicon layer and the metal wiring layer that make up the word line are connected for each bit by arranging a connection portion between the polycrystalline silicon layer that makes up the word line and the metal wiring layer, that is, a contact portion. This makes it possible to reduce the distributed resistance in the word line, thereby effectively avoiding the occurrence of delays.
ＤＲＡＭハ、第３図にその１つのメモリセルの等価回路
図を示すように、１つのＭＯＳトランジスタＭＯＳ−Ｔ
ｒと１つのキャパシタＣｓとの組としてメモリセルＭｃ
が構成され、このようなメモリセルＭｃが、第４図に実
線図示によって模式的に示したように複数個配列形成さ
れて構成される。第４図においてＢはビット線（データ
）を示し、共通のビット線に関して隣り合う２つのメモ
リセルＭｃは、そのＭＯＳ ）ランジスタＭＯＳ−Ｔｒ
の各一方のソースもしくはドレイン領域に関して共通に
形成され、このソースもしくはドレイン領域に対して各
共通のビット線Ｂが、このビット線Ｂ下に形成した絶縁
膜に穿設したコンタクト窓＋１１を通じて接続するよう
になされている。Ｗはワード線で、このワード線Ｗは各
メモリセル４ｃのＭＯＳ ）ランジスタＭＯ５−Ｔｒの
ゲート電極となり、かつこのゲート電極をイオン注入マ
スクとしてソースないしはドレインの各領域をイオン注
入によって選択的に形成することができるいわゆるセル
ファラインに供する低比抵抗の多結晶シリコン層よりな
るが、このワード線Ｗを多結晶シリコン層のみによって
形成する場合、その分布抵抗によって信号の遅延が生じ
る。そこで、このような不都合を回避するために例えば
Ａｌ金属配線より成るビット線の形成後に、絶縁層を介
してこれを横切って、同様に例えば八〇よりなる金属配
線層を下層の多結晶シリコン眉よりなるワード線上これ
に沿って形成し、その所要部において、このワード線に
沿う上層の金属配線層を下層の多結晶シリコン層よりな
るワード線に、これら間に介在する層間絶縁膜に形成し
たコンタクト窓を通して接続すなわちコンタクトする方
法がとられる。DRAM C, as shown in the equivalent circuit diagram of one memory cell in Fig. 3, one MOS transistor MOS-T.
Memory cell Mc as a set of r and one capacitor Cs
A plurality of such memory cells Mc are arranged and formed as schematically shown by solid lines in FIG. In FIG. 4, B indicates a bit line (data), and two memory cells Mc adjacent to each other with respect to a common bit line are connected to the MOS transistor MOS-Tr.
A common bit line B is formed in common with respect to each one of the source or drain regions, and each common bit line B is connected to this source or drain region through a contact window +11 drilled in an insulating film formed under this bit line B. It is done like this. W is a word line, and this word line W becomes the gate electrode of the MOS transistor MO5-Tr of each memory cell 4c, and each region of the source or drain is selectively formed by ion implantation using this gate electrode as an ion implantation mask. However, when this word line W is formed only from a polycrystalline silicon layer, a signal delay occurs due to its distributed resistance. Therefore, in order to avoid such inconvenience, after forming a bit line made of, for example, Al metal wiring, a metal wiring layer made of, for example, 80 mm is placed across the bit line via an insulating layer, and then a metal wiring layer of, for example, 80 mm is formed on the underlying polycrystalline silicon layer. The upper metal wiring layer along this word line is formed on the word line consisting of a polycrystalline silicon layer, and the interlayer insulating film interposed between them is formed on the word line consisting of a polycrystalline silicon layer. A method is used in which connection or contact is made through a contact window.
このような構成によるＤＲＡＭによる各メモリセル４ｃ
のキャパシタＣｓは、第４図に模式的に示されるように
、通常ビット線Ｂを中心に対称的に広がるように、その
キャパシタ電極が所要の容■を形成し得る面積をもって
形成されている。Each memory cell 4c of DRAM with such a configuration
As schematically shown in FIG. 4, the capacitor Cs is usually formed so as to spread symmetrically around the bit line B, with an area that allows the capacitor electrode to form a required capacity.
このような構成による場合、ワード線Ｗにおいて、その
多結晶シリコン層と金属配線層とのコンタクト部の配置
位置が問題となり、このコンタクト部を各セルすなわち
各ビットに関して配置することが難しく通常は複数ビッ
トについてコンタクトをとるという方法がとられる。し
たがってこの場合その分布抵抗による信号の遅延が問題
となる場合がある。In such a configuration, in the word line W, the placement position of the contact portion between the polycrystalline silicon layer and the metal wiring layer becomes a problem, and it is difficult to arrange this contact portion for each cell, that is, each bit, and usually there are multiple contact portions. The method used is to contact them regarding bits. Therefore, in this case, signal delay due to the distributed resistance may become a problem.
本発明は、上述したメモリ装置における多結晶シリコン
層によってワード線を構成する場合における分布抵抗に
よる信号の遅延の問題を解決しようとするものである。The present invention attempts to solve the problem of signal delay due to distributed resistance when word lines are formed from polycrystalline silicon layers in the above-described memory device.
本発明は第１図にその要部の拡大平面図を示し、第２図
に第１図のＡ−Ａ線上の断面図を示すように、半導体基
板（１１）上に形成されたＭＯＳ Ｉ−ランジスタＭＯ
５−ＴｒとキャパシタＣｓとでメモリセルＭｃを構成す
るメモリ装置においてそのキャパシタＣｓを構成するキ
ャパシタ電極（１２）を、このメモリセルＭｃに関して
のビット線Ｂを中心にしてそのいずれか一方に面積が大
となるように全体として各キャパシタＣｓについて所要
の容量が得られる面積とするものの、そのビット線Ｂに
対して一方に片寄って広がる形状とし、この片寄って広
がった部分上でワード線Ｗを構成する多結晶シリコン層
（１８）と全屈配線Ｒ（２４）とを両者間に介在する絶
縁膜に穿設したコンタクト窓（１３）を通じて連接接続
すなわち電気的にコンタクトする。As shown in FIG. 1 is an enlarged plan view of the main part of the present invention, and FIG. 2 is a sectional view taken along line A-A in FIG. Ranjistor MO
5-In a memory device in which a memory cell Mc is constituted by a Tr and a capacitor Cs, a capacitor electrode (12) constituting the capacitor Cs is placed on either side of the bit line B with respect to the memory cell Mc. Although the area is set so that the required capacitance can be obtained for each capacitor Cs as a whole, it is shaped so that it spreads out to one side with respect to the bit line B, and the word line W is configured on this part that spread out. The polycrystalline silicon layer (18) and the fully bent wiring R (24) are connected, that is, electrically contacted, through a contact window (13) formed in an insulating film interposed therebetween.
上述した本発明によれば、キャパシタの形状をビット線
Ｂに対して一方向に片寄って広がる形状としたことによ
って全体として同−面積とするにも拘らずこのキャパシ
タ電極（１２）上において広がる空間が形成されるので
ここでそれぞれのメモリセル肚に関してすなわち各ビッ
トに関してそれぞれワード線Ｗの多結晶シリコン層（１
８）と全屈配線ｍ （２４） との接続を行うことがで
きるのでワード線Ｗに関する実質的抵抗を小とすること
ができ、信号の遅延を効果的に回避することができる。According to the present invention described above, the shape of the capacitor is made to be a shape that spreads out in one direction with respect to the bit line B, so that the space that spreads over the capacitor electrode (12) despite having the same area as a whole. is formed, so here, for each memory cell, that is, for each bit, the polycrystalline silicon layer (1
8) and the fully bent wiring m (24) can be made, so the effective resistance regarding the word line W can be made small, and signal delay can be effectively avoided.
第１図及び第２図をさらに参照して本発明の一実施例を
詳細に説明する。ｌの導電型例えばｐ型の高比抵抗を有
する半導体基板（１１）例えばシリコン基板を用意し、
その−主面（ｌｌａ）に、それぞれ、例えば熱酸化によ
ってフィールド部、すなわち各メモリセルＭｃの形成部
以外に図示しないが厚い酸化膜を形成し、キャパシタＣ
ｓの形成部に薄い絶縁膜（１４）すなわち誘電体膜を形
成する。そしてこの薄い絶縁膜（１４）上から不純物の
イオン注入を行ってキャパシタの対向電極の一方の電極
となる低比抵抗領域（１５）を形成する。An embodiment of the present invention will be described in detail with further reference to FIGS. 1 and 2. FIG. Prepare a semiconductor substrate (11), for example, a silicon substrate, having a conductivity type of l, for example, p-type, and having a high specific resistance,
A thick oxide film (not shown) is formed on the main surface (lla), for example, by thermal oxidation, in areas other than the field area, that is, the formation area of each memory cell Mc, and the capacitor C
A thin insulating film (14), ie, a dielectric film, is formed in the area where s is formed. Impurity ions are then implanted onto this thin insulating film (14) to form a low resistivity region (15) that will become one of the opposing electrodes of the capacitor.
また、この絶縁膜（１４）上に、この絶縁膜（１４）を
挟んで低比抵抗領域（１５）と対向して低比抵抗多結晶
シリコン層よりなるキャパシタ電極（１２）を形成する
。・このキャパシタ電極（１２）の形成は、例えば全面
的に化学的気相成長法（ＭＯＣＶＤ法）によって低比抵
抗すなわち高不純物濃度の多結晶シリコン層を形成しフ
ォトリソグラフィ技術によって選択的にエツチングして
所定のパターンとすることによって形成し得る。Furthermore, a capacitor electrode (12) made of a low resistivity polycrystalline silicon layer is formed on this insulating film (14), facing the low resistivity region (15) with this insulating film (14) in between. - This capacitor electrode (12) is formed by, for example, forming a polycrystalline silicon layer with low resistivity or high impurity concentration over the entire surface by chemical vapor deposition (MOCVD) and selectively etching it by photolithography. It can be formed by forming a predetermined pattern.
次に、このキャパシタ電極（１２）の表面を熱酸化して
５ｉ０２等の眉間絶縁１１５Ｉ（１６）を形成する。そ
して、例えばこの眉間絶縁膜（１６）を最終的に各メモ
リセルＭｃとのＭＯＳ ｌ−ランジスタＭＯＳ−Ｔｒを
形成する部分において選択的に除去し、ここに所要の厚
さのゲート絶縁膜（１７）を熱酸化等によって形成し、
これの上にＭＯＳ ）ランジスタＭＯＳ−Ｔｒを構成す
る多結晶シリコンゲート電極Ｎ （２Ｂ）を形成し、こ
れと同時にワード線Ｗを形成する部分に選択的にワード
線Ｗを構成する下層の多結晶シリコン層（１８）を選択
的に形成する。これらゲート電極とワード線を構成する
各多結晶シリコン層（２８）及び（１８）は夫々多結晶
シリコン層を前面的にＣＶＤ法によって形成し、フォト
リソグラフィによってパターン化する。Next, the surface of this capacitor electrode (12) is thermally oxidized to form glabellar insulation 115I (16) such as 5i02. Then, for example, this glabellar insulating film (16) is selectively removed in a portion where a MOS l-transistor MOS-Tr is to be finally formed with each memory cell Mc, and a gate insulating film (17) of a required thickness is removed there. ) is formed by thermal oxidation etc.
On top of this, a polycrystalline silicon gate electrode N (2B) constituting the MOS) transistor MOS-Tr is formed, and at the same time, a lower polycrystalline silicon gate electrode N (2B) constituting the word line W is selectively formed in the portion where the word line W is to be formed. A silicon layer (18) is selectively formed. The polycrystalline silicon layers (28) and (18) constituting these gate electrodes and word lines are each formed by forming a polycrystalline silicon layer on the front side by CVD and patterning by photolithography.
そして、これら下層の多結晶シリコンゲート電極Ｎ （
２８）をマスクとしていわゆるセルファラインによって
ソースもしくはドレイン領域となる第１及び第２の領域
Ａ１及びＡ２を形成する。Then, these lower layer polycrystalline silicon gate electrodes N (
28) is used as a mask to form first and second regions A1 and A2, which will become source or drain regions, by a so-called self-line.
次に、この多結晶シリコンゲート電極層（２８）とワー
ド線を構成するシリコン層（１８）の表面熱酸化して絶
縁膜（１９）を形成する。さらに、？ｌ０ＣＶＤによっ
て例えば５ｉ０２よりなる絶縁Ｉｆｆ （２０）を全面
的に形成してそのフォトリソグラフィによって領域Ａ２
上に電極を接続するためのコンタクト窓（２１）を穿設
する。そして、この窓（２１）内を含んで例えば＾ｌよ
りなる金属層（２２）を全面蒸着し、フォトリソグラフ
ィによる選択的エツチングを行ってビット線Ｂを形成す
る。Next, the surfaces of the polycrystalline silicon gate electrode layer (28) and the silicon layer (18) constituting the word line are thermally oxidized to form an insulating film (19). moreover,? An insulation Iff (20) made of, for example, 5i02 is formed on the entire surface by l0CVD, and an area A2 is formed by photolithography.
A contact window (21) for connecting an electrode is formed on the top. Then, a metal layer (22) made of ^l, for example, is deposited on the entire surface including the inside of this window (21), and selectively etched by photolithography to form a bit line B.
さらに、これの上にＣＶＤ法等によって例えば５ｉ０２
よりなる絶縁膜（２３）を形成し、この絶縁膜（２３）
に更にこれの下の絶縁膜（２０） 、（１９）を貫通す
る窓開けを行って各ピント線Ｂ間におけるキャパシタ電
極（１２）が配置された部分上の空間においてコンタク
ト窓（１３）を穿設する。そして、このコンタクト窓（
１３）を通じてワード線を構成する下層の多結晶シリコ
ン層（１８）に連接するように、この多結晶シリコンＮ
（１８）のパターンとほぼ一致するパターンをもって
これの上に絶縁膜（２３）上に跨ってへ１等の金属配線
層（２４）を形成する。Further, on top of this, for example, 5i02 is applied by CVD method etc.
An insulating film (23) is formed, and this insulating film (23)
Then, a window is opened through the insulating films (20) and (19) below this, and a contact window (13) is opened in the space above the portion where the capacitor electrode (12) is placed between each focus line B. Set up And this contact window (
13) to the lower polycrystalline silicon layer (18) constituting the word line.
A metal wiring layer (24) of a first grade is formed over the insulating film (23) with a pattern substantially matching the pattern (18).
この金属配線層（２４）の形成は例えばＡｆｆｉの全面
蒸着及びフォトリソグラフィによるパターン間によって
形成し得る。特にこの構成において本発明においては前
述したようにそのキャパシタ電極（１２）をビット線Ｂ
よりそれぞれ一方向に片寄った大面積を有する部分を形
成するようにしてこれの大面積部分上にコンタクト窓（
１３）を配置し得る領域を形成して、此処においてワー
ド線Ｗを構成する多結晶シリコン層（１８）と金属配線
層（２４）との電気的コンタクトを行うようにする。This metal wiring layer (24) can be formed, for example, by full-surface vapor deposition of Affi and pattern spacing by photolithography. Particularly in this configuration, in the present invention, the capacitor electrode (12) is connected to the bit line B as described above.
Contact windows (
13) is formed, and electrical contact is made between the polycrystalline silicon layer (18) constituting the word line W and the metal wiring layer (24) here.
尚、多結晶シリコン層（１８） 、ゲート電極（２８）
としては、純粋の低比抵抗の不純物がドープされた多結
晶シリコン層によって形成するのみならずそのシリコン
層としてはシリコン化合物層例えばいわゆるポリサイド
、シリサイド等の低比抵抗ポリサイド、低比抵抗シリサ
イドによって形成することもできる。In addition, polycrystalline silicon layer (18), gate electrode (28)
In this case, it is not only formed by a polycrystalline silicon layer doped with pure low-resistivity impurities, but also the silicon layer is formed by a silicon compound layer, such as a low-resistivity polycide such as so-called polycide or silicide, or a low-resistivity silicide. You can also.
尚、図示した例においてはＭＯＳ ）ランジスタＭＯ３
−Ｔｒがｎチャンネル型のＭＯＳ ｌ−ランジスタであ
る場合を図示したが、各部の導電型を図示と逆の導電型
構成をとる場合に通用することもできる。In addition, in the illustrated example, MOS) transistor MO3
Although the case where -Tr is an n-channel type MOS l-transistor is shown in the figure, it can also be applied to a case where the conductivity type of each part is opposite to that shown in the figure.
本発明によるメモリ装置によれば、そのメモリセルを構
成するキャパシタをそれぞれビット線Ｂより一方向に片
寄った位置に大面積部分を形成するようにしたので、こ
の部分上においてワード線Ｗを構成する下層のシリコン
層（１８）と上層の金属配線層（２４）とのコンタクト
を行うコンタクト窓（１３）の配置部を得ることができ
、これによって各セルに関してすなわち各ビットに関し
てそれぞれワード線Ｗの多結晶シリコン層（１８）と金
属配線層（２４）との接続部を配置構成することができ
、これによってワード線Ｗの分布抵抗を小として信号の
遅延時間の短縮化を図ることができるので大容量化され
るメモリ装置に適用してその利益は大である。According to the memory device of the present invention, each of the capacitors constituting the memory cell is formed with a large area portion at a position offset in one direction from the bit line B, so that the word line W is formed on this portion. It is possible to obtain an arrangement of contact windows (13) for making contact between the lower silicon layer (18) and the upper metal wiring layer (24), which allows for the formation of multiple word lines W for each cell, ie for each bit. The connecting portion between the crystalline silicon layer (18) and the metal wiring layer (24) can be arranged and configured, thereby reducing the distributed resistance of the word line W and shortening the signal delay time. It has great benefits when applied to memory devices with increased capacity.
第１図は本発明によるメモリ装置の一例の路線的拡大平
面図、第２図はそのＡ−Ａ線上の断面図、第３図はメモ
リセルの等価回路図、第４図は従来のメモリ装置の説明
に供する路線的平面図である。
（１１）は半導体基板、（１２）はキャパシタ電極、（
１３）はコンタクト窓、（１８）は多結晶シリコン層、
（２４）は金屈配ＬＭ層、Ｍｃはメモリセル、Ｃｓはキ
ャパシタ、ＭＯＳ−ＴｒはＭＯＳ ｌ−ランジスタ、Ｂ
はビット線、Ｗはワード線である。FIG. 1 is an enlarged plan view of an example of a memory device according to the present invention, FIG. 2 is a sectional view taken along line A-A, FIG. 3 is an equivalent circuit diagram of a memory cell, and FIG. 4 is a conventional memory device. FIG. (11) is a semiconductor substrate, (12) is a capacitor electrode, (
13) is a contact window, (18) is a polycrystalline silicon layer,
(24) is a gold conductive LM layer, Mc is a memory cell, Cs is a capacitor, MOS-Tr is a MOS l-transistor, B
is a bit line, and W is a word line.
Claims (1)
、キャパシタとでメモリセルが構成されるメモリ装置に
おいて、 上記キャパシタを構成するキャパシタ電極がビット線を
中心にしてそのいずれか一方に面積が大となるように形
成され、上記キャパシタ電極の配置部上に形成された多
結晶シリコンからなるワード線が上記キャパシタ電極の
面積が大とされた部分上で金属配線層と接続されてなる
ことを特徴とするメモリ装置。[Claims] In a memory device in which a memory cell is composed of an insulated gate transistor formed on a semiconductor substrate and a capacitor, a capacitor electrode constituting the capacitor is connected to one of the bit lines, with the center being a bit line. The word line made of polycrystalline silicon formed on the portion where the capacitor electrode is arranged is connected to the metal wiring layer on the portion where the area of the capacitor electrode is made large. A memory device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314925A JPS63164264A (en) | 1986-12-25 | 1986-12-25 | Memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314925A JPS63164264A (en) | 1986-12-25 | 1986-12-25 | Memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63164264A true JPS63164264A (en) | 1988-07-07 |
Family
ID=18059296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61314925A Pending JPS63164264A (en) | 1986-12-25 | 1986-12-25 | Memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63164264A (en) |
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1986
- 1986-12-25 JP JP61314925A patent/JPS63164264A/en active Pending
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