JPS63164264A - メモリ装置 - Google Patents
メモリ装置Info
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- JPS63164264A JPS63164264A JP61314925A JP31492586A JPS63164264A JP S63164264 A JPS63164264 A JP S63164264A JP 61314925 A JP61314925 A JP 61314925A JP 31492586 A JP31492586 A JP 31492586A JP S63164264 A JPS63164264 A JP S63164264A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ装置、特にそのｌメモリセルが１トラン
ジスタ、ｌキャパシタよりなるグイナミソク・ランダム
・アクセス・メモリ（ＤＲＡＭ）に関わる。
ジスタ、ｌキャパシタよりなるグイナミソク・ランダム
・アクセス・メモリ（ＤＲＡＭ）に関わる。
本発明においては、絶縁ゲート型トランジスタ（ＭＯＳ
）とキャパシタとでメモリセルが構成されるメモリ装置
において、そのキャパシタを構成するキャパシタ電極が
ビット線を中心にして一方に片寄った大きな面積を有す
る部分を形成するようにし”ζ、この部分上においてワ
ード線を構成する多結晶シリコンと金属配線層の接続部
、すなわちコンタクト部を配置するようにして各ビット
に関して各ビット毎にワード線を構成する多結晶シリコ
ン屓と金属配線層との接続がなされてワード線における
分布抵抗の低減化したがって遅延の発生を効果的に回避
できるようにしたものである。
）とキャパシタとでメモリセルが構成されるメモリ装置
において、そのキャパシタを構成するキャパシタ電極が
ビット線を中心にして一方に片寄った大きな面積を有す
る部分を形成するようにし”ζ、この部分上においてワ
ード線を構成する多結晶シリコンと金属配線層の接続部
、すなわちコンタクト部を配置するようにして各ビット
に関して各ビット毎にワード線を構成する多結晶シリコ
ン屓と金属配線層との接続がなされてワード線における
分布抵抗の低減化したがって遅延の発生を効果的に回避
できるようにしたものである。
ＤＲＡＭハ、第３図にその１つのメモリセルの等価回路
図を示すように、１つのＭＯＳトランジスタＭＯＳ−Ｔ
ｒと１つのキャパシタＣｓとの組としてメモリセルＭｃ
が構成され、このようなメモリセルＭｃが、第４図に実
線図示によって模式的に示したように複数個配列形成さ
れて構成される。第４図においてＢはビット線（データ
）を示し、共通のビット線に関して隣り合う２つのメモ
リセルＭｃは、そのＭＯＳ ）ランジスタＭＯＳ−Ｔｒ
の各一方のソースもしくはドレイン領域に関して共通に
形成され、このソースもしくはドレイン領域に対して各
共通のビット線Ｂが、このビット線Ｂ下に形成した絶縁
膜に穿設したコンタクト窓＋１１を通じて接続するよう
になされている。Ｗはワード線で、このワード線Ｗは各
メモリセル４ｃのＭＯＳ ）ランジスタＭＯ５−Ｔｒの
ゲート電極となり、かつこのゲート電極をイオン注入マ
スクとしてソースないしはドレインの各領域をイオン注
入によって選択的に形成することができるいわゆるセル
ファラインに供する低比抵抗の多結晶シリコン層よりな
るが、このワード線Ｗを多結晶シリコン層のみによって
形成する場合、その分布抵抗によって信号の遅延が生じ
る。そこで、このような不都合を回避するために例えば
Ａｌ金属配線より成るビット線の形成後に、絶縁層を介
してこれを横切って、同様に例えば八〇よりなる金属配
線層を下層の多結晶シリコン眉よりなるワード線上これ
に沿って形成し、その所要部において、このワード線に
沿う上層の金属配線層を下層の多結晶シリコン層よりな
るワード線に、これら間に介在する層間絶縁膜に形成し
たコンタクト窓を通して接続すなわちコンタクトする方
法がとられる。
図を示すように、１つのＭＯＳトランジスタＭＯＳ−Ｔ
ｒと１つのキャパシタＣｓとの組としてメモリセルＭｃ
が構成され、このようなメモリセルＭｃが、第４図に実
線図示によって模式的に示したように複数個配列形成さ
れて構成される。第４図においてＢはビット線（データ
）を示し、共通のビット線に関して隣り合う２つのメモ
リセルＭｃは、そのＭＯＳ ）ランジスタＭＯＳ−Ｔｒ
の各一方のソースもしくはドレイン領域に関して共通に
形成され、このソースもしくはドレイン領域に対して各
共通のビット線Ｂが、このビット線Ｂ下に形成した絶縁
膜に穿設したコンタクト窓＋１１を通じて接続するよう
になされている。Ｗはワード線で、このワード線Ｗは各
メモリセル４ｃのＭＯＳ ）ランジスタＭＯ５−Ｔｒの
ゲート電極となり、かつこのゲート電極をイオン注入マ
スクとしてソースないしはドレインの各領域をイオン注
入によって選択的に形成することができるいわゆるセル
ファラインに供する低比抵抗の多結晶シリコン層よりな
るが、このワード線Ｗを多結晶シリコン層のみによって
形成する場合、その分布抵抗によって信号の遅延が生じ
る。そこで、このような不都合を回避するために例えば
Ａｌ金属配線より成るビット線の形成後に、絶縁層を介
してこれを横切って、同様に例えば八〇よりなる金属配
線層を下層の多結晶シリコン眉よりなるワード線上これ
に沿って形成し、その所要部において、このワード線に
沿う上層の金属配線層を下層の多結晶シリコン層よりな
るワード線に、これら間に介在する層間絶縁膜に形成し
たコンタクト窓を通して接続すなわちコンタクトする方
法がとられる。
このような構成によるＤＲＡＭによる各メモリセル４ｃ
のキャパシタＣｓは、第４図に模式的に示されるように
、通常ビット線Ｂを中心に対称的に広がるように、その
キャパシタ電極が所要の容■を形成し得る面積をもって
形成されている。
のキャパシタＣｓは、第４図に模式的に示されるように
、通常ビット線Ｂを中心に対称的に広がるように、その
キャパシタ電極が所要の容■を形成し得る面積をもって
形成されている。
このような構成による場合、ワード線Ｗにおいて、その
多結晶シリコン層と金属配線層とのコンタクト部の配置
位置が問題となり、このコンタクト部を各セルすなわち
各ビットに関して配置することが難しく通常は複数ビッ
トについてコンタクトをとるという方法がとられる。し
たがってこの場合その分布抵抗による信号の遅延が問題
となる場合がある。
多結晶シリコン層と金属配線層とのコンタクト部の配置
位置が問題となり、このコンタクト部を各セルすなわち
各ビットに関して配置することが難しく通常は複数ビッ
トについてコンタクトをとるという方法がとられる。し
たがってこの場合その分布抵抗による信号の遅延が問題
となる場合がある。
本発明は、上述したメモリ装置における多結晶シリコン
層によってワード線を構成する場合における分布抵抗に
よる信号の遅延の問題を解決しようとするものである。
層によってワード線を構成する場合における分布抵抗に
よる信号の遅延の問題を解決しようとするものである。
本発明は第１図にその要部の拡大平面図を示し、第２図
に第１図のＡ−Ａ線上の断面図を示すように、半導体基
板（１１）上に形成されたＭＯＳ Ｉ−ランジスタＭＯ
５−ＴｒとキャパシタＣｓとでメモリセルＭｃを構成す
るメモリ装置においてそのキャパシタＣｓを構成するキ
ャパシタ電極（１２）を、このメモリセルＭｃに関して
のビット線Ｂを中心にしてそのいずれか一方に面積が大
となるように全体として各キャパシタＣｓについて所要
の容量が得られる面積とするものの、そのビット線Ｂに
対して一方に片寄って広がる形状とし、この片寄って広
がった部分上でワード線Ｗを構成する多結晶シリコン層
（１８）と全屈配線Ｒ（２４）とを両者間に介在する絶
縁膜に穿設したコンタクト窓（１３）を通じて連接接続
すなわち電気的にコンタクトする。
に第１図のＡ−Ａ線上の断面図を示すように、半導体基
板（１１）上に形成されたＭＯＳ Ｉ−ランジスタＭＯ
５−ＴｒとキャパシタＣｓとでメモリセルＭｃを構成す
るメモリ装置においてそのキャパシタＣｓを構成するキ
ャパシタ電極（１２）を、このメモリセルＭｃに関して
のビット線Ｂを中心にしてそのいずれか一方に面積が大
となるように全体として各キャパシタＣｓについて所要
の容量が得られる面積とするものの、そのビット線Ｂに
対して一方に片寄って広がる形状とし、この片寄って広
がった部分上でワード線Ｗを構成する多結晶シリコン層
（１８）と全屈配線Ｒ（２４）とを両者間に介在する絶
縁膜に穿設したコンタクト窓（１３）を通じて連接接続
すなわち電気的にコンタクトする。
上述した本発明によれば、キャパシタの形状をビット線
Ｂに対して一方向に片寄って広がる形状としたことによ
って全体として同−面積とするにも拘らずこのキャパシ
タ電極（１２）上において広がる空間が形成されるので
ここでそれぞれのメモリセル肚に関してすなわち各ビッ
トに関してそれぞれワード線Ｗの多結晶シリコン層（１
８）と全屈配線ｍ （２４） との接続を行うことがで
きるのでワード線Ｗに関する実質的抵抗を小とすること
ができ、信号の遅延を効果的に回避することができる。
Ｂに対して一方向に片寄って広がる形状としたことによ
って全体として同−面積とするにも拘らずこのキャパシ
タ電極（１２）上において広がる空間が形成されるので
ここでそれぞれのメモリセル肚に関してすなわち各ビッ
トに関してそれぞれワード線Ｗの多結晶シリコン層（１
８）と全屈配線ｍ （２４） との接続を行うことがで
きるのでワード線Ｗに関する実質的抵抗を小とすること
ができ、信号の遅延を効果的に回避することができる。
第１図及び第２図をさらに参照して本発明の一実施例を
詳細に説明する。ｌの導電型例えばｐ型の高比抵抗を有
する半導体基板（１１）例えばシリコン基板を用意し、
その−主面（ｌｌａ）に、それぞれ、例えば熱酸化によ
ってフィールド部、すなわち各メモリセルＭｃの形成部
以外に図示しないが厚い酸化膜を形成し、キャパシタＣ
ｓの形成部に薄い絶縁膜（１４）すなわち誘電体膜を形
成する。そしてこの薄い絶縁膜（１４）上から不純物の
イオン注入を行ってキャパシタの対向電極の一方の電極
となる低比抵抗領域（１５）を形成する。
詳細に説明する。ｌの導電型例えばｐ型の高比抵抗を有
する半導体基板（１１）例えばシリコン基板を用意し、
その−主面（ｌｌａ）に、それぞれ、例えば熱酸化によ
ってフィールド部、すなわち各メモリセルＭｃの形成部
以外に図示しないが厚い酸化膜を形成し、キャパシタＣ
ｓの形成部に薄い絶縁膜（１４）すなわち誘電体膜を形
成する。そしてこの薄い絶縁膜（１４）上から不純物の
イオン注入を行ってキャパシタの対向電極の一方の電極
となる低比抵抗領域（１５）を形成する。
また、この絶縁膜（１４）上に、この絶縁膜（１４）を
挟んで低比抵抗領域（１５）と対向して低比抵抗多結晶
シリコン層よりなるキャパシタ電極（１２）を形成する
。・このキャパシタ電極（１２）の形成は、例えば全面
的に化学的気相成長法（ＭＯＣＶＤ法）によって低比抵
抗すなわち高不純物濃度の多結晶シリコン層を形成しフ
ォトリソグラフィ技術によって選択的にエツチングして
所定のパターンとすることによって形成し得る。
挟んで低比抵抗領域（１５）と対向して低比抵抗多結晶
シリコン層よりなるキャパシタ電極（１２）を形成する
。・このキャパシタ電極（１２）の形成は、例えば全面
的に化学的気相成長法（ＭＯＣＶＤ法）によって低比抵
抗すなわち高不純物濃度の多結晶シリコン層を形成しフ
ォトリソグラフィ技術によって選択的にエツチングして
所定のパターンとすることによって形成し得る。
次に、このキャパシタ電極（１２）の表面を熱酸化して
５ｉ０２等の眉間絶縁１１５Ｉ（１６）を形成する。そ
して、例えばこの眉間絶縁膜（１６）を最終的に各メモ
リセルＭｃとのＭＯＳ ｌ−ランジスタＭＯＳ−Ｔｒを
形成する部分において選択的に除去し、ここに所要の厚
さのゲート絶縁膜（１７）を熱酸化等によって形成し、
これの上にＭＯＳ ）ランジスタＭＯＳ−Ｔｒを構成す
る多結晶シリコンゲート電極Ｎ （２Ｂ）を形成し、こ
れと同時にワード線Ｗを形成する部分に選択的にワード
線Ｗを構成する下層の多結晶シリコン層（１８）を選択
的に形成する。これらゲート電極とワード線を構成する
各多結晶シリコン層（２８）及び（１８）は夫々多結晶
シリコン層を前面的にＣＶＤ法によって形成し、フォト
リソグラフィによってパターン化する。
５ｉ０２等の眉間絶縁１１５Ｉ（１６）を形成する。そ
して、例えばこの眉間絶縁膜（１６）を最終的に各メモ
リセルＭｃとのＭＯＳ ｌ−ランジスタＭＯＳ−Ｔｒを
形成する部分において選択的に除去し、ここに所要の厚
さのゲート絶縁膜（１７）を熱酸化等によって形成し、
これの上にＭＯＳ ）ランジスタＭＯＳ−Ｔｒを構成す
る多結晶シリコンゲート電極Ｎ （２Ｂ）を形成し、こ
れと同時にワード線Ｗを形成する部分に選択的にワード
線Ｗを構成する下層の多結晶シリコン層（１８）を選択
的に形成する。これらゲート電極とワード線を構成する
各多結晶シリコン層（２８）及び（１８）は夫々多結晶
シリコン層を前面的にＣＶＤ法によって形成し、フォト
リソグラフィによってパターン化する。
そして、これら下層の多結晶シリコンゲート電極Ｎ （
２８）をマスクとしていわゆるセルファラインによって
ソースもしくはドレイン領域となる第１及び第２の領域
Ａ１及びＡ２を形成する。
２８）をマスクとしていわゆるセルファラインによって
ソースもしくはドレイン領域となる第１及び第２の領域
Ａ１及びＡ２を形成する。
次に、この多結晶シリコンゲート電極層（２８）とワー
ド線を構成するシリコン層（１８）の表面熱酸化して絶
縁膜（１９）を形成する。さらに、？ｌ０ＣＶＤによっ
て例えば５ｉ０２よりなる絶縁Ｉｆｆ （２０）を全面
的に形成してそのフォトリソグラフィによって領域Ａ２
上に電極を接続するためのコンタクト窓（２１）を穿設
する。そして、この窓（２１）内を含んで例えば＾ｌよ
りなる金属層（２２）を全面蒸着し、フォトリソグラフ
ィによる選択的エツチングを行ってビット線Ｂを形成す
る。
ド線を構成するシリコン層（１８）の表面熱酸化して絶
縁膜（１９）を形成する。さらに、？ｌ０ＣＶＤによっ
て例えば５ｉ０２よりなる絶縁Ｉｆｆ （２０）を全面
的に形成してそのフォトリソグラフィによって領域Ａ２
上に電極を接続するためのコンタクト窓（２１）を穿設
する。そして、この窓（２１）内を含んで例えば＾ｌよ
りなる金属層（２２）を全面蒸着し、フォトリソグラフ
ィによる選択的エツチングを行ってビット線Ｂを形成す
る。
さらに、これの上にＣＶＤ法等によって例えば５ｉ０２
よりなる絶縁膜（２３）を形成し、この絶縁膜（２３）
に更にこれの下の絶縁膜（２０） 、（１９）を貫通す
る窓開けを行って各ピント線Ｂ間におけるキャパシタ電
極（１２）が配置された部分上の空間においてコンタク
ト窓（１３）を穿設する。そして、このコンタクト窓（
１３）を通じてワード線を構成する下層の多結晶シリコ
ン層（１８）に連接するように、この多結晶シリコンＮ
（１８）のパターンとほぼ一致するパターンをもって
これの上に絶縁膜（２３）上に跨ってへ１等の金属配線
層（２４）を形成する。
よりなる絶縁膜（２３）を形成し、この絶縁膜（２３）
に更にこれの下の絶縁膜（２０） 、（１９）を貫通す
る窓開けを行って各ピント線Ｂ間におけるキャパシタ電
極（１２）が配置された部分上の空間においてコンタク
ト窓（１３）を穿設する。そして、このコンタクト窓（
１３）を通じてワード線を構成する下層の多結晶シリコ
ン層（１８）に連接するように、この多結晶シリコンＮ
（１８）のパターンとほぼ一致するパターンをもって
これの上に絶縁膜（２３）上に跨ってへ１等の金属配線
層（２４）を形成する。
この金属配線層（２４）の形成は例えばＡｆｆｉの全面
蒸着及びフォトリソグラフィによるパターン間によって
形成し得る。特にこの構成において本発明においては前
述したようにそのキャパシタ電極（１２）をビット線Ｂ
よりそれぞれ一方向に片寄った大面積を有する部分を形
成するようにしてこれの大面積部分上にコンタクト窓（
１３）を配置し得る領域を形成して、此処においてワー
ド線Ｗを構成する多結晶シリコン層（１８）と金属配線
層（２４）との電気的コンタクトを行うようにする。
蒸着及びフォトリソグラフィによるパターン間によって
形成し得る。特にこの構成において本発明においては前
述したようにそのキャパシタ電極（１２）をビット線Ｂ
よりそれぞれ一方向に片寄った大面積を有する部分を形
成するようにしてこれの大面積部分上にコンタクト窓（
１３）を配置し得る領域を形成して、此処においてワー
ド線Ｗを構成する多結晶シリコン層（１８）と金属配線
層（２４）との電気的コンタクトを行うようにする。
尚、多結晶シリコン層（１８） 、ゲート電極（２８）
としては、純粋の低比抵抗の不純物がドープされた多結
晶シリコン層によって形成するのみならずそのシリコン
層としてはシリコン化合物層例えばいわゆるポリサイド
、シリサイド等の低比抵抗ポリサイド、低比抵抗シリサ
イドによって形成することもできる。
としては、純粋の低比抵抗の不純物がドープされた多結
晶シリコン層によって形成するのみならずそのシリコン
層としてはシリコン化合物層例えばいわゆるポリサイド
、シリサイド等の低比抵抗ポリサイド、低比抵抗シリサ
イドによって形成することもできる。
尚、図示した例においてはＭＯＳ ）ランジスタＭＯ３
−Ｔｒがｎチャンネル型のＭＯＳ ｌ−ランジスタであ
る場合を図示したが、各部の導電型を図示と逆の導電型
構成をとる場合に通用することもできる。
−Ｔｒがｎチャンネル型のＭＯＳ ｌ−ランジスタであ
る場合を図示したが、各部の導電型を図示と逆の導電型
構成をとる場合に通用することもできる。
本発明によるメモリ装置によれば、そのメモリセルを構
成するキャパシタをそれぞれビット線Ｂより一方向に片
寄った位置に大面積部分を形成するようにしたので、こ
の部分上においてワード線Ｗを構成する下層のシリコン
層（１８）と上層の金属配線層（２４）とのコンタクト
を行うコンタクト窓（１３）の配置部を得ることができ
、これによって各セルに関してすなわち各ビットに関し
てそれぞれワード線Ｗの多結晶シリコン層（１８）と金
属配線層（２４）との接続部を配置構成することができ
、これによってワード線Ｗの分布抵抗を小として信号の
遅延時間の短縮化を図ることができるので大容量化され
るメモリ装置に適用してその利益は大である。
成するキャパシタをそれぞれビット線Ｂより一方向に片
寄った位置に大面積部分を形成するようにしたので、こ
の部分上においてワード線Ｗを構成する下層のシリコン
層（１８）と上層の金属配線層（２４）とのコンタクト
を行うコンタクト窓（１３）の配置部を得ることができ
、これによって各セルに関してすなわち各ビットに関し
てそれぞれワード線Ｗの多結晶シリコン層（１８）と金
属配線層（２４）との接続部を配置構成することができ
、これによってワード線Ｗの分布抵抗を小として信号の
遅延時間の短縮化を図ることができるので大容量化され
るメモリ装置に適用してその利益は大である。
第１図は本発明によるメモリ装置の一例の路線的拡大平
面図、第２図はそのＡ−Ａ線上の断面図、第３図はメモ
リセルの等価回路図、第４図は従来のメモリ装置の説明
に供する路線的平面図である。 （１１）は半導体基板、（１２）はキャパシタ電極、（
１３）はコンタクト窓、（１８）は多結晶シリコン層、
（２４）は金屈配ＬＭ層、Ｍｃはメモリセル、Ｃｓはキ
ャパシタ、ＭＯＳ−ＴｒはＭＯＳ ｌ−ランジスタ、Ｂ
はビット線、Ｗはワード線である。
面図、第２図はそのＡ−Ａ線上の断面図、第３図はメモ
リセルの等価回路図、第４図は従来のメモリ装置の説明
に供する路線的平面図である。 （１１）は半導体基板、（１２）はキャパシタ電極、（
１３）はコンタクト窓、（１８）は多結晶シリコン層、
（２４）は金屈配ＬＭ層、Ｍｃはメモリセル、Ｃｓはキ
ャパシタ、ＭＯＳ−ＴｒはＭＯＳ ｌ−ランジスタ、Ｂ
はビット線、Ｗはワード線である。
Claims (1)
- 【特許請求の範囲】 半導体基板上に形成された絶縁ゲート型トランジスタと
、キャパシタとでメモリセルが構成されるメモリ装置に
おいて、 上記キャパシタを構成するキャパシタ電極がビット線を
中心にしてそのいずれか一方に面積が大となるように形
成され、上記キャパシタ電極の配置部上に形成された多
結晶シリコンからなるワード線が上記キャパシタ電極の
面積が大とされた部分上で金属配線層と接続されてなる
ことを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314925A JPS63164264A (ja) | 1986-12-25 | 1986-12-25 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61314925A JPS63164264A (ja) | 1986-12-25 | 1986-12-25 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63164264A true JPS63164264A (ja) | 1988-07-07 |
Family
ID=18059296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61314925A Pending JPS63164264A (ja) | 1986-12-25 | 1986-12-25 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63164264A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7113528B2 (en) | 2002-07-18 | 2006-09-26 | Nec Electronics Corporation | Semiconductor laser device |
| JP2007048909A (ja) * | 2005-08-09 | 2007-02-22 | Sanyo Electric Co Ltd | 半導体レーザ装置 |
| US7777234B2 (en) | 2000-09-29 | 2010-08-17 | Sanyo Electric Co., Ltd. | Light-receiving element and photonic semiconductor device provided therewith |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111061A (en) * | 1980-12-26 | 1982-07-10 | Fujitsu Ltd | Semiconductor memory unit |
-
1986
- 1986-12-25 JP JP61314925A patent/JPS63164264A/ja active Pending
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