JPS62137946A - デ−タ伝送方式 - Google Patents
デ−タ伝送方式Info
- Publication number
- JPS62137946A JPS62137946A JP60278318A JP27831885A JPS62137946A JP S62137946 A JPS62137946 A JP S62137946A JP 60278318 A JP60278318 A JP 60278318A JP 27831885 A JP27831885 A JP 27831885A JP S62137946 A JPS62137946 A JP S62137946A
- Authority
- JP
- Japan
- Prior art keywords
- flag
- data
- timer
- transmission
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ＨＤＬＣ手順を使用する時分割多重通信装置に於いて、
送信側では伝送フォーマントの情報フィールドの先頭に
再送か否かを示すフラグを付し、受イ８側ではバッファ
とタイマーを各チャンネル毎に設けて前記フラグ情報に
より規定時間以上遅れて来たデータをＩ舎でる。
送信側では伝送フォーマントの情報フィールドの先頭に
再送か否かを示すフラグを付し、受イ８側ではバッファ
とタイマーを各チャンネル毎に設けて前記フラグ情報に
より規定時間以上遅れて来たデータをＩ舎でる。
本発明はＨＤＬＣ手順を使用する時分割多重通信装置の
再送制御方式に関するものである。
再送制御方式に関するものである。
ＨＤＬＣ手順を使用するデータ伝送方式は周知の通り端
末間、又は端末〜ホストプロセッサ間のデータ伝送手順
を規定するものである。
末間、又は端末〜ホストプロセッサ間のデータ伝送手順
を規定するものである。
最近時分割多重通信装置（以下ＴＤＭ装置と云う）自体
にＨＤＬＣ手順を持つものが開発され、本発明は此の様
なＴＤＭ装置の改良に関するものである。
にＨＤＬＣ手順を持つものが開発され、本発明は此の様
なＴＤＭ装置の改良に関するものである。
ＨＤＬＣ手順ばハイレヘルデータリンク制御手順−ｈｉ
ｇｈ １ｅｖｅｌ ｄａｔａ １ｉｎｋ ｃｏｎｔｒｏ
ｌ ｐｒｏｃｅｄｕｒｅｓ−の略号で、高速データ伝送
に適する伝送方式であり、フレーム（伝送単位）の伝送
により如何なる符号上の制約も受けることなく同期式デ
ータ伝送を能率よく行う手順である。
ｇｈ １ｅｖｅｌ ｄａｔａ １ｉｎｋ ｃｏｎｔｒｏ
ｌ ｐｒｏｃｅｄｕｒｅｓ−の略号で、高速データ伝送
に適する伝送方式であり、フレーム（伝送単位）の伝送
により如何なる符号上の制約も受けることなく同期式デ
ータ伝送を能率よく行う手順である。
第２図は従来のＨＤＬＣ手順に依る伝送フォーマットの
一例を示す図である。
一例を示す図である。
図中、Ｆはフラグシーケンス、Ａはアドレス、Ｃは制御
フィールド、■は情報フィールド、Ｆｅ２はフレームチ
ェックシーケンスである。
フィールド、■は情報フィールド、Ｆｅ２はフレームチ
ェックシーケンスである。
ＨＤＬＣ手順の伝送フォーマットは、フラグシーケンス
Ｆ（０１１１１１１０）で始まり、アドレスＡ（８ビツ
ト）、制御フィールドＣ（８ビツト）、情報フィールド
Ｉ （任意長）、フレームチェックシーケンスＦＣ３（
１６ビツト）、及びフラグシーケンスＦ（０１１１１１
１０）から構成され、データリンクに接続される局は此
のフラグシーケンスＦを検出して通信を開始する。
Ｆ（０１１１１１１０）で始まり、アドレスＡ（８ビツ
ト）、制御フィールドＣ（８ビツト）、情報フィールド
Ｉ （任意長）、フレームチェックシーケンスＦＣ３（
１６ビツト）、及びフラグシーケンスＦ（０１１１１１
１０）から構成され、データリンクに接続される局は此
のフラグシーケンスＦを検出して通信を開始する。
ＨＤＬＣ手順に依るとフレームチェックシーケンスＦＣ
３で伝送誤りを検出し１．制御フィールドＣを使用して
再送を行い、通常のホストプロセッサと端末間でデータ
伝送を行う時は情報フィールドＩにデータ（電文）が収
容される。
３で伝送誤りを検出し１．制御フィールドＣを使用して
再送を行い、通常のホストプロセッサと端末間でデータ
伝送を行う時は情報フィールドＩにデータ（電文）が収
容される。
第３図は７０Ｍ装置を経由するデータ伝送の一例を示す
図である。
図である。
図中、１はホストプロセッサ、２は端末、３ａ、３ｂは
７０Ｍ装置である。
７０Ｍ装置である。
第３図に示す例はホストプロセッサ１と端末２の間でＨ
ＤＬＣ手順に依るデータ伝送を行う時、其の伝送路とし
てＴＤＭ装置３ａ、３ｂが使用された場合を示している
。
ＤＬＣ手順に依るデータ伝送を行う時、其の伝送路とし
てＴＤＭ装置３ａ、３ｂが使用された場合を示している
。
此の様に伝送路に多重通信装置等が利用されることも当
然有るが、多重通信装置は元来線路としてのＭｌ ：ｊ
Ｆを果たすもので、其の上を如何なる形式の通信力１乗
っても制約を与えない筈である。
然有るが、多重通信装置は元来線路としてのＭｌ ：ｊ
Ｆを果たすもので、其の上を如何なる形式の通信力１乗
っても制約を与えない筈である。
然し最近伝送効率を高めるため伝送する信号内容を調べ
て其の伝送手順を変更したり、ＴＤＭ装置自体にＨＤＬ
Ｃ−ｆ−順を持たせてエラーを検出し、再送を行う機能
を持つものが開発され、実用されている。
て其の伝送手順を変更したり、ＴＤＭ装置自体にＨＤＬ
Ｃ−ｆ−順を持たせてエラーを検出し、再送を行う機能
を持つものが開発され、実用されている。
此の様な７０Ｍ装置は通常次に述べる様なフレームを使
用して通信を行っている。
用して通信を行っている。
第４図（ａ）及び第４図（ｂ）は共に従来の７０Ｍ装置
の伝送フレームの一例を示す図である。
の伝送フレームの一例を示す図である。
第４図（ａ）は１フレームに複数個のチャンネルデータ
を多重化して乗せる時に使用される例で、情報フィール
ド■はデータバイト数の項、データの項、及び制御信号
情報の項に区分され、データバイト数の項によりデータ
の項、及び制御信号情報の項の内容が判る様に配慮され
ている。
を多重化して乗せる時に使用される例で、情報フィール
ド■はデータバイト数の項、データの項、及び制御信号
情報の項に区分され、データバイト数の項によりデータ
の項、及び制御信号情報の項の内容が判る様に配慮され
ている。
第４図（ｂ）は１フレームに１チャンネル分のデータの
みを収容する時の例で、情報フィールドＩの頭に区別フ
ラグを付加してデータと制御信号情報等を分けて伝送し
、Ｘが１の時は情報フィールド■の内容がデータである
ことを示し、Ｘが０の時は情報フィールド■の内容が制
御信号情報であることを示している。
みを収容する時の例で、情報フィールドＩの頭に区別フ
ラグを付加してデータと制御信号情報等を分けて伝送し
、Ｘが１の時は情報フィールド■の内容がデータである
ことを示し、Ｘが０の時は情報フィールド■の内容が制
御信号情報であることを示している。
一般にＨＤＬＣ手順は回線誤りを検出して再送を行うた
め誤ったデータを受信しないと云う利点がある反面、再
送が行われた時には当然其の分だけ伝送遅延が大きくな
る。
め誤ったデータを受信しないと云う利点がある反面、再
送が行われた時には当然其の分だけ伝送遅延が大きくな
る。
第３図に示す様にフレームを使用するＴＤＭ装置３ａ、
３ｂを介してホストプロセッサ１と端末２間でデータ伝
送を行う場合、ＴＤＭ装置自体が伝送エラーを検出して
再送動作を行うことがあり、此の再送動作が行われた時
、端末２側の７０Ｍ装置ではホストプロセッサ１による
再送であるか、７０Ｍ装置による再送であるかを判別す
ることが出来ないことがある。
３ｂを介してホストプロセッサ１と端末２間でデータ伝
送を行う場合、ＴＤＭ装置自体が伝送エラーを検出して
再送動作を行うことがあり、此の再送動作が行われた時
、端末２側の７０Ｍ装置ではホストプロセッサ１による
再送であるか、７０Ｍ装置による再送であるかを判別す
ることが出来ないことがある。
第５図は従来の伝送方式の問題点を説明する図である。
金弟５図に示す様に端末２からホストプロセッサ１へ■
に示す様にデータを伝送した場合、ホストプロセッサ１
から■に示す様に再送要求が出たとする。此の為端末２
は■に示す様に再送する。
に示す様にデータを伝送した場合、ホストプロセッサ１
から■に示す様に再送要求が出たとする。此の為端末２
は■に示す様に再送する。
此の時何等かの理由でＴＤＭ装置３ｂが■に示す様に再
送要求をするとＴＤＭ装置３ａば■に示す様に再送する
。然しホストプロセッサ１は所定の時間内に再送データ
が受信出来ないので■に示す様に応答の督促を行うが、
やがてＴＤＭ装置３ａからの再送データ■が受信される
ので端末２からの回答と誤解する。
送要求をするとＴＤＭ装置３ａば■に示す様に再送する
。然しホストプロセッサ１は所定の時間内に再送データ
が受信出来ないので■に示す様に応答の督促を行うが、
やがてＴＤＭ装置３ａからの再送データ■が受信される
ので端末２からの回答と誤解する。
然し■に示す様に応答の督促が既に発信されているので
端末２から再送データ■が遅れて到達する。此の結果ホ
ストプロセッサ１側は何故データ■が来たかと思うこと
になる。
端末２から再送データ■が遅れて到達する。此の結果ホ
ストプロセッサ１側は何故データ■が来たかと思うこと
になる。
従来方式では此の様な混乱を引き起こすと云う欠点があ
った。
った。
Ｃ問題点を解決するための手段〕
上記問題点は）ＩＤＬＣ手順を使用する時分割多重通信
装置に於いて、第１図（ａ）に示す様に送信側では伝送
フォーマントの情報フィールドの先頭に再送か否かを示
すフラグｆを付し、受信側では第１図（ｂ）に示す様に
タイマー１２、及びバッファ１３を各チャンネル毎に設
け、電文受信と共にタイマー１２を起動し、タイマー１
２が規定する時間以上遅れてバッファ１３に格納された
データのフラグｆが再送であることを示す場合は前記デ
ータを棄却することにより解決される。
装置に於いて、第１図（ａ）に示す様に送信側では伝送
フォーマントの情報フィールドの先頭に再送か否かを示
すフラグｆを付し、受信側では第１図（ｂ）に示す様に
タイマー１２、及びバッファ１３を各チャンネル毎に設
け、電文受信と共にタイマー１２を起動し、タイマー１
２が規定する時間以上遅れてバッファ１３に格納された
データのフラグｆが再送であることを示す場合は前記デ
ータを棄却することにより解決される。
本発明に依ると送イ５側では情報フィールドｆに再送フ
レームであることを示す為フラグを付し、受信側では各
伝送要素毎にバッファ及びタイマーを設け、前記フラグ
情報とタイマー情報を照らし合わせて受（三信号を出力
すべきか否かを判定出来ると云う効果が生まれる。
レームであることを示す為フラグを付し、受信側では各
伝送要素毎にバッファ及びタイマーを設け、前記フラグ
情報とタイマー情報を照らし合わせて受（三信号を出力
すべきか否かを判定出来ると云う効果が生まれる。
第１図（ａ）は本発明に依るＤＴＭ装置の伝送フォーマ
ントの一実施例を示す図である。
ントの一実施例を示す図である。
第１図（ｂ）は本発明に依るＤＴＭ装置の受信側回路の
一実施例を示す図である。
一実施例を示す図である。
図中、ｆは本発明に依るフラグ、１ｏはＨＤＬＣ対応部
、１１は分配部、１２はタイマー、１３はバッファ、１
４はチャンネルパートである。
、１１は分配部、１２はタイマー、１３はバッファ、１
４はチャンネルパートである。
以下図に従って本発明の詳細な説明する。
送信側では第１図（ａ）に示す様な伝送フォーマットを
使用する。即ち、情報フィールドＩの頭の部分に１ビツ
トのフラグｆを設ける。此のフラグｆは通常は“０”で
あるが、ＨＤＬＣ手順により再送を行う時は“１”とす
る。
使用する。即ち、情報フィールドＩの頭の部分に１ビツ
トのフラグｆを設ける。此のフラグｆは通常は“０”で
あるが、ＨＤＬＣ手順により再送を行う時は“１”とす
る。
此の様な伝送フォーマットの信号が伝送路に送出される
。
。
従って受１８′側のＴＤＭ装置に於いては此のフラグｆ
が“０″であればＨＤＬＣ手順の正常な伝送手順により
送られて来たデータであり、此のフラグｒが“１”であ
ればＨＤＬＣ手順の再送により送られて来たデータであ
ると判定出来る。
が“０″であればＨＤＬＣ手順の正常な伝送手順により
送られて来たデータであり、此のフラグｒが“１”であ
ればＨＤＬＣ手順の再送により送られて来たデータであ
ると判定出来る。
一方受信側のＴＤＭ装置の受イＪｉ回路は第１図（ｂｌ
に示す回路構成を取り、受信信号ばＨＤＬＣ対応部１０
に於いてエラー信号が除去され、分配部１１に入る。此
処で１５号は対応するチャンネルパート１４に分配され
る。図ではチャンネルパート１４は１個のみ示されてい
るが、他チヤンネルパートも全く同様であるので省略し
た。
に示す回路構成を取り、受信信号ばＨＤＬＣ対応部１０
に於いてエラー信号が除去され、分配部１１に入る。此
処で１５号は対応するチャンネルパート１４に分配され
る。図ではチャンネルパート１４は１個のみ示されてい
るが、他チヤンネルパートも全く同様であるので省略し
た。
ＨＤ Ｌ Ｃ対応部１０は前述した様にエラー信号を除
去するが、同時に一連の電文の最初の伝送フレームを検
出し、対応するチャンネルパート１４に内蔵されている
タイマー１２を起動させる。
去するが、同時に一連の電文の最初の伝送フレームを検
出し、対応するチャンネルパート１４に内蔵されている
タイマー１２を起動させる。
対応するチャンネルパート１４に入ると先づ信号はバッ
ファ１３に格納される。
ファ１３に格納される。
此の時タイマー１２は格納データのフラグｆを調べ、若
し此のフラグｆが“０”であれば其の値出力する。
し此のフラグｆが“０”であれば其の値出力する。
若し此のフラグｒが“１”であれば内蔵タイマーの値を
調べ、規定の時間内である場合はバッファ１３に格納さ
れているデータを其の値出力するが、規定の時間外であ
る場合はバッファ１３に格納されているデータを棄却す
る。
調べ、規定の時間内である場合はバッファ１３に格納さ
れているデータを其の値出力するが、規定の時間外であ
る場合はバッファ１３に格納されているデータを棄却す
る。
Ｃ発明の効果〕
以上詳細に説明した様に本発明によれば、受イ８′側で
再送データであるか否かが判定出来るので同一データを
２回出力する恐れがないと云う大きい効果がある。
再送データであるか否かが判定出来るので同一データを
２回出力する恐れがないと云う大きい効果がある。
第１図（ａｌは本発明に依るＤＴＭ装置の伝送フォーマ
、トの一実施例を示す図である。 第１図ｆｂｌは本発明に依るＤＴＭ装置の受信側回路の
一実施例を示す図である。 第２図は従来のＨＤ Ｌ Ｃ手順に依る伝送フォーマッ
トの一例を示す図である。 第３図は７０Ｍ装置を経由するデータ伝送の一例を示す
図である。 第４図（ａｌは従来のＴ Ｄ Ｍ装置の伝送フレームの
一例を示す図である。 第４図（ｂ）も従来の７０Ｍ装置の伝送フレームの一例
を示す図である。 第５図は従来の伝送方式の問題点を説明する図である。 図中、Ｆはフラグシーケンス、Ａばアドレス、Ｃは制御
フィールド、■は情報フィールド、Ｆｅ２はフレームチ
ェックシーケンス、１はホストプロセッサ、２ば端末、
３ａ、３ｂは７０Ｍ装置、ｆは本発明に依るフラグ、１
０はＨＤＬＣ対応部、１１は分配部、１２はタイマー、
１３ばバッファ、１４ばチャンネルバートである。 迦）ＥＧＧつ （ａジ 挙（７（ｂ） ＴＤだし渋く歌をＩ”ｔｂｉ名データイ乞り訃３−例峯
５ 図
、トの一実施例を示す図である。 第１図ｆｂｌは本発明に依るＤＴＭ装置の受信側回路の
一実施例を示す図である。 第２図は従来のＨＤ Ｌ Ｃ手順に依る伝送フォーマッ
トの一例を示す図である。 第３図は７０Ｍ装置を経由するデータ伝送の一例を示す
図である。 第４図（ａｌは従来のＴ Ｄ Ｍ装置の伝送フレームの
一例を示す図である。 第４図（ｂ）も従来の７０Ｍ装置の伝送フレームの一例
を示す図である。 第５図は従来の伝送方式の問題点を説明する図である。 図中、Ｆはフラグシーケンス、Ａばアドレス、Ｃは制御
フィールド、■は情報フィールド、Ｆｅ２はフレームチ
ェックシーケンス、１はホストプロセッサ、２ば端末、
３ａ、３ｂは７０Ｍ装置、ｆは本発明に依るフラグ、１
０はＨＤＬＣ対応部、１１は分配部、１２はタイマー、
１３ばバッファ、１４ばチャンネルバートである。 迦）ＥＧＧつ （ａジ 挙（７（ｂ） ＴＤだし渋く歌をＩ”ｔｂｉ名データイ乞り訃３−例峯
５ 図
Claims (1)
- 【特許請求の範囲】 同期式データ伝送手順を使用して複数のチャンネルを介
して複数組のデータ端末間で信号を伝送する時分割多重
通信装置に於いて、 送信側では伝送フォーマットの情報フィールドの先頭に
再送か否かを示すフラグ（ｆ）を付し、受信側ではタイ
マー（１２）、及びバッファ（１３）を各チャンネル毎
に設け、 電文受信と共に該タイマー（１２）を起動し、該タイマ
ー（１２）が規定する時間以上遅れて該バッファ（１３
）に格納されたデータの該フラグ（ｆ）が再送であるこ
とを示す場合は前記データを棄却することを特徴とする
データ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60278318A JPS62137946A (ja) | 1985-12-11 | 1985-12-11 | デ−タ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60278318A JPS62137946A (ja) | 1985-12-11 | 1985-12-11 | デ−タ伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62137946A true JPS62137946A (ja) | 1987-06-20 |
Family
ID=17595660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60278318A Pending JPS62137946A (ja) | 1985-12-11 | 1985-12-11 | デ−タ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62137946A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02134942A (ja) * | 1988-11-15 | 1990-05-23 | Toshiba Corp | データ伝送フレームフォーマット |
| JPH02137021A (ja) * | 1988-11-18 | 1990-05-25 | Nec Corp | ハードウェアキュー |
-
1985
- 1985-12-11 JP JP60278318A patent/JPS62137946A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02134942A (ja) * | 1988-11-15 | 1990-05-23 | Toshiba Corp | データ伝送フレームフォーマット |
| JPH02137021A (ja) * | 1988-11-18 | 1990-05-25 | Nec Corp | ハードウェアキュー |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0525985B1 (en) | High speed duplex data link interface | |
| EP0244117B1 (en) | A method of duplex data transmission using a send-and-wait protocol | |
| EP0793881B1 (en) | Method of time stamping a message indicative of the time of message creation | |
| US4622550A (en) | Data communication system | |
| EP0117677B1 (en) | Data communication systems | |
| JPH05160842A (ja) | 多重通信制御装置 | |
| JPH0419731B2 (ja) | ||
| JPS62137946A (ja) | デ−タ伝送方式 | |
| EP0093004B1 (en) | Data communication system | |
| JP3217397B2 (ja) | 通信制御装置のデータ送信方法 | |
| JPH03196739A (ja) | セル転送方式およびそれによる通信制御装置 | |
| JPS6030232A (ja) | 多重通信装置 | |
| JP2624265B2 (ja) | データ伝送装置 | |
| JPH0521378B2 (ja) | ||
| JPH0262981B2 (ja) | ||
| JPH0496534A (ja) | Ｈｄｌｃにおける選択再送方式 | |
| JPS633536A (ja) | ル−プ伝送路誤り訂正方式 | |
| JPS60194642A (ja) | デ−タ伝送方式 | |
| JPS60117846A (ja) | デ−タ伝送方式 | |
| JPS60117845A (ja) | デ−タ伝送方式 | |
| JPS60198931A (ja) | デ−タ通信方式 | |
| JPH0568071A (ja) | データ伝送方式 | |
| JPS60190050A (ja) | 伝送方式 | |
| JPH063925B2 (ja) | 共用チヤネルアクセス制御回路 | |
| JPS6358504B2 (ja) |