JPS61199670A - 二重凹部電界効果トランジスタを形成する方法 - Google Patents
二重凹部電界効果トランジスタを形成する方法Info
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- 230000015572 biosynthetic process Effects 0.000 title 1
- 239000000463 material Substances 0.000 claims description 57
- 238000000034 method Methods 0.000 claims description 49
- 229920002120 photoresistant polymer Polymers 0.000 claims description 35
- 238000005530 etching Methods 0.000 claims description 24
- 239000004065 semiconductor Substances 0.000 claims description 22
- 230000005669 field effect Effects 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 17
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 10
- 230000008020 evaporation Effects 0.000 claims description 2
- 238000001704 evaporation Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 109
- 229910052732 germanium Inorganic materials 0.000 description 13
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 13
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 12
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 12
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 7
- 239000004926 polymethyl methacrylate Substances 0.000 description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical group [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000010420 art technique Methods 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000005022 packaging material Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は電界効果トランジスタを製造する方法に関す
る。更に具体的に云えば、この発明はＮ十形の桟（さん
）を持つ二重凹部チャンネル構造を有する電界効果トラ
ンジスタを形成する方法に関する。
る。更に具体的に云えば、この発明はＮ十形の桟（さん
）を持つ二重凹部チャンネル構造を有する電界効果トラ
ンジスタを形成する方法に関する。
従来の技術及び問題、
第１図はＮ十形桟橋造を持つ二重凹部チャンネルを有す
るＧａＡｓ金属−半導体電界効果トランジスタ（Ｍ Ｅ
Ｓ 、Ｆ Ｅ Ｔ ）の略図である。Ｎ十形桟橋造を
持つトランジスタは、Ｎ形チャンネル領域の上方に盛上
ったＮ十形ソース及びドレイン領域を持ち、ソース及び
トレイン接点が、チャンネル領域に対する凹部の近くで
、ソース及びドレイン領域の□縁から引込んでいる。基
板１及びバッファ層２に対するＧａＡＳのエピタキシャ
ル・デボジツションにより、エピタキシャル層３が形成
される。エピタキシャル層３の表面の上にＮ十形ＧａＡ
Ｓをエピタキシャル・デポジットし、エピタキシャル層
４を通ってエピタキシャル層３に達する幅の広い凹部を
エツチングすることにより、ソース／ドレイン領域４が
形成される。この構造は、イオン打込みブＯセスを用い
ても形成することが出来る。周知の方法を用いて、ゲー
ト接点１４、ソース接点１５及びドレイン接点１６が形
成される。この構造は瞬時的及び長期的な両方のバーン
アウトに対する抵抗力が高くなることが判っている。Ｃ
ＩＥＥＥトランスアクションズ・オン・エレクトロン・
デバイセズ誌、ＥＤ−２８巻、８３４ （１９８１年７
月号）所載のウエンプル、ニーハウス、フクイ、アービ
ン、コックス、ファン、デイロレンゾ及びシュローサの
論文ｒＧａＡｓＫｉ力ＦＥＴに於ける長期及び瞬時的な
バーンアウト：１ｌｌＩと解決策」参照。）更にこの構
造はマイクロ波範囲の電力ＦＥＴとして、普通の電界効
果トランジスタに較べて性能が改善されることが判って
いる。（アプライド・フイズイツクス・レターズ誌、第
４２巻、９６６ （１９８３年６月１日号）所載のソー
ニヤ及びシーの論文「分子ビーム・エピタキシャル法に
よってＩＩＩＪさ゛れた高性能に一帯ＧａＡｓ１ｔｂ用
電界効果トランジスタ」参照） 然し、Ｎ十形桟を持つ二重凹部ＦＥＴを製造する従来の
方法は、２つの重要なマスク工程を必要としている。第
２Ａ図乃至第２Ｃ図は、従来の二重凹部を持つＮ＋４１
を有する電界効果トランジスタを製造するのに必要な処
理工程を示す略図である。例えば分子ビーム・エピタキ
シャル法により、エピタキシャル層３の上に第２Ａ図の
Ｎ十形層４がデポジットされ、Ｎ十形層４の表面の上に
ソース接点１６及びドレイン接点１５が形成される。
るＧａＡｓ金属−半導体電界効果トランジスタ（Ｍ Ｅ
Ｓ 、Ｆ Ｅ Ｔ ）の略図である。Ｎ十形桟橋造を
持つトランジスタは、Ｎ形チャンネル領域の上方に盛上
ったＮ十形ソース及びドレイン領域を持ち、ソース及び
トレイン接点が、チャンネル領域に対する凹部の近くで
、ソース及びドレイン領域の□縁から引込んでいる。基
板１及びバッファ層２に対するＧａＡＳのエピタキシャ
ル・デボジツションにより、エピタキシャル層３が形成
される。エピタキシャル層３の表面の上にＮ十形ＧａＡ
Ｓをエピタキシャル・デポジットし、エピタキシャル層
４を通ってエピタキシャル層３に達する幅の広い凹部を
エツチングすることにより、ソース／ドレイン領域４が
形成される。この構造は、イオン打込みブＯセスを用い
ても形成することが出来る。周知の方法を用いて、ゲー
ト接点１４、ソース接点１５及びドレイン接点１６が形
成される。この構造は瞬時的及び長期的な両方のバーン
アウトに対する抵抗力が高くなることが判っている。Ｃ
ＩＥＥＥトランスアクションズ・オン・エレクトロン・
デバイセズ誌、ＥＤ−２８巻、８３４ （１９８１年７
月号）所載のウエンプル、ニーハウス、フクイ、アービ
ン、コックス、ファン、デイロレンゾ及びシュローサの
論文ｒＧａＡｓＫｉ力ＦＥＴに於ける長期及び瞬時的な
バーンアウト：１ｌｌＩと解決策」参照。）更にこの構
造はマイクロ波範囲の電力ＦＥＴとして、普通の電界効
果トランジスタに較べて性能が改善されることが判って
いる。（アプライド・フイズイツクス・レターズ誌、第
４２巻、９６６ （１９８３年６月１日号）所載のソー
ニヤ及びシーの論文「分子ビーム・エピタキシャル法に
よってＩＩＩＪさ゛れた高性能に一帯ＧａＡｓ１ｔｂ用
電界効果トランジスタ」参照） 然し、Ｎ十形桟を持つ二重凹部ＦＥＴを製造する従来の
方法は、２つの重要なマスク工程を必要としている。第
２Ａ図乃至第２Ｃ図は、従来の二重凹部を持つＮ＋４１
を有する電界効果トランジスタを製造するのに必要な処
理工程を示す略図である。例えば分子ビーム・エピタキ
シャル法により、エピタキシャル層３の上に第２Ａ図の
Ｎ十形層４がデポジットされ、Ｎ十形層４の表面の上に
ソース接点１６及びドレイン接点１５が形成される。
周知の方法を用いて、Ｎ十形層４の表面の上にフォトレ
ジスト層１７を形成してパターンを定める。
ジスト層１７を形成してパターンを定める。
次に、周知の方法を用いて、エピタキシャル層４とエピ
タキシャル層３の小さな一部分とをエッチし、フォトレ
ジストＮ１７を除去して、第２Ｂ図に示す幅の広い凹部
２１を設ける。次に、周知の方法を用いて、Ｎ十形層４
の表面の上にフォトレジスト層１８を形成してパターン
を定、める。次に、周知の方法を用いて、Ｎ形層３を最
終的な厚さになるまでエッチして、第２Ｃ図に示す構造
を作る。
タキシャル層３の小さな一部分とをエッチし、フォトレ
ジストＮ１７を除去して、第２Ｂ図に示す幅の広い凹部
２１を設ける。次に、周知の方法を用いて、Ｎ十形層４
の表面の上にフォトレジスト層１８を形成してパターン
を定、める。次に、周知の方法を用いて、Ｎ形層３を最
終的な厚さになるまでエッチして、第２Ｃ図に示す構造
を作る。
次に、第２Ｃ図の構造の上にゲート金属接点１４を形成
し、フォトレジスト層１８を除いて、第１図の構造にな
る。重要なことは、第１図及び第２八図ないし第２Ｃ図
について説明した方法が、２つの重要なマスク工程を必
要とすることである。
し、フォトレジスト層１８を除いて、第１図の構造にな
る。重要なことは、第１図及び第２八図ないし第２Ｃ図
について説明した方法が、２つの重要なマスク工程を必
要とすることである。
即ち、フォトレジスト層１７のパターンを定めること及
びフォトレジスト層１８のパターンを定めることである
。この両方のマスク工程は、トランジスタが正しく動作
する為には正確にアラインしていなければならない。周
知の様に、各々のマスク工程により、集積回路に半導体
装置を製造する時の誤差率が入り込む。この為、Ｎ十形
の桟を持つ二重凹部ＦＥＴを製造するのに使われるマス
ク工程の数を最小限に抑えることが望ましい。
びフォトレジスト層１８のパターンを定めることである
。この両方のマスク工程は、トランジスタが正しく動作
する為には正確にアラインしていなければならない。周
知の様に、各々のマスク工程により、集積回路に半導体
装置を製造する時の誤差率が入り込む。この為、Ｎ十形
の桟を持つ二重凹部ＦＥＴを製造するのに使われるマス
ク工程の数を最小限に抑えることが望ましい。
０題、を解 する為の手段及び作用
この発明の方法を用いると、１回のマスク工程を用いて
、Ｎ十形桟を持つ二重凹部電界効果トランジスタを形成
することが出来る。種類の異なるフォトレジストの２つ
の層がＮ十形エピタキシャル層の表面に形成される。こ
れらのフォトレジスト層の表面に、フレオンによって反
応性イオン・エッチが出来るが、酸素では反応性イオン
・エッチが起らない様な材料の層を形成する。この材料
の表面層にゲート・パターンをエッチし、フォトレジス
ト層に選択的にアンダカツトを設けて、ゲート凹部及び
幅広い凹部の両方をエッチする為のパターンを作る。フ
ォトレジスト層の上にある材料の層内の開口を介して、
金属の垂直の蒸着を行なうことにより、ゲート接点が形
成される。
、Ｎ十形桟を持つ二重凹部電界効果トランジスタを形成
することが出来る。種類の異なるフォトレジストの２つ
の層がＮ十形エピタキシャル層の表面に形成される。こ
れらのフォトレジスト層の表面に、フレオンによって反
応性イオン・エッチが出来るが、酸素では反応性イオン
・エッチが起らない様な材料の層を形成する。この材料
の表面層にゲート・パターンをエッチし、フォトレジス
ト層に選択的にアンダカツトを設けて、ゲート凹部及び
幅広い凹部の両方をエッチする為のパターンを作る。フ
ォトレジスト層の上にある材料の層内の開口を介して、
金属の垂直の蒸着を行なうことにより、ゲート接点が形
成される。
実施例
第３八図ないし第３に図はこの発明の１実施例の方法を
示す略図である。第３Ａ図の基板１は半絶縁性ＧａＡｓ
基板である。バッファ領域２は、例えば基板１の表面に
分子ビーム・エピタキシャル法によって形成される比抵
抗の高いＧａＡｓである。層３は、例えば分子ビーム・
エピタキシャル法により、約１．０００乃至７．０００
人の厚さになるまで、バッファ領域２の上に形成された
Ｎ形ＧａＡＳ層である。層４は、例えば分子ビーム・エ
ピタキシャル法により、約２．０ＯＯＡの厚さになるま
で形成されたＮ十形にドープしたＧａＡＳ層である。ソ
ース接点１６及びドレイン接点１５は周知の方法によっ
て形成されたオーミック接点である。レジスト層５は、
周知の方法を用いて５．０００乃至１０．０００人の厚
さに坦成されたＡ２１４５０Ｂの様な光学レジストであ
る。層６はポリメチルメタクリレート（ＰＭＭＡ）層で
あり、これは周知の方法を用いて、フォトレジスト層５
の表面の上に約２．０００乃至７．０００人の厚さに形
成される。層７は約５００人の厚さに蒸着によって形成
されたゲルマニウム層である。こ）でゲルマニウムを使
うのは、ゲルマニウムはフレオンによって反応性イオン
・エッチが出来るが、酸素では反応性イオン・エッチを
しないからである。２１１化シリコンの様に、こういう
性質を持つ他の材料をゲルマニウムの代りに用いてもよ
い。１８はフォトレジスト層又は電子ビーム・レジスト
材料の層であり、形成しようとする電界効果トランジス
タ（ＦＥＴ）のゲートと同形のパターンになる様に周知
の方法を用いてパターンを定める。
示す略図である。第３Ａ図の基板１は半絶縁性ＧａＡｓ
基板である。バッファ領域２は、例えば基板１の表面に
分子ビーム・エピタキシャル法によって形成される比抵
抗の高いＧａＡｓである。層３は、例えば分子ビーム・
エピタキシャル法により、約１．０００乃至７．０００
人の厚さになるまで、バッファ領域２の上に形成された
Ｎ形ＧａＡＳ層である。層４は、例えば分子ビーム・エ
ピタキシャル法により、約２．０ＯＯＡの厚さになるま
で形成されたＮ十形にドープしたＧａＡＳ層である。ソ
ース接点１６及びドレイン接点１５は周知の方法によっ
て形成されたオーミック接点である。レジスト層５は、
周知の方法を用いて５．０００乃至１０．０００人の厚
さに坦成されたＡ２１４５０Ｂの様な光学レジストであ
る。層６はポリメチルメタクリレート（ＰＭＭＡ）層で
あり、これは周知の方法を用いて、フォトレジスト層５
の表面の上に約２．０００乃至７．０００人の厚さに形
成される。層７は約５００人の厚さに蒸着によって形成
されたゲルマニウム層である。こ）でゲルマニウムを使
うのは、ゲルマニウムはフレオンによって反応性イオン
・エッチが出来るが、酸素では反応性イオン・エッチを
しないからである。２１１化シリコンの様に、こういう
性質を持つ他の材料をゲルマニウムの代りに用いてもよ
い。１８はフォトレジスト層又は電子ビーム・レジスト
材料の層であり、形成しようとする電界効果トランジス
タ（ＦＥＴ）のゲートと同形のパターンになる様に周知
の方法を用いてパターンを定める。
第３Ｂ図は形成しようとするＦＥＴのゲート・パターン
を持つフォトレジスト層８を示す。次に、フレオンを用
いた反応性イオン・エツチングにより、ゲルマニウム層
７をエッチして、第３Ｃ図に示す構造を作る。酸素を用
いた反応性イオン・エツチングにより、フォトレジスト
Ｗ５及びＰＭＭＡ層６を垂直にエッチする。フォトレジ
スト層８が酸素による反応性イオン・エッチの際に除か
れて、第３Ｄ図に示す構造が得られる。
を持つフォトレジスト層８を示す。次に、フレオンを用
いた反応性イオン・エツチングにより、ゲルマニウム層
７をエッチして、第３Ｃ図に示す構造を作る。酸素を用
いた反応性イオン・エツチングにより、フォトレジスト
Ｗ５及びＰＭＭＡ層６を垂直にエッチする。フォトレジ
スト層８が酸素による反応性イオン・エッチの際に除か
れて、第３Ｄ図に示す構造が得られる。
次にＮ十形ＧａＡｓ１１４を化学的にエッチして、第３
Ｅ図に示すゲート凹部１９を作る。その後、ＡＺ３１１
の様なフォトレジスト現像剤を用いて、フォトレジスト
層５をエッチし、ＰＭＭＡｌ１６及びゲルマニウム層７
にアンダカツトを作る。第３Ｆ図に示す様に、フォトレ
ジスト層５に出来る間口の幅は、フォトレジストＩｉ５
のエツチングの時間によって制御される。ＰＭＭＡ層６
がアンダカツトされる時、ＰＭＭＡ層６がゲルマニウム
層７を支持する。次に、Ｎ十形ＧａＡＳ層４及びＮ形Ｇ
ａＡｓ層３を化学的にエッチして、第３Ｇ図に示す構造
にする。次に第３Ｇ図の構造を、第３Ｇ図に示す構造の
表面に対して垂直な金属蒸着源から、チタン、白金及び
金の３１ｉの蒸着の様な金属の蒸着を行ない、第３Ｈ図
に示すゲート１４及び金属層９を作る。
Ｅ図に示すゲート凹部１９を作る。その後、ＡＺ３１１
の様なフォトレジスト現像剤を用いて、フォトレジスト
層５をエッチし、ＰＭＭＡｌ１６及びゲルマニウム層７
にアンダカツトを作る。第３Ｆ図に示す様に、フォトレ
ジスト層５に出来る間口の幅は、フォトレジストＩｉ５
のエツチングの時間によって制御される。ＰＭＭＡ層６
がアンダカツトされる時、ＰＭＭＡ層６がゲルマニウム
層７を支持する。次に、Ｎ十形ＧａＡＳ層４及びＮ形Ｇ
ａＡｓ層３を化学的にエッチして、第３Ｇ図に示す構造
にする。次に第３Ｇ図の構造を、第３Ｇ図に示す構造の
表面に対して垂直な金属蒸着源から、チタン、白金及び
金の３１ｉの蒸着の様な金属の蒸着を行ない、第３Ｈ図
に示すゲート１４及び金属層９を作る。
別の実施例では、Ｎ十形ＧａＡｓ１Ｊ４内にゲート凹部
１９をエッチする前に、フォトレジスト現像剤を用いて
、フォトレジスト層５の幅を拡げ、こうして第３１図に
示す構造を作る。第３Ｆ図、第３Ｇ図及び第３Ｈ図につ
いて説明した処理工程の後、この別の実施例では第３Ｊ
図に示す構造が得られるが、この時ゲート凹部１９はゲ
ート・メタライズ部分１４よりも幅が広い。これによっ
てゲートの静電容量が一層小さいという望ましい特性が
得られ、これは場合によって有用である。
１９をエッチする前に、フォトレジスト現像剤を用いて
、フォトレジスト層５の幅を拡げ、こうして第３１図に
示す構造を作る。第３Ｆ図、第３Ｇ図及び第３Ｈ図につ
いて説明した処理工程の後、この別の実施例では第３Ｊ
図に示す構造が得られるが、この時ゲート凹部１９はゲ
ート・メタライズ部分１４よりも幅が広い。これによっ
てゲートの静電容量が一層小さいという望ましい特性が
得られ、これは場合によって有用である。
ゲート１４を形成した後、フォトレジスト層５及びＰＭ
ＭＡ層６を溶媒の中で洗滌し去り、金属層９（第３Ｈ図
）を浮かせ、第３に図に示す構造にする。こうして、何
れもセルファラインである幅の広い凹部２１、ゲート凹
部１９及びゲート１４を形成する為に１回のマスク工程
を用いて、Ｎ十形機を持つ二重凹部電界効果トランジス
タ２ｏが形成される。ソース接点１５及びドレイン接点
１６を形成するにはマスク工程が必要であるが、このマ
スク工程は臨界的（重要）ではない。
ＭＡ層６を溶媒の中で洗滌し去り、金属層９（第３Ｈ図
）を浮かせ、第３に図に示す構造にする。こうして、何
れもセルファラインである幅の広い凹部２１、ゲート凹
部１９及びゲート１４を形成する為に１回のマスク工程
を用いて、Ｎ十形機を持つ二重凹部電界効果トランジス
タ２ｏが形成される。ソース接点１５及びドレイン接点
１６を形成するにはマスク工程が必要であるが、このマ
スク工程は臨界的（重要）ではない。
この為、上に述べた方法を使うと、従来必要であった２
回の臨界的なマスク工程及び１回の臨界的でないマスク
工程の代りに、１回の臨界的なマスク工程及び１回の臨
界的でないマスク工程を使って、Ｎ十形機を持つ２重囲
部電界効果トランジスタが形成される。
回の臨界的なマスク工程及び１回の臨界的でないマスク
工程の代りに、１回の臨界的なマスク工程及び１回の臨
界的でないマスク工程を使って、Ｎ十形機を持つ２重囲
部電界効果トランジスタが形成される。
明細書ではこの発明の特定の実施例を説明したが、この
発明の範囲がそれにｉｌｌ限されるものと解してはなら
ない。当業者には、以上の説明から、この発明のその他
の実施例が容易に考えられよう。
発明の範囲がそれにｉｌｌ限されるものと解してはなら
ない。当業者には、以上の説明から、この発明のその他
の実施例が容易に考えられよう。
１１五皇旦１
この発明は、二重凹部チャンネル電界効果トランジスタ
のゲート接点、ゲート凹部及び幅の広い凹部をセルファ
ラインにする１個のマスクを用いて、二重凹部チャンネ
ル電界効果トランジスタを製造する方法を教示した。こ
れは、そのアラインが臨界的である２回のマスク工程を
必要とする従来技術と対照的である。
のゲート接点、ゲート凹部及び幅の広い凹部をセルファ
ラインにする１個のマスクを用いて、二重凹部チャンネ
ル電界効果トランジスタを製造する方法を教示した。こ
れは、そのアラインが臨界的である２回のマスク工程を
必要とする従来技術と対照的である。
この発明の実施態様は次の通りである。
（１）二重凹部電界効果トランジスタを形成する方法に
於て、 第１の導電型の基板を用意し、 前記基板のドーピングよりも高い前記第１の導電型のド
ーピングを持つ半導体ｖｉ料の寵を前記基板の上にデポ
ジットし、 該半導体材料の層の表面の上にソース及びドレイン接点
区域を形成し、 前記半導体材料のエピタキシャル層の表面の上に第一の
材料層を形成し、 該第−の材料層をエッチするプロセスによってエッチさ
れない様な材料の第２の層を、前記第一の材料層の表面
の上に形成し、 該第２の材料層の表面の上にフォトレジスト材料の層を
形成してパターンを定め、 前記第１及び第２の材料層をエツチングして前記半導体
材料の層を露出し、 前記第１及び第２の材料層をエッチしないエツチング手
段を用いて、前記半導体材料のエピタキシャル層内に小
さな凹部をエツチングし、前記第２の材料層も前記半導
体材料の層もエッチしない様な前記プロセスを用いて、
前記第１の材料層をエツチングすることによって前記第
′２の材料層のアンダカツトを作って前記凹部よりも幅
の広い開口を前記第１の材料層内に設け、前記半導体材
料のエピタキシャル層及び前記基板をエツチングして、
前記半導体林料のエピタキシャル閣内の幅の広い凹部及
び前記基板内の幅の狭いゲート凹部を作り、 当該金属の垂直の蒸着により、前記凹部内に金属層をデ
ポジットし、 前記第１及び第２の材料層を取除く工程を含む方法。
於て、 第１の導電型の基板を用意し、 前記基板のドーピングよりも高い前記第１の導電型のド
ーピングを持つ半導体ｖｉ料の寵を前記基板の上にデポ
ジットし、 該半導体材料の層の表面の上にソース及びドレイン接点
区域を形成し、 前記半導体材料のエピタキシャル層の表面の上に第一の
材料層を形成し、 該第−の材料層をエッチするプロセスによってエッチさ
れない様な材料の第２の層を、前記第一の材料層の表面
の上に形成し、 該第２の材料層の表面の上にフォトレジスト材料の層を
形成してパターンを定め、 前記第１及び第２の材料層をエツチングして前記半導体
材料の層を露出し、 前記第１及び第２の材料層をエッチしないエツチング手
段を用いて、前記半導体材料のエピタキシャル層内に小
さな凹部をエツチングし、前記第２の材料層も前記半導
体材料の層もエッチしない様な前記プロセスを用いて、
前記第１の材料層をエツチングすることによって前記第
′２の材料層のアンダカツトを作って前記凹部よりも幅
の広い開口を前記第１の材料層内に設け、前記半導体材
料のエピタキシャル層及び前記基板をエツチングして、
前記半導体林料のエピタキシャル閣内の幅の広い凹部及
び前記基板内の幅の狭いゲート凹部を作り、 当該金属の垂直の蒸着により、前記凹部内に金属層をデ
ポジットし、 前記第１及び第２の材料層を取除く工程を含む方法。
（２） （１）項に記載した方法に於て、前記第１の
導電型がＮ形である方法。
導電型がＮ形である方法。
（３） （１）項に記載した方法に於て、前記第１の
導電型がＰ形である方法。
導電型がＰ形である方法。
（４） （１）項に記載した方法に於て、前記材料の第
１の層がフォトレジストである方法。
１の層がフォトレジストである方法。
（５） （１）項に記載した方法に於て、前記材料の
第２の層がゲルマニウムである方法。
第２の層がゲルマニウムである方法。
（６） （１）項に記載した方法に放て、前記材料の
第１の層をエッチするプロセスが化学的なエツチングで
ある方法。
第１の層をエッチするプロセスが化学的なエツチングで
ある方法。
（７） （１）項に記載した方法に於て、前記金属が
チタン、白金及び金の３層構造である方法。
チタン、白金及び金の３層構造である方法。
（８）二重凹部電界効果トランジスタを形成する方法に
於て、 ガリウム砒素基板の上にあるガリウム砒素・バッファ層
の上に第１の導電型を持つガリウム砒素層を設け、 前記基板のドーピングより高い前記第１の導電型のドー
ピングを持つガリウム砒素層を前記基板の上にデポジッ
トし、 前記半導体材料のエピタキシャル層の表面の上にソース
及びドレイン接点区域を形成し、前記半導体材料のエピ
タキシャル層の表面の上にフォトレジストの第１の層を
形成し、ゲルマニウムをエツチングしないが、前記フォ
トレジストの第１の層をエツチングする様な化学的なエ
ッチ剤によってエツチングされないフォトレジストの第
２の層を前記フォトレジストの第１の層の表面の上に形
成し、 前記ゲルマニウム層の表面の上にフォトレジスト材料の
第３の層を形成してパターンを定め、前記フォトレジス
トの第１及び第２の層及び前記ゲルマニウム層をエツチ
ングし、 前記フォトレジストの第１及び第２の１及び前記ゲルマ
ニウム層をエツチングしないエツチング手段を用いて、
前記半導体材料のエピタキシャル層内にゲート凹部をエ
ツチングし、 前記フォトレジストの第２の層及びゲルマニウム層又は
半導体材料のエピタキシャル層をエツチングしない様な
前記化学的なエッチ剤を用いて、前記フォトレジストの
第１の層をエツチングすることにより、前記フォトレジ
ストの第２の層及び前記ゲルマニウム層にアンダカツト
を作って、前記材料の第１の層内に前記凹部よりも幅の
広い開口を作り、 前記基板に達するまでエピタキシャル層をエツチングし
て、前記エピタキシャル層のｖＪｎの中に幅の広い凹部
を作ると共に前記基板に幅の狭いゲート凹部を作り、 金属の垂直の蒸着により、前記凹部内に金Ｒ層をデポジ
ットし、 前記第１及び第２の材料層及び前記ゲルマニウム層を除
去する工程を含む方法。
於て、 ガリウム砒素基板の上にあるガリウム砒素・バッファ層
の上に第１の導電型を持つガリウム砒素層を設け、 前記基板のドーピングより高い前記第１の導電型のドー
ピングを持つガリウム砒素層を前記基板の上にデポジッ
トし、 前記半導体材料のエピタキシャル層の表面の上にソース
及びドレイン接点区域を形成し、前記半導体材料のエピ
タキシャル層の表面の上にフォトレジストの第１の層を
形成し、ゲルマニウムをエツチングしないが、前記フォ
トレジストの第１の層をエツチングする様な化学的なエ
ッチ剤によってエツチングされないフォトレジストの第
２の層を前記フォトレジストの第１の層の表面の上に形
成し、 前記ゲルマニウム層の表面の上にフォトレジスト材料の
第３の層を形成してパターンを定め、前記フォトレジス
トの第１及び第２の層及び前記ゲルマニウム層をエツチ
ングし、 前記フォトレジストの第１及び第２の１及び前記ゲルマ
ニウム層をエツチングしないエツチング手段を用いて、
前記半導体材料のエピタキシャル層内にゲート凹部をエ
ツチングし、 前記フォトレジストの第２の層及びゲルマニウム層又は
半導体材料のエピタキシャル層をエツチングしない様な
前記化学的なエッチ剤を用いて、前記フォトレジストの
第１の層をエツチングすることにより、前記フォトレジ
ストの第２の層及び前記ゲルマニウム層にアンダカツト
を作って、前記材料の第１の層内に前記凹部よりも幅の
広い開口を作り、 前記基板に達するまでエピタキシャル層をエツチングし
て、前記エピタキシャル層のｖＪｎの中に幅の広い凹部
を作ると共に前記基板に幅の狭いゲート凹部を作り、 金属の垂直の蒸着により、前記凹部内に金Ｒ層をデポジ
ットし、 前記第１及び第２の材料層及び前記ゲルマニウム層を除
去する工程を含む方法。
（９） （８）項に記載した方法に於て、前記第１の導
電型がＮ形である方法。
電型がＮ形である方法。
（１Ｇ） （８）項に記載した方法に於て、前記第１
の導電型がＰ形である方法。
の導電型がＰ形である方法。
（１１） （８）項に記載した方法に於て、前記フォト
レジストの第２の層がポリメチルメタクリレート・フォ
トレジストである方法。
レジストの第２の層がポリメチルメタクリレート・フォ
トレジストである方法。
第１図は従来のＮ十形桟を持つ二重凹部ＧａＡＳ電界効
果トランジスタの略図、第２Ａ図乃至第２Ｃ図は第１図
のＧａＡｓ ＦＥＴを形成する為に従来必要であった
処理工程を示す略図、第３Ａ図乃至第３に図はこの発明
の１実施例に従ってＮ十形桟を持つ二重凹部電界効果ト
ランジスタを製造するのに必要な処理工程を示す略図で
ある。 主な符号の説明 １：基板 ３：Ｎ形層 ４：Ｎ十形層 ５ニレジスト層 ６：ポリメチルメタクリレート層 ８；フォトレジスト層 １４：ゲート １５ニドレイン接点 １６：ソース接点 １９：ゲート凹部 ２１：幅の広い凹部
果トランジスタの略図、第２Ａ図乃至第２Ｃ図は第１図
のＧａＡｓ ＦＥＴを形成する為に従来必要であった
処理工程を示す略図、第３Ａ図乃至第３に図はこの発明
の１実施例に従ってＮ十形桟を持つ二重凹部電界効果ト
ランジスタを製造するのに必要な処理工程を示す略図で
ある。 主な符号の説明 １：基板 ３：Ｎ形層 ４：Ｎ十形層 ５ニレジスト層 ６：ポリメチルメタクリレート層 ８；フォトレジスト層 １４：ゲート １５ニドレイン接点 １６：ソース接点 １９：ゲート凹部 ２１：幅の広い凹部
Claims (1)
- 【特許請求の範囲】 二重凹部電界効果トランジスタを形成する方法に於て、 第１の導電型の基板を用意し、 前記基板のドーピングよりも高い前記第１の導電型のド
ーピングを持つ半導体材料の層を前記基板の上にデポジ
ットし、 該半導体材料の層の表面の上にソース及びドレイン接点
区域を形成し、 前記半導体材料のエピタキシャル層の表面の上に材料の
第１の層を形成し、 該第１の材料層をエッチするプロセスによつてエッチさ
れない様な第２の材料層を、前記材料の第１の層の表面
の上に形成し、 該第２の材料の層の表面の上にフォトレジスト材料の層
を形成してパターンを定め、 前記第１及び第２の材料層をエッチングして前記半導体
材料の層を露出し、 前記第１及び第２の材料層をエッチしないエッチング手
段を用いて、前記半導体材料のエピタキシャル層内に小
さな凹部をエッチングし、 前記第２の材料層も前記半導体材料の層もエッチしない
様な前記プロセスを用いて、前記第１の材料層をエッチ
ングすることによつて前記第２の材料層にアンダカツト
を作つて、前記凹部よりも幅の広い開口を前記材料の第
１の層内に設け、前記半導体材料のエピタキシャル層及
び前記基板をエッチングして、前記半導体材料のエピタ
キシャル層内の幅の広い凹部及び前記基板内の幅の狭い
ゲート凹部を作り、 当該金属の垂直の蒸着により、前記凹部内に金属層をデ
ポジットし、 前記第１及び第２の材料層を取除く工程を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US684523 | 1984-12-21 | ||
| US06/684,523 US4616400A (en) | 1984-12-21 | 1984-12-21 | Process for fabricating a double recess channel field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61199670A true JPS61199670A (ja) | 1986-09-04 |
| JPH0624209B2 JPH0624209B2 (ja) | 1994-03-30 |
Family
ID=24748388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60287609A Expired - Lifetime JPH0624209B2 (ja) | 1984-12-21 | 1985-12-20 | 二重凹部電界効果トランジスタを形成する方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4616400A (ja) |
| JP (1) | JPH0624209B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04206936A (ja) * | 1990-11-30 | 1992-07-28 | Rohm Co Ltd | 電界効果トランジスタの製造方法 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2612836B2 (ja) * | 1987-09-23 | 1997-05-21 | シーメンス、アクチエンゲゼルシヤフト | 自己整合ゲートを備えるｍｅｓｆｅｔの製造方法 |
| DE3911512A1 (de) * | 1988-09-07 | 1990-03-22 | Licentia Gmbh | Selbstjustierendes verfahren zur herstellung einer steuerelektrode |
| US5139968A (en) * | 1989-03-03 | 1992-08-18 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a t-shaped gate electrode |
| JPH03248439A (ja) * | 1990-02-26 | 1991-11-06 | Rohm Co Ltd | 化合物半導体装置の製造方法 |
| KR970000538B1 (ko) * | 1993-04-27 | 1997-01-13 | 엘지전자 주식회사 | 게이트 리세스 구조를 갖는 전계효과트랜지스터의 제조방법 |
| US5610085A (en) * | 1993-11-29 | 1997-03-11 | Texas Instruments Incorporated | Method of making a vertical FET using epitaxial overgrowth |
| JPH08111424A (ja) * | 1994-10-11 | 1996-04-30 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| US5556797A (en) * | 1995-05-30 | 1996-09-17 | Hughes Aircraft Company | Method of fabricating a self-aligned double recess gate profile |
| US5733827A (en) * | 1995-11-13 | 1998-03-31 | Motorola, Inc. | Method of fabricating semiconductor devices with a passivated surface |
| US6838325B2 (en) * | 2002-10-24 | 2005-01-04 | Raytheon Company | Method of forming a self-aligned, selectively etched, double recess high electron mobility transistor |
| US6939751B2 (en) * | 2003-10-22 | 2005-09-06 | International Business Machines Corporation | Method and manufacture of thin silicon on insulator (SOI) with recessed channel |
| KR100636680B1 (ko) * | 2005-06-29 | 2006-10-23 | 주식회사 하이닉스반도체 | 리세스 게이트 및 비대칭 불순물영역을 갖는 반도체소자 및그 제조방법 |
| JP6831452B2 (ja) * | 2016-09-13 | 2021-02-17 | グーグル エルエルシーＧｏｏｇｌｅ ＬＬＣ | フォトレジスト現像液によるエッチングを防ぐためのバッファ層 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4301188A (en) * | 1979-10-01 | 1981-11-17 | Bell Telephone Laboratories, Incorporated | Process for producing contact to GaAs active region |
| JPS58143577A (ja) * | 1982-02-22 | 1983-08-26 | Toshiba Corp | 埋め込みゲ−ト電界効果トランジスタの製造方法 |
| US4551394A (en) * | 1984-11-26 | 1985-11-05 | Honeywell Inc. | Integrated three-dimensional localized epitaxial growth of Si with localized overgrowth of GaAs |
-
1984
- 1984-12-21 US US06/684,523 patent/US4616400A/en not_active Expired - Fee Related
-
1985
- 1985-12-20 JP JP60287609A patent/JPH0624209B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04206936A (ja) * | 1990-11-30 | 1992-07-28 | Rohm Co Ltd | 電界効果トランジスタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0624209B2 (ja) | 1994-03-30 |
| US4616400A (en) | 1986-10-14 |
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