JPH05275455A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH05275455A JPH05275455A JP7047592A JP7047592A JPH05275455A JP H05275455 A JPH05275455 A JP H05275455A JP 7047592 A JP7047592 A JP 7047592A JP 7047592 A JP7047592 A JP 7047592A JP H05275455 A JPH05275455 A JP H05275455A
- Authority
- JP
- Japan
- Prior art keywords
- impurity diffusion
- diffusion layer
- resin film
- contact hole
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】本発明は、ショットキーゲートＦＥＴ及びその
製造方法に関し、寄生容量を低減させ、また、ソース抵
抗等を減少させたＴ型ゲート構造を有するショットキー
ゲートＦＥＴ及びその製造方法を提供することを目的と
する。 【構成】ＧａＡｓ基板２上部にｎ−ＧａＡｓ層４を形成
し、ｎ−ＧａＡｓ層４上にＰＭＳＳの樹脂膜１８をスピ
ン塗布して形成した後、樹脂膜１８にゲート電極形成の
ためのコンタクトホールを開口する（図３（ａ））。次
に、上記コンタクトホール内に露出したｎ−ＧａＡｓ層
４とショットキー接合し、断面がＴ型形状になるように
上記コンタクトホールから樹脂膜１８上に腕部８ａが張
出したＴ型ゲート電極８をエッチングにより形成する
（図３（ｂ））。
製造方法に関し、寄生容量を低減させ、また、ソース抵
抗等を減少させたＴ型ゲート構造を有するショットキー
ゲートＦＥＴ及びその製造方法を提供することを目的と
する。 【構成】ＧａＡｓ基板２上部にｎ−ＧａＡｓ層４を形成
し、ｎ−ＧａＡｓ層４上にＰＭＳＳの樹脂膜１８をスピ
ン塗布して形成した後、樹脂膜１８にゲート電極形成の
ためのコンタクトホールを開口する（図３（ａ））。次
に、上記コンタクトホール内に露出したｎ−ＧａＡｓ層
４とショットキー接合し、断面がＴ型形状になるように
上記コンタクトホールから樹脂膜１８上に腕部８ａが張
出したＴ型ゲート電極８をエッチングにより形成する
（図３（ｂ））。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及びその製
造方法に係り、特にショットキーゲートＦＥＴ及びその
製造方法に関する。
造方法に係り、特にショットキーゲートＦＥＴ及びその
製造方法に関する。
【０００２】
【従来の技術】近年、超高速、低消費電力ＬＳＩを実現
するためにショットキーゲートＦＥＴが用いられるよう
になってきた。ショットキーゲートＦＥＴに用いる半導
体基板には、一般的にシリコンよりも電子の移動度が大
きいＧａＡｓ系の材料を用いた化合物半導体基板が用い
られている。ショットキーゲートＦＥＴのゲート構造に
は、イオン注入型とリセス型とがあるが、リセス型の方
がイオン注入型よりもイオンの回り込みにより生じるシ
ョートチャネル効果を小さくすることができ、ショート
ゲート素子を安定に作りやすいので、ヘテロ接合ＦＥＴ
等において利用されている。
するためにショットキーゲートＦＥＴが用いられるよう
になってきた。ショットキーゲートＦＥＴに用いる半導
体基板には、一般的にシリコンよりも電子の移動度が大
きいＧａＡｓ系の材料を用いた化合物半導体基板が用い
られている。ショットキーゲートＦＥＴのゲート構造に
は、イオン注入型とリセス型とがあるが、リセス型の方
がイオン注入型よりもイオンの回り込みにより生じるシ
ョートチャネル効果を小さくすることができ、ショート
ゲート素子を安定に作りやすいので、ヘテロ接合ＦＥＴ
等において利用されている。
【０００３】このリセス型ゲート構造のゲート電極は、
リフトオフにより形成する場合と、エッチングにより形
成する場合とがあるが、リフトオフを用いた場合はフォ
トレジストを含むリセス部のアスペクト比が高くなるた
め加工が難しく、ショートゲートの加工には適さない。
さらに、ゲート長が０．２〜０．３μｍ程度の加工にお
いてリフトオフを用いると、ゲート電極の断面積が小さ
いことからエレクトロマイグレーション耐性が劣化し、
また、電流密度が高くなるので、素子の信頼性が確保で
きない。一方、エッチングの場合は、リセス部と電極加
工部に合わせ余裕が必要となるという製造工程上の問題
を有している。
リフトオフにより形成する場合と、エッチングにより形
成する場合とがあるが、リフトオフを用いた場合はフォ
トレジストを含むリセス部のアスペクト比が高くなるた
め加工が難しく、ショートゲートの加工には適さない。
さらに、ゲート長が０．２〜０．３μｍ程度の加工にお
いてリフトオフを用いると、ゲート電極の断面積が小さ
いことからエレクトロマイグレーション耐性が劣化し、
また、電流密度が高くなるので、素子の信頼性が確保で
きない。一方、エッチングの場合は、リセス部と電極加
工部に合わせ余裕が必要となるという製造工程上の問題
を有している。
【０００４】上記のような事情により、近年、ショット
キーゲートＦＥＴのゲート構造として、合わせ余裕等を
必要としないＴ型構造のゲート電極が考案され実現され
た。このＴ型ゲート構造によれば、ショットキー接合す
るゲート下部でショートゲートを実現し、ゲート上部で
ゲート電極の断面積を稼ぐことによりエレクトロマイグ
レーション耐性を向上させ、また、電流密度が高くなる
ことを防止させて、素子の信頼性を向上させたものであ
る。
キーゲートＦＥＴのゲート構造として、合わせ余裕等を
必要としないＴ型構造のゲート電極が考案され実現され
た。このＴ型ゲート構造によれば、ショットキー接合す
るゲート下部でショートゲートを実現し、ゲート上部で
ゲート電極の断面積を稼ぐことによりエレクトロマイグ
レーション耐性を向上させ、また、電流密度が高くなる
ことを防止させて、素子の信頼性を向上させたものであ
る。
【０００５】図５を用いて従来のＴ型ゲート電極の構造
を説明する。ＧａＡｓ基板２上部に不純物拡散層である
ｎ−ＧａＡｓ層４が形成されている。ｎ−ＧａＡｓ層４
上にシリコン酸化膜６が形成されている。シリコン酸化
膜６に開口されたコンタクトホールを介してｎ−ＧａＡ
ｓ層４とショットキー接合し、断面がＴ型形状になるよ
うにコンタクトホールからシリコン酸化膜６上に腕部８
ａが張出したＴ型ゲート電極８が形成されている。ま
た、Ｔ型ゲート電極８の両側のシリコン酸化膜６を開口
してｎ−ＧａＡｓ層４にオーミック接合するソース電極
１０と、ドレイン電極１２とが形成されている。
を説明する。ＧａＡｓ基板２上部に不純物拡散層である
ｎ−ＧａＡｓ層４が形成されている。ｎ−ＧａＡｓ層４
上にシリコン酸化膜６が形成されている。シリコン酸化
膜６に開口されたコンタクトホールを介してｎ−ＧａＡ
ｓ層４とショットキー接合し、断面がＴ型形状になるよ
うにコンタクトホールからシリコン酸化膜６上に腕部８
ａが張出したＴ型ゲート電極８が形成されている。ま
た、Ｔ型ゲート電極８の両側のシリコン酸化膜６を開口
してｎ−ＧａＡｓ層４にオーミック接合するソース電極
１０と、ドレイン電極１２とが形成されている。
【０００６】
【発明が解決しようとする課題】しかしながら、この従
来のＴ型ゲート電極の構造は、２種類の問題点を有して
いる。以下にそれを説明する。 （１）Ｔ型ゲート電極とした場合の性能上の問題 ゲート電極をＴ型ゲート構造にすると図５に示すごと
く、ゲート電極の腕部８ａ下部に寄生容量Ａが発生す
る。この寄生容量は、ゲート長を短縮させたことによる
真性ゲート容量の減少に伴って無視できない問題とな
る。 （２）Ｔ型ゲート電極とした場合の加工上の問題 ＧａＡｓ系ＦＥＴでは、ソース／ドレインオーミック電
極の電極材は、Ａｕ系材料が用いられる。このＡｕ系材
料はエッチングが難しいため、リフトオフによる加工が
一般的に行われる。しかし、リフトオフを行うためのフ
ォトレジスト１４を塗布すると、図６に示すようにＴ型
ゲート電極上部のレジスト１４がゲート電極の厚さだけ
周囲よりもなだらかな凸状に形成されてしまい、レジス
ト１４を平坦に形成することができない。
来のＴ型ゲート電極の構造は、２種類の問題点を有して
いる。以下にそれを説明する。 （１）Ｔ型ゲート電極とした場合の性能上の問題 ゲート電極をＴ型ゲート構造にすると図５に示すごと
く、ゲート電極の腕部８ａ下部に寄生容量Ａが発生す
る。この寄生容量は、ゲート長を短縮させたことによる
真性ゲート容量の減少に伴って無視できない問題とな
る。 （２）Ｔ型ゲート電極とした場合の加工上の問題 ＧａＡｓ系ＦＥＴでは、ソース／ドレインオーミック電
極の電極材は、Ａｕ系材料が用いられる。このＡｕ系材
料はエッチングが難しいため、リフトオフによる加工が
一般的に行われる。しかし、リフトオフを行うためのフ
ォトレジスト１４を塗布すると、図６に示すようにＴ型
ゲート電極上部のレジスト１４がゲート電極の厚さだけ
周囲よりもなだらかな凸状に形成されてしまい、レジス
ト１４を平坦に形成することができない。
【０００７】一般的にレジストの露光条件は、レジスト
１４の厚さの変化に応じて敏感に変える必要がある。図
６中のＢ、Ｃ区間にソース／ドレインオーミック電極を
形成しようとするときに、レジスト１４の厚さが凹凸状
に変化していると、露光における所定の焦点深度が得ら
れない等、レジスト１４のパターニングの精度が低下す
る。これを防止するために、レジスト１４の平坦な部分
をパターニングしてゲート／ドレインオーミック電極を
形成すると、ゲートとソース間及びゲートとドレイン間
の距離が離れることになり、ソース抵抗Ｄ等が増大して
デバイス特性が劣化するという問題がある。
１４の厚さの変化に応じて敏感に変える必要がある。図
６中のＢ、Ｃ区間にソース／ドレインオーミック電極を
形成しようとするときに、レジスト１４の厚さが凹凸状
に変化していると、露光における所定の焦点深度が得ら
れない等、レジスト１４のパターニングの精度が低下す
る。これを防止するために、レジスト１４の平坦な部分
をパターニングしてゲート／ドレインオーミック電極を
形成すると、ゲートとソース間及びゲートとドレイン間
の距離が離れることになり、ソース抵抗Ｄ等が増大して
デバイス特性が劣化するという問題がある。
【０００８】本発明の目的は、寄生容量を低減させ、ま
た、ソース抵抗等を減少させたＴ型ゲート構造を有する
ショットキーゲートＦＥＴ及びその製造方法を提供する
ことにある。
た、ソース抵抗等を減少させたＴ型ゲート構造を有する
ショットキーゲートＦＥＴ及びその製造方法を提供する
ことにある。
【０００９】
【課題を解決するための手段】上記目的は、半導体基板
と、前記半導体基板上部に形成された不純物拡散層と、
前記不純物拡散層上に形成された絶縁膜と、前記絶縁膜
に開口されたコンタクトホールを介して前記不純物拡散
層とショットキー接合し、断面がＴ型形状になるように
前記コンタクトホールから前記絶縁膜上に腕部が張出し
たＴ型ゲート電極と、前記絶縁膜を開口して前記不純物
拡散層上にオーミック接合するソース電極と、前記Ｔ型
ゲート電極に対して前記ソース電極の反対側に前記絶縁
膜を開口して前記不純物拡散層上にオーミック接合する
ドレイン電極とを有する半導体装置において、前記絶縁
膜は、スピン塗布された樹脂膜であることを特徴とする
半導体装置によって達成される。
と、前記半導体基板上部に形成された不純物拡散層と、
前記不純物拡散層上に形成された絶縁膜と、前記絶縁膜
に開口されたコンタクトホールを介して前記不純物拡散
層とショットキー接合し、断面がＴ型形状になるように
前記コンタクトホールから前記絶縁膜上に腕部が張出し
たＴ型ゲート電極と、前記絶縁膜を開口して前記不純物
拡散層上にオーミック接合するソース電極と、前記Ｔ型
ゲート電極に対して前記ソース電極の反対側に前記絶縁
膜を開口して前記不純物拡散層上にオーミック接合する
ドレイン電極とを有する半導体装置において、前記絶縁
膜は、スピン塗布された樹脂膜であることを特徴とする
半導体装置によって達成される。
【００１０】また、上記目的は、半導体基板上に不純物
拡散層を形成し、前記不純物拡散層上に絶縁膜を形成
し、前記絶縁膜にコンタクトホールを開口して、前記コ
ンタクトホールを介して前記不純物拡散層とショットキ
ー接合し、断面がＴ型形状になるように前記コンタクト
ホールから前記絶縁膜上に腕部が張出したＴ型ゲート電
極を形成し、前記絶縁膜を除去し、前記絶縁膜のかわり
に前記絶縁膜よりも誘電率の低いスピン塗布樹脂膜を前
記不純物拡散層上に形成し、前記Ｔ型ゲート電極の両側
の前記樹脂膜をエッチングしてソース電極及びドレイン
電極を形成するための開口部を開口し、前記不純物拡散
層とオーミック接合するソース電極及びドレイン電極を
形成することを特徴とする半導体装置の製造方法によっ
て達成される。
拡散層を形成し、前記不純物拡散層上に絶縁膜を形成
し、前記絶縁膜にコンタクトホールを開口して、前記コ
ンタクトホールを介して前記不純物拡散層とショットキ
ー接合し、断面がＴ型形状になるように前記コンタクト
ホールから前記絶縁膜上に腕部が張出したＴ型ゲート電
極を形成し、前記絶縁膜を除去し、前記絶縁膜のかわり
に前記絶縁膜よりも誘電率の低いスピン塗布樹脂膜を前
記不純物拡散層上に形成し、前記Ｔ型ゲート電極の両側
の前記樹脂膜をエッチングしてソース電極及びドレイン
電極を形成するための開口部を開口し、前記不純物拡散
層とオーミック接合するソース電極及びドレイン電極を
形成することを特徴とする半導体装置の製造方法によっ
て達成される。
【００１１】さらに、上記目的は、半導体基板上に不純
物拡散層を形成し、前記不純物拡散層上にスピン塗布樹
脂膜を形成し、前記樹脂膜にコンタクトホールを開口し
て、前記コンタクトホールを介して前記不純物拡散層と
ショットキー接合し、断面がＴ型形状になるように前記
コンタクトホールから前記樹脂膜上に腕部が張出したＴ
型ゲート電極を形成し、前記Ｔ型ゲート電極の両側の前
記樹脂膜をエッチングしてソース電極及びドレイン電極
を形成するための開口部を開口し、前記不純物拡散層と
オーミック接合するソース電極及びドレイン電極を形成
することを特徴とする半導体装置の製造方法によって達
成される。
物拡散層を形成し、前記不純物拡散層上にスピン塗布樹
脂膜を形成し、前記樹脂膜にコンタクトホールを開口し
て、前記コンタクトホールを介して前記不純物拡散層と
ショットキー接合し、断面がＴ型形状になるように前記
コンタクトホールから前記樹脂膜上に腕部が張出したＴ
型ゲート電極を形成し、前記Ｔ型ゲート電極の両側の前
記樹脂膜をエッチングしてソース電極及びドレイン電極
を形成するための開口部を開口し、前記不純物拡散層と
オーミック接合するソース電極及びドレイン電極を形成
することを特徴とする半導体装置の製造方法によって達
成される。
【００１２】
【作用】本発明によれば、不純物拡散層上に形成された
絶縁膜が、誘電率の低い樹脂膜なので、寄生容量を低減
させ、また、ソース抵抗等を減少させることができる。
さらに、構造の平坦性が増すので精度を向上させ、より
微細化が可能となる。
絶縁膜が、誘電率の低い樹脂膜なので、寄生容量を低減
させ、また、ソース抵抗等を減少させることができる。
さらに、構造の平坦性が増すので精度を向上させ、より
微細化が可能となる。
【００１３】
【実施例】本発明の第１の実施例による半導体装置及び
その製造方法を図１及び図２を用いて説明する。まず、
本実施例による半導体装置の製造方法について説明す
る。ＧａＡｓ基板２上部に不純物を２．０×１０17ｃｍ
-3程度拡散した厚さ２００ｎｍのｎ−ＧａＡｓ層４を形
成し、ｎ−ＧａＡｓ層４上に厚さ３００ｎｍのシリコン
酸化膜６を形成した後、シリコン酸化膜６にゲート電極
形成のためのコンタクトホールを開口する（図１
（ａ））。
その製造方法を図１及び図２を用いて説明する。まず、
本実施例による半導体装置の製造方法について説明す
る。ＧａＡｓ基板２上部に不純物を２．０×１０17ｃｍ
-3程度拡散した厚さ２００ｎｍのｎ−ＧａＡｓ層４を形
成し、ｎ−ＧａＡｓ層４上に厚さ３００ｎｍのシリコン
酸化膜６を形成した後、シリコン酸化膜６にゲート電極
形成のためのコンタクトホールを開口する（図１
（ａ））。
【００１４】次に、上記コンタクトホール内に露出した
ｎ−ＧａＡｓ層４をリセスエッチングした後、ｎ−Ｇａ
Ａｓ層４とショットキー接合し、断面がＴ型形状になる
ように上記コンタクトホールからシリコン酸化膜６上に
腕部８ａが張出したＴ型ゲート電極８をエッチングによ
り形成する。電極材料はＷＳｉであり、形成した厚さは
５００ｎｍである（図１（ｂ））。
ｎ−ＧａＡｓ層４をリセスエッチングした後、ｎ−Ｇａ
Ａｓ層４とショットキー接合し、断面がＴ型形状になる
ように上記コンタクトホールからシリコン酸化膜６上に
腕部８ａが張出したＴ型ゲート電極８をエッチングによ
り形成する。電極材料はＷＳｉであり、形成した厚さは
５００ｎｍである（図１（ｂ））。
【００１５】次に、シリコン酸化膜６をエッチング除去
する（図１（ｃ））。次に、Ｔ型ゲート電極８が埋め込
まれる厚さである、例えば１．３μｍ程度のＰＭＳＳ
（シリル化ポリメチル シルセスキオキサン）の樹脂膜
１６をｎ−ＧａＡｓ層４上にスピン塗布して形成する。
ＰＭＳＳの誘電率は３程度であり、シリコン酸化膜（誘
電率は４程度である）より低い。樹脂膜１６上部は十分
平坦化されている。この平坦化された樹脂膜１６上にレ
ジスト１４を厚さ１μｍ程度塗布してパターニングする
（図２（ａ））。
する（図１（ｃ））。次に、Ｔ型ゲート電極８が埋め込
まれる厚さである、例えば１．３μｍ程度のＰＭＳＳ
（シリル化ポリメチル シルセスキオキサン）の樹脂膜
１６をｎ−ＧａＡｓ層４上にスピン塗布して形成する。
ＰＭＳＳの誘電率は３程度であり、シリコン酸化膜（誘
電率は４程度である）より低い。樹脂膜１６上部は十分
平坦化されている。この平坦化された樹脂膜１６上にレ
ジスト１４を厚さ１μｍ程度塗布してパターニングする
（図２（ａ））。
【００１６】次に、パターニングされたレジスト１４を
マスクとして樹脂膜１６をエッチングし、ソース電極１
０及びドレイン電極１２を形成するための開口部を開口
し、全面にソース電極１０及びドレイン電極１２を形成
するためのＡｕＧｅ／Ａｕ層（図示せず）を厚さ２０／
３８０ｎｍだけ形成する。樹脂膜１６をリフトオフ用ス
ペーサとして用い、レジスト１４を除去することにより
ＡｕＧｅ／Ａｕ層をリフトオフして、ｎ−ＧａＡｓ層４
とオーミック接合するソース電極１０及びドレイン電極
１２を形成する（図２（ｂ））。
マスクとして樹脂膜１６をエッチングし、ソース電極１
０及びドレイン電極１２を形成するための開口部を開口
し、全面にソース電極１０及びドレイン電極１２を形成
するためのＡｕＧｅ／Ａｕ層（図示せず）を厚さ２０／
３８０ｎｍだけ形成する。樹脂膜１６をリフトオフ用ス
ペーサとして用い、レジスト１４を除去することにより
ＡｕＧｅ／Ａｕ層をリフトオフして、ｎ−ＧａＡｓ層４
とオーミック接合するソース電極１０及びドレイン電極
１２を形成する（図２（ｂ））。
【００１７】なお、樹脂膜１６の膜厚をＴ型ゲート電極
８の腕部８ａ下部までの厚さに形成するに止め、Ｔ型ゲ
ート電極８の両側の樹脂膜１６を開口してｎ−ＧａＡｓ
層４にオーミック接合するソース電極１０と、ドレイン
電極１２とを形成するようにしてもよい。また、本実施
例による半導体装置は図２（ｂ）に示すように、ＧａＡ
ｓ基板２と、ＧａＡｓ基板２上部に形成された不純物拡
散層である厚さ２００ｎｍのｎ−ＧａＡｓ層４と、ｎ−
ＧａＡｓ層４上に形成されシリコン酸化膜よりも誘電率
が低く、１．３μｍ程度の厚さのＰＭＳＳの樹脂膜１６
と、樹脂膜１６に開口されたコンタクトホールを介して
ｎ−ＧａＡｓ層４とショットキー接合し、断面がＴ型形
状になるように上記コンタクトホールから樹脂膜１６上
に厚さ５００ｎｍの腕部８ａが張出したＴ型ゲート電極
８と、樹脂膜１６を開口してｎ−ＧａＡｓ層４とオーミ
ック接合する厚さ２０／３８０ｎｍのＡｕＧｅ／Ａｕ層
のソース電極１０と、Ｔ型ゲート電極８に対してソース
電極１０の反対側の樹脂膜１６を開口してｎ−ＧａＡｓ
層４とオーミック接合する厚さ２０／３８０ｎｍのＡｕ
Ｇｅ／Ａｕ層のドレイン電極１２とを有するショットキ
ーゲートＦＥＴである。
８の腕部８ａ下部までの厚さに形成するに止め、Ｔ型ゲ
ート電極８の両側の樹脂膜１６を開口してｎ−ＧａＡｓ
層４にオーミック接合するソース電極１０と、ドレイン
電極１２とを形成するようにしてもよい。また、本実施
例による半導体装置は図２（ｂ）に示すように、ＧａＡ
ｓ基板２と、ＧａＡｓ基板２上部に形成された不純物拡
散層である厚さ２００ｎｍのｎ−ＧａＡｓ層４と、ｎ−
ＧａＡｓ層４上に形成されシリコン酸化膜よりも誘電率
が低く、１．３μｍ程度の厚さのＰＭＳＳの樹脂膜１６
と、樹脂膜１６に開口されたコンタクトホールを介して
ｎ−ＧａＡｓ層４とショットキー接合し、断面がＴ型形
状になるように上記コンタクトホールから樹脂膜１６上
に厚さ５００ｎｍの腕部８ａが張出したＴ型ゲート電極
８と、樹脂膜１６を開口してｎ−ＧａＡｓ層４とオーミ
ック接合する厚さ２０／３８０ｎｍのＡｕＧｅ／Ａｕ層
のソース電極１０と、Ｔ型ゲート電極８に対してソース
電極１０の反対側の樹脂膜１６を開口してｎ−ＧａＡｓ
層４とオーミック接合する厚さ２０／３８０ｎｍのＡｕ
Ｇｅ／Ａｕ層のドレイン電極１２とを有するショットキ
ーゲートＦＥＴである。
【００１８】このように、本実施例の半導体装置及びそ
の製造方法によれば、不純物拡散層であるｎ−ＧａＡｓ
層４上にシリコン酸化膜よりも低い誘電率の樹脂膜１６
を形成したことにより、従来のＴ型ゲート構造を変更せ
ずに、ゲート電極の腕部８ａ下部に生じる寄生容量を低
減させることができる。これは、従来、オーミック電極
を形成するためのスペーサとして用いられる絶縁膜とし
て、誘電率が４〜５程度と高いシリコン酸化膜を用いて
いたものを、それより低い誘電率、例えば、本実施例に
おけるような誘電率が３のＰＭＳＳ等を用いることによ
り寄生容量の減少を図ることができ、デバイスの特性向
上が達成できる。
の製造方法によれば、不純物拡散層であるｎ−ＧａＡｓ
層４上にシリコン酸化膜よりも低い誘電率の樹脂膜１６
を形成したことにより、従来のＴ型ゲート構造を変更せ
ずに、ゲート電極の腕部８ａ下部に生じる寄生容量を低
減させることができる。これは、従来、オーミック電極
を形成するためのスペーサとして用いられる絶縁膜とし
て、誘電率が４〜５程度と高いシリコン酸化膜を用いて
いたものを、それより低い誘電率、例えば、本実施例に
おけるような誘電率が３のＰＭＳＳ等を用いることによ
り寄生容量の減少を図ることができ、デバイスの特性向
上が達成できる。
【００１９】また、平坦化された樹脂膜１６上にレジス
ト１４を塗布してパターニングするのでレジストのパタ
ーニング精度を向上させることができる。従って、ゲー
トとソース間及びゲートとドレイン間の距離を短くする
ことができ、ソース抵抗等を減少させることができるの
でデバイス特性を向上させることができる。本発明の第
２の実施例による半導体装置の製造方法を図３及び図４
を用いて説明する。
ト１４を塗布してパターニングするのでレジストのパタ
ーニング精度を向上させることができる。従って、ゲー
トとソース間及びゲートとドレイン間の距離を短くする
ことができ、ソース抵抗等を減少させることができるの
でデバイス特性を向上させることができる。本発明の第
２の実施例による半導体装置の製造方法を図３及び図４
を用いて説明する。
【００２０】ＧａＡｓ基板２上部に不純物を２．０×１
０17ｃｍ-3程度拡散した厚さ２００ｎｍのｎ−ＧａＡｓ
層４を形成し、ｎ−ＧａＡｓ層４上に厚さ３００ｎｍの
ＰＭＳＳの樹脂膜１８をスピン塗布して形成した後、樹
脂膜１８にゲート電極形成のためのコンタクトホールを
開口する（図３（ａ））。次に、上記コンタクトホール
内に露出したｎ−ＧａＡｓ層４をリセスエッチングした
後、ｎ−ＧａＡｓ層４とショットキー接合し、断面がＴ
型形状になるように上記コンタクトホールから樹脂膜１
８上に腕部８ａが張出したＴ型ゲート電極８をエッチン
グにより形成する。電極材料はＷＳｉであり、形成した
厚さは５００ｎｍである（図３（ｂ））。
０17ｃｍ-3程度拡散した厚さ２００ｎｍのｎ−ＧａＡｓ
層４を形成し、ｎ−ＧａＡｓ層４上に厚さ３００ｎｍの
ＰＭＳＳの樹脂膜１８をスピン塗布して形成した後、樹
脂膜１８にゲート電極形成のためのコンタクトホールを
開口する（図３（ａ））。次に、上記コンタクトホール
内に露出したｎ−ＧａＡｓ層４をリセスエッチングした
後、ｎ−ＧａＡｓ層４とショットキー接合し、断面がＴ
型形状になるように上記コンタクトホールから樹脂膜１
８上に腕部８ａが張出したＴ型ゲート電極８をエッチン
グにより形成する。電極材料はＷＳｉであり、形成した
厚さは５００ｎｍである（図３（ｂ））。
【００２１】次に、Ｔ型ゲート電極８が埋め込まれる厚
さである、例えば１μｍ程度のＰＭＳＳの樹脂膜１６を
樹脂膜１８上にスピン塗布して形成する。樹脂膜１６上
部は十分平坦化されている。この平坦化された樹脂膜１
６上にレジスト１４を厚さ１μｍ程度塗布してパターニ
ングする（図４（ａ））。次に、パターニングされたレ
ジスト１４をマスクとして樹脂膜１６、１８をエッチン
グし、ソース電極１０及びドレイン電極１２を形成する
ための開口部を開口し、全面にソース電極１０及びドレ
イン電極１２を形成するためのＡｕＧｅ／Ａｕ層（図示
せず）を厚さ２０／３８０ｎｍだけ形成する。樹脂膜１
６、１８をリフトオフ用スペーサとして用い、レジスト
１４を除去することによりＡｕＧｅ／Ａｕ層をリフトオ
フして、ｎ−ＧａＡｓ層４とオーミック接合するソース
電極１０及びドレイン電極１２を形成して、本実施例に
よる半導体装置のショットキーゲートＦＥＴが完成する
（図４（ｂ））。
さである、例えば１μｍ程度のＰＭＳＳの樹脂膜１６を
樹脂膜１８上にスピン塗布して形成する。樹脂膜１６上
部は十分平坦化されている。この平坦化された樹脂膜１
６上にレジスト１４を厚さ１μｍ程度塗布してパターニ
ングする（図４（ａ））。次に、パターニングされたレ
ジスト１４をマスクとして樹脂膜１６、１８をエッチン
グし、ソース電極１０及びドレイン電極１２を形成する
ための開口部を開口し、全面にソース電極１０及びドレ
イン電極１２を形成するためのＡｕＧｅ／Ａｕ層（図示
せず）を厚さ２０／３８０ｎｍだけ形成する。樹脂膜１
６、１８をリフトオフ用スペーサとして用い、レジスト
１４を除去することによりＡｕＧｅ／Ａｕ層をリフトオ
フして、ｎ−ＧａＡｓ層４とオーミック接合するソース
電極１０及びドレイン電極１２を形成して、本実施例に
よる半導体装置のショットキーゲートＦＥＴが完成する
（図４（ｂ））。
【００２２】このように、本実施例の半導体装置及びそ
の製造方法によれば、第１の実施例における効果と同様
に、従来のＴ型ゲート構造を変更せずに、ゲート電極の
腕部８ａ下部に生じる寄生容量を低減させることができ
る。また、平坦化された樹脂膜１６上にレジスト１４を
塗布してパターニングするのでレジストのパターニング
精度を向上させることができる。従って、ゲートとソー
ス間及びゲートとドレイン間の距離を短くすることがで
き、ソース抵抗等を減少させることができるのでデバイ
ス特性を向上させることができる。
の製造方法によれば、第１の実施例における効果と同様
に、従来のＴ型ゲート構造を変更せずに、ゲート電極の
腕部８ａ下部に生じる寄生容量を低減させることができ
る。また、平坦化された樹脂膜１６上にレジスト１４を
塗布してパターニングするのでレジストのパターニング
精度を向上させることができる。従って、ゲートとソー
ス間及びゲートとドレイン間の距離を短くすることがで
き、ソース抵抗等を減少させることができるのでデバイ
ス特性を向上させることができる。
【００２３】さらに、本実施例による半導体装置の製造
方法によれば、初めからスピン塗布による樹脂膜を絶縁
膜として使用するので、第１の実施例では必要なシリコ
ン酸化膜６をエッチング除去する工程（図１（ｃ））を
減らすことができる。本発明は、上記実施例に限らず種
々の変形が可能である。例えば、上記実施例において
は、絶縁膜にＰＭＳＳを用いたが、誘電率がシリコン酸
化膜より低い材料であれば他のもの、例えばポリイミド
（誘電率は３．５程度である）でもよい。
方法によれば、初めからスピン塗布による樹脂膜を絶縁
膜として使用するので、第１の実施例では必要なシリコ
ン酸化膜６をエッチング除去する工程（図１（ｃ））を
減らすことができる。本発明は、上記実施例に限らず種
々の変形が可能である。例えば、上記実施例において
は、絶縁膜にＰＭＳＳを用いたが、誘電率がシリコン酸
化膜より低い材料であれば他のもの、例えばポリイミド
（誘電率は３．５程度である）でもよい。
【００２４】
【発明の効果】以上の通り、本発明によれば、不純物拡
散層上に形成された絶縁膜が、シリコン酸化膜よりも誘
電率の低い樹脂膜なので、寄生容量を低減させ、また、
ソース抵抗等を減少させたショットキーゲートＦＥＴを
実現できる。
散層上に形成された絶縁膜が、シリコン酸化膜よりも誘
電率の低い樹脂膜なので、寄生容量を低減させ、また、
ソース抵抗等を減少させたショットキーゲートＦＥＴを
実現できる。
【図１】本発明の第１の実施例による半導体装置の製造
方法を示す図（その１）である。
方法を示す図（その１）である。
【図２】本発明の第１の実施例による半導体装置の製造
方法を示す図（その２）である。
方法を示す図（その２）である。
【図３】本発明の第２の実施例による半導体装置の製造
方法を示す図（その１）である。
方法を示す図（その１）である。
【図４】本発明の第２の実施例による半導体装置の製造
方法を示す図（その２）である。
方法を示す図（その２）である。
【図５】従来のＴ型ゲート電極の構造及び問題点を説明
する図である。
する図である。
【図６】従来のＴ型ゲート電極の問題点を説明する図で
ある。
ある。
２…ＧａＡｓ基板 ４…ｎ−ＧａＡｓ層 ６…シリコン酸化膜 ８…Ｔ型ゲート電極 ８ａ…腕部 １０…ソース電極 １２…ドレイン電極 １４…レジスト １６…樹脂膜 １８…樹脂膜
Claims (3)
- 【請求項１】 半導体基板と、前記半導体基板上部に形
成された不純物拡散層と、前記不純物拡散層上に形成さ
れた絶縁膜と、前記絶縁膜に開口されたコンタクトホー
ルを介して前記不純物拡散層とショットキー接合し、断
面がＴ型形状になるように前記コンタクトホールから前
記絶縁膜上に腕部が張出したＴ型ゲート電極と、前記絶
縁膜を開口して前記不純物拡散層上にオーミック接合す
るソース電極と、前記Ｔ型ゲート電極に対して前記ソー
ス電極の反対側に前記絶縁膜を開口して前記不純物拡散
層上にオーミック接合するドレイン電極とを有する半導
体装置において、 前記絶縁膜は、スピン塗布された樹脂膜であることを特
徴とする半導体装置。 - 【請求項２】 半導体基板上に不純物拡散層を形成し、 前記不純物拡散層上に絶縁膜を形成し、 前記絶縁膜にコンタクトホールを開口して、前記コンタ
クトホールを介して前記不純物拡散層とショットキー接
合し、断面がＴ型形状になるように前記コンタクトホー
ルから前記絶縁膜上に腕部が張出したＴ型ゲート電極を
形成し、 前記絶縁膜を除去し、前記絶縁膜のかわりに前記絶縁膜
よりも誘電率の低いスピン塗布樹脂膜を前記不純物拡散
層上に形成し、 前記Ｔ型ゲート電極の両側の前記樹脂膜をエッチングし
てソース電極及びドレイン電極を形成するための開口部
を開口し、 前記不純物拡散層とオーミック接合するソース電極及び
ドレイン電極を形成することを特徴とする半導体装置の
製造方法。 - 【請求項３】 半導体基板上に不純物拡散層を形成し、 前記不純物拡散層上にスピン塗布樹脂膜を形成し、 前記樹脂膜にコンタクトホールを開口して、前記コンタ
クトホールを介して前記不純物拡散層とショットキー接
合し、断面がＴ型形状になるように前記コンタクトホー
ルから前記樹脂膜上に腕部が張出したＴ型ゲート電極を
形成し、 前記Ｔ型ゲート電極の両側の前記樹脂膜をエッチングし
てソース電極及びドレイン電極を形成するための開口部
を開口し、 前記不純物拡散層とオーミック接合するソース電極及び
ドレイン電極を形成することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7047592A JPH05275455A (ja) | 1992-03-27 | 1992-03-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7047592A JPH05275455A (ja) | 1992-03-27 | 1992-03-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05275455A true JPH05275455A (ja) | 1993-10-22 |
Family
ID=13432592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7047592A Withdrawn JPH05275455A (ja) | 1992-03-27 | 1992-03-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05275455A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796132A (en) * | 1995-07-14 | 1998-08-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2007095785A (ja) * | 2005-09-27 | 2007-04-12 | Mitsubishi Electric Corp | 電界効果型トランジスタ |
-
1992
- 1992-03-27 JP JP7047592A patent/JPH05275455A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796132A (en) * | 1995-07-14 | 1998-08-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2007095785A (ja) * | 2005-09-27 | 2007-04-12 | Mitsubishi Electric Corp | 電界効果型トランジスタ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2778600B2 (ja) | 半導体装置の製造方法 | |
| KR940007074B1 (ko) | 트랜지스터 장치 제조방법 | |
| US5344788A (en) | Method of making field effect transistor | |
| US4729966A (en) | Process for manufacturing a Schottky FET device using metal sidewalls as gates | |
| JPH0354464B2 (ja) | ||
| JPH03292744A (ja) | 化合物半導体装置およびその製造方法 | |
| JPS61199670A (ja) | 二重凹部電界効果トランジスタを形成する方法 | |
| US4700455A (en) | Method of fabricating Schottky gate-type GaAs field effect transistor | |
| JPH02140942A (ja) | 半導体装置の製造方法 | |
| JPH05275455A (ja) | 半導体装置及びその製造方法 | |
| JP3035994B2 (ja) | 半導体装置の製造方法 | |
| JPH05275457A (ja) | 半導体装置及びその製造方法 | |
| JPH0713982B2 (ja) | ショットキー型電界効果トランジスタの製造方法 | |
| JPS58173870A (ja) | 半導体装置の製造方法 | |
| KR0141780B1 (ko) | 반도체소자 제조방법 | |
| KR100304869B1 (ko) | 전계효과트랜지스터의제조방법 | |
| JPH05275456A (ja) | 半導体装置及びその製造方法 | |
| JPS61121367A (ja) | 半導体装置の製造方法 | |
| JPS63137481A (ja) | 半導体装置の製造方法 | |
| JP3032458B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2591454B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2906856B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPH03250741A (ja) | 半導体装置の製造方法 | |
| JPH04162635A (ja) | 半導体装置の製造方法 | |
| JPH0233939A (ja) | 電界効果トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990608 |