JPS6048106B2 - 半導体集積回路 - Google Patents

半導体集積回路

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JPS6048106B2
JPS6048106B2 JP54167825A JP16782579A JPS6048106B2 JP S6048106 B2 JPS6048106 B2 JP S6048106B2 JP 54167825 A JP54167825 A JP 54167825A JP 16782579 A JP16782579 A JP 16782579A JP S6048106 B2 JPS6048106 B2 JP S6048106B2
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Description

【発明の詳細な説明】 本発明は、絶縁基板上に島状の半導体領域（アイランド
）を形成して所要とする回路素子を構成した５０５構造
の半導体集積回路、特にその内部回路入力段に設けられ
る絶縁ゲート型トランジスタのゲートを高電圧から保護
する保護回路に関する。
一般にバルク型つまりシリコン（Ｓｉ）基板使用のＭＯ
ＳＩＣでは、第１図に示すように、内部回路Ａの入力端
ＩＮから高電圧が加わるのを防止するために、保護回路
Ｂを設ける。
これはＭＯＳトランジスタＴ。のゲート絶縁膜（例えば
ＳｉＯ。）が７００Ａ程度と薄く、入力端ＩＮからの静
電気等による高電圧でそのゲートが絶縁破壊する虞れが
あるためで、これを防止するために保護回路Ｂに抵抗値
ＩＫΩ程度の直列抵抗Ｒ、および、トランジスタＴ２の
ゲートとアース間に接続される保護用のトランジスタＴ
ｉを設ける。トランジスタＴｌもＭＯＳ構造であるが、
このゲート絶縁膜には厚さ７０００Ａ程度のフィールド
酸化膜を用い、且つゲート電極には配線系統に用いられ
るアルミニウム層を用いる。従つて、保護用のトランジ
スタＴｌのしきい値はシリコンゲートを用いた内部トラ
ンジスタＴ２の１晧程度となり、（ＴｌのＶｔｈは１０
〜１５〔Ｖ〕、Ｔ２のそれは０．８〔Ｖ〕程度）、通常
動作時にはトランジスタＴｌはオフであるが入力端■に
異常な電圧が印加されるとオンとなつて抵抗Ｒ、に電圧
降下を生じさせ、トランジスタＬのゲートを低電位に保
つてこれを保護する。ところでＳＯＳＩＣでは第２図に
示すように、サファイア等の絶縁基板２上にシリコン半
導体層を成長し活性領域つまり素子形成領域の周囲のフ
ィールド部分はエッチングして除去するか又は半分程エ
ッチングしたのち酸化して二酸化シリコンの絶縁層１４
として活性領域をアイランド化し、該アイランド４表面
中央部にゲート絶縁膜１０および多結晶シリコンのゲー
ト電極１２を設け、これ″をマスクとして不純物拡散ま
たはイオン打込みしてソース、ドレイン領域６、８を形
成して１つのＭＯＳトランジスタを形成する。
このトランジスタを第１図の内部回路Ａのトランジスタ
Ｔ。として用いることに問題はないが、保護回路Ｂのト
ラｉンジスタＴ、としてはゲート絶縁膜１０が薄くゲー
ト耐圧が低いので自身が破壊してしまう恐れがあり、不
適当である。そこでバルク型のＭＯＳＩＣと同様にアイ
ランド４周囲の厚いフィールド酸化膜１４を利用して第
１図と同様のトランジスタＴ１を形成したいところであ
るが、ＳＯＳ構造では酸化膜１４の直下は絶縁基板２で
あつてシリコン半導体部分が存在しないため、これは不
可能である。このためＳＯＳＭＯＳＩＣの保護回路Ｂと
しては一般に第３図のような回路が用いられる。
これは直列抵抗Ｒ１の他に、内部回路Ａと同様の２つの
シリコンゲートＭＯＳトランジスタＴ３，Ｔ４（いずれ
もｐチャネルを想定する）を用いたもので、トランジス
タＴ３は、入力端１Ｎへ抵抗Ｒ１を介して接続されたト
ランジスタＴ２のゲートＧ２と正電湧■Ｃｃとの間に、
またトランジスタＴ４は該ゲートＧ２とアースとの間に
接続される。そして、トランジスタＴ３のゲートはその
ソースと共に電源Ｖｃｃへ、トランジスタＴ４のゲート
はそのソースと共にゲートＧ２へ接続される。従つて正
常時つまり入力端ＩＮの電圧Ｖｉが電源Ｖｃｃとグラン
ドとの間のレベルにある状態ではトランジスタＴ３，Ｔ
４はいずれもオフである。電圧ＶｊがＶｉ＞Ｖｃｃ〉０
またはＶｉがＶｉ（０になると、詳しくは電圧ＶｉがＶ
ｃｃ＋１Ｖｔｈ３１（■Ｔｈ３はトランジスタＴ３のし
きい値電圧）を越えた時にトランジスタＴ３はオンにな
り入力端１Ｎからの電圧Ｖｉを電源Ｖｃｃ側へ落し、ま
た入力端１Ｎの電圧が−１Ｖｔｈ４！（Ｖｔｈ４はトラ
ンジスタＴ４のしきい値電圧）以下に低下した時はトラ
ンジスタＴ，がオンになつて入力端１Ｎへ電圧をアース
へ落す。トランジスタＴ３，Ｔ４としてはｎチャネル型
としてもよく、その場合はゲートをＴ３ではＧ２側へ、
Ｔ，ではアース側へ接続すればよい。このようにして内
部回路ＡのトランジスタＴ２のゲートを保護するのであ
るが、トランジスタＴ３，Ｔ，のゲート絶縁膜は内部回
路のトランジスタＴ２と同様に薄いので、入力端１Ｎに
高電圧が加わればトランジスタＴ３，Ｔ４のドレイン、
ゲート間が絶縁破壊される虞れが多分にある。本発明は
フィールド酸化膜を利用できないというＳＯＳ構造特有
の問題点を処理して保護用トランジスタを製造工程を複
雑化することなく構成しようとするもので、入力端子と
被保護素子の入力端子との間に挿入された第１の抵抗と
、ドレイン又クはソースが前記被保護素子の入力端子に
接続され、ソース又はドレインが基準電位に接続された
ＭＩＳ型トランジスタと、前記ＭＩＳ型トランジスタの
ゲートと前記入力端子との間に挿入された容量と、前記
ＭＩＳ型トランジスタのゲートと前記基準電位との間に
挿入された第２の抵抗又はダイオードとを備えてなるこ
とを特徴とするが、以下図示の実施例を参照しながらこ
れを詳細に説明する。
第４図ａ−ｃは本発明の一実施例を示す等価回路図、断
面図および平面図である。第４図ａにおけるトランジス
タＴ５は内部回路ＡのトランジスタＴ２と同一工程で形
成された通常のエンハンスメント形のシリケコンゲート
ＭＯＳトランジスタ）で、そのゲート絶縁膜は特に厚く
したものではない。しかし、そのゲートを１ＭΩ程度の
抵抗Ｒ２を介して接地し、且つコンデンサＣ１を介して
入力端１Ｎに接続してあり、か）る構造によりトランジ
スタＴ５に第１図のトランジスタＴ１と同等の機・能を
持たせてある。つまり、トランジスタＴ５のゲートは抵
抗Ｒ２を介して接続されているため、定常的にはトラン
ジスタＴ５はオフ状態を保つが、入力端１Ｎに高電圧が
加わると該電圧はコンデンサＣ１と、点線で示すトラン
ジスタＴ，のゲート・ソース間容量ｑ等で分圧されて該
トランジスタＴ５のゲートに加わり、これをオンにする
。トランジスタＴ５をオンにする入力過電圧は従つて容
量Ｑ，Ｃ２等の分圧比とトランジスタＴ５のしきい値電
圧により定まるから、これらを適当に設定する。トラン
ジスタＴ５がオンになれば、内部回路Ａのトランジスタ
Ｔ２のゲートへ向かう電圧はＲｌ，Ｔ５を通してアース
へ落される。この結果、トランジスタＴ２のゲートは保
護され、且つトランジスタＴ５本来のゲート絶縁膜（第
４図ｂの１０）に加わる電圧は小さいので、トランジス
タＴ５も破壊されずに済む。この素子の具体的な構造は
第４図Ｂ，ｅに示す通りである。
第４図ｂに示すようにトランジスタＴ５は第２図と同様
の断面構造を有するが、そのシリコンゲート１２上には
ＰＳＧ（リンシリケートガラス）膜１６が被着され、更
に該膜上にアルミニウム電極１８が設けられる。ＰＳＧ
膜１６はＩＣ製造工程においてアルミニウム配線の下地
絶縁層として一般的に用いられるもので、これを誘電体
として用いそしてアルミウム配線の一部を電極１８とす
ることで該電極１８とゲート電極１２との間にコンデン
サＣ１を形成する。トランジスタＴ５のソース６はアル
ミニウム配線２０で接地（ＧＮＤ）一般化して言えは基
準電位され、またドレイン８は抵抗Ｒ１を通してアルミ
ウム配線２２で入力端１Ｎに接続されると共にアルミニ
ウム配線２４で内部回路のトランジスタＴ２のゲートに
接続される。
トランジスタＴ５のゲートは抵抗Ｒ２を介して接地され
るが、第４図ｂではこれを省略してある。第４図ｃはこ
れを平面的に示すもので、抵抗Ｒ１はドレイン８につら
なる拡散抵抗であり、その両端は点Ｐｌ，Ｐ２で配線２
２，２４にコンタクトされる。また抵抗Ｒ２は多結晶シ
リコンゲート１２の一部を延長した拡散抵抗であり、そ
の一端は点Ｐ，で配線２０にコンタクトされる。そして
、アルミニウム電極１８は配線２２の一端部をゲート１
２上に、且つソースおよびドレイン６，８と一部重複す
るように延ばしたものである。尚、点Ｐ４はソース６と
配線２０をコンタクトする部分てあり、またゲート酸化
膜１０およびＰＳＧ膜１８は図面上省略されている。抵
抗Ｒｌ，Ｒ２は高抵抗金属材料を蒸着、パターニングし
てなるものでもよい。この第４図ｂを見ると、ゲート電
極１２を除去して高いＰＳＧ膜１６のみとし、この上に
電極１８を取付けても第１図のフィード絶縁膜利用の高
■Ｔｈ保護用トランジスタが得られることが分る。
しかし前述のようにソース・ドレイン拡散はゲート電極
をマスクとしてセルフアラインで行なつており、ゲート
電極１２を除去したのではソース・ドレイン拡散が不可
能となり、又はそのための特別の工程を必要としてＳＯ
ＳＭＯＳＩＣ製造工程を乱すことになる。従つてこの第
４図ｂに示すスタツクドゲート型の保護用トランジスタ
は、その４，６，８，１０，１２各部分は内部回路のト
ランジスタ素子と全く同じであり、ＰＳＧ膜１６も配線
絶縁用に被着されるものであり、電極１８は該配線の一
部であり、ＳＯＳＭＯＳＩＣ製造工程を全く乱すことが
ない。第５図Ａ，ｂは本発明の他の実施例を示す等価回
路図および要部断面図である。
この実施例は第４図ａの抵抗Ｒ２をダイオードＤ１に置
き換えたもので、同図ｂのようにダイオードＤ１のアノ
ード側（ｐ＋型領域２６）を配線２０（第４図ｃ参照）
を通して接地し、且つそのカソード側（ｎ＋型領域２８
）をゲート電極を構成する酎型多結晶シリコン層１２の
端部に接続したものである。なおフィールド絶縁として
アイランドと同じ厚みの二酸化シリコンを用いる場合は
、ｎ＋層１２等は当然該二酸化シリコン層上にのること
になる。このダイオードＤ１はリークが多くかつ低電圧
で簡単にブレークダウンするので、トランジスタＴ５の
ゲートは定常的には接地電位に保たれた該トランジスタ
Ｔ５はオフにとどまり、そして入力端１Ｎに高電圧が加
わればダイオードＤ１はブレークダウンし、そのカソー
ド・アノード間電圧をトランジスタＴ５のゲートへ印加
するので第４図と同様の動作が行なわれる。以上述べた
ように本発明によれば、ＳＯＳＭＯＳＩＣの内部回路を
保護する回路を、内部回路形成時の工程を何ら変更する
ことなく該工程で同時に、且つバルク型のＭＯＳＩＣに
おける保護回路と等価に形成できる利点がある。
【図面の簡単な説明】
第１図はシリコン基板使用のＭＯＳＩＣにおける保護回
路の回路図、第２図はＳＯＳ構造のＭＯＳト・ランジス
タを示す断面図、第３図はＳＯＳＩＣにおける従来の保
護回路の一例を示す回路図、第４図Ａ，ｂ，ｃは本発明
の一実施例を示す等価回路図、断面図および平面図、第
５図Ａ，ｂは本発明の他の実施例を示す等価回路図およ
び要部面図でフある。 図中、Ａは内部回路、Ｔ２はその入力段のＭＯＳトラン
ジスタ、Ｂは保護回路、Ｒｌ，Ｒ２は抵抗、Ｃ１はＰＳ
Ｇ膜を用いたコンデンサ、Ｔ５は内部回路と同様のトラ
ンジスタ、２は絶縁基板、４はシリ５コンアイランド、
１０はゲート絶縁膜、１２はシリコンゲート、１６はＰ
ＳＧ膜、１８はアルミニウム電極である。

Claims (1)

    【特許請求の範囲】
  1. １ 入力端子と被保護素子の入力端子との間に挿入され
    た第１の抵抗と、ドレイン又はソースが前記被保護素子
    の入力端子に接続され、ソース又はドレインが基準電位
    に接続されたＭＩＳ型トランジスタと、前記ＭＩＳ型ト
    ランジスタのゲートと前記入力端子との間に挿入された
    容量と、前記ＭＩＳ型トランジスタのゲートと前記基準
    電位との間に挿入された第２の抵抗又はダイオードを備
    えてなることを特徴とする半導体集積回路。
JP54167825A 1979-12-24 1979-12-24 半導体集積回路 Expired JPS6048106B2 (ja)

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