JPS5925267B2 - optical character reader - Google Patents

optical character reader

Info

Publication number
JPS5925267B2
JPS5925267B2 JP52059914A JP5991477A JPS5925267B2 JP S5925267 B2 JPS5925267 B2 JP S5925267B2 JP 52059914 A JP52059914 A JP 52059914A JP 5991477 A JP5991477 A JP 5991477A JP S5925267 B2 JPS5925267 B2 JP S5925267B2
Authority
JP
Japan
Prior art keywords
signal
differential amplifier
hold
output
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP52059914A
Other languages
Japanese (ja)
Other versions
JPS53145525A (en
Inventor
一男 中野
秀春 蓮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP52059914A priority Critical patent/JPS5925267B2/en
Publication of JPS53145525A publication Critical patent/JPS53145525A/en
Publication of JPS5925267B2 publication Critical patent/JPS5925267B2/en
Expired legal-status Critical Current

Links

Landscapes

  • Character Input (AREA)
  • Facsimile Image Signal Circuits (AREA)

Description

【発明の詳細な説明】 本発明は帳票上に書かれた文字の濃淡に応じて得られる
アナログ信号を文字の濃淡に関係なく正確な電気信号に
量子化するスライスレベル発生機能を備えた文字読取装
置に関するものである。
DETAILED DESCRIPTION OF THE INVENTION The present invention is a character reading device equipped with a slice level generation function that quantizes analog signals obtained according to the shading of characters written on a form into accurate electrical signals regardless of the shading of the characters. It is related to the device.

従来のこの種の装置は、帳票上に書かれた文字を第1図
に示すような装置で光電変換している。即ち、第1図に
於いて、1は帳票であつて、文字「1」、「2」、・・
・・・・・・・、「ア」、「ィ」、・・・・・・・・・
などが書かれており、この帳票1に光源2から光を照射
してその反射光をレンズ3で集束させ、反射鏡4で反射
させた後にセンサ5で絵素に分解し、光電変換し、それ
を増幅器7で増幅して比較器8の一方の入力側に送出す
る様にしている。なお、6はセンサ5を駆動する回路で
ある。先の比較器8の他方の入力側にはあらかじめ定め
られた電圧E(以下この電圧をスライスレベルと云うこ
とにする。)が加えられている。これにより比較器8で
は上記センサ5からのアナログ信号とスライスレベルE
とを比較して各文字ごとのディジタル信号を文字信号と
して比較器8の出力側9から取り出す様にしている。し
かしながら、この様な従来の装置では、帳票1に書かれ
た文字に濃淡があり、これが光電変換された際、情報量
の大小となつて検出される。
A conventional device of this kind photoelectrically converts characters written on a form using a device as shown in FIG. That is, in Figure 1, 1 is a form, and the characters "1", "2", etc.
......, "a", "i", ......
Light is irradiated onto this form 1 from a light source 2, the reflected light is focused by a lens 3, reflected by a reflecting mirror 4, and then decomposed into picture elements by a sensor 5, which is photoelectrically converted. It is amplified by an amplifier 7 and sent to one input side of a comparator 8. Note that 6 is a circuit that drives the sensor 5. A predetermined voltage E (hereinafter this voltage will be referred to as a slice level) is applied to the other input side of the comparator 8. As a result, the comparator 8 uses the analog signal from the sensor 5 and the slice level E.
A digital signal for each character is extracted from the output side 9 of the comparator 8 as a character signal. However, in such a conventional device, the characters written on the form 1 have shading, and when this is photoelectrically converted, it is detected as a large or small amount of information.

そして、この時に先のスライスレベルEが固定であると
、ある文字に於いて部分的に検出されない部分が出る。
また、第1図の装置に於ける光源2の明るさの低下によ
り、センサ5からのアナログ信号全体の電圧レベルが下
がる。従つて、白、黒を選別するスライスレベルEが先
のアナログ信号より高く設定してあると、データが全然
検出できない様な状態になる。この場合、たとえスライ
スレベルEを低く設定しておいても文字の字形と濃淡と
のかねあいが難しいと云う欠点があつた。本発明はこれ
らの欠点を除去するため、センサにより得られたアナロ
グ信号からセンサの予め設定した走査区間における帳票
上の白部分のピーク値及び文字の部分の黒ピーク値をそ
れぞれ検出し、前記走査区間のn倍(nは1以上)の走
査区間におけるn個の前記両ピーク値のそれぞれの平均
値を計算し、この両ピーク値の平均値によつてスライス
レベルを設定するようにしたものである。本発明の文字
読取装置の実施例について以下説明する。第2図は本発
明の一実施例を示すプロツク図であつて、サンプルホー
ルド部11の入力にはセンサからのアナログ信号を増幅
器で増幅されたアナログ信号S1が入力として導入され
る。
If the previous slice level E is fixed at this time, some parts of a certain character will not be detected.
Further, as the brightness of the light source 2 in the apparatus of FIG. 1 decreases, the voltage level of the entire analog signal from the sensor 5 decreases. Therefore, if the slice level E for separating white and black is set higher than the previous analog signal, a state will arise in which data cannot be detected at all. In this case, even if the slice level E was set low, it was difficult to balance the shape and shading of the characters. In order to eliminate these drawbacks, the present invention detects the peak value of the white part and the peak value of the black part of the character part on the document in a preset scanning interval of the sensor from the analog signal obtained by the sensor, and The average value of each of the n peak values in a scanning interval that is n times the interval (n is 1 or more) is calculated, and the slice level is set based on the average value of these peak values. be. Embodiments of the character reading device of the present invention will be described below. FIG. 2 is a block diagram showing one embodiment of the present invention, in which an analog signal S1 obtained by amplifying an analog signal from a sensor with an amplifier is introduced into the input of the sample hold section 11.

次に、アナログ信号S1をサンプルホールドしたサンプ
ルホールド部11の出力S2は破線で囲まれた白ピーク
検出及びホールド回路21、同じく黒ピーク検出及びホ
ールド回路31の入力側と比較器51の一方の入力側に
導入されるようになつている。前記白ピーク検出及びホ
ールド部21の出力S3はAD変換器22の入力側に導
入され、このAD変換器22の出力S4は5ピツトのデ
イジタル信号として加算器23の一方の入力側に導入さ
れる。また加算器23の出力S5は8ビツトで構成され
ていて、この出力S5は8ビツトのレジスタ24の入力
側に導入される。この8ビツトのレジスタ24の出力は
上位5ビツトだけを使用し、前記加算器23の他方の入
力側に戻して導入している。なお、加算器23と8ビツ
トのレジスタ24であらかじめ定められた回数だけAD
変換器22の出力S4を加算した後、上位5ビツトのデ
イジタル信号S6をゲート(図示せず)を通して制御部
(図示せず)へ送出するようになつている。以下、黒ピ
ーク検出及びホールド回路31、AD変換器32、加算
器33、8ビツトレジスタ34の構成についても上記と
同じになつており、そこで得られた出力S7も上位5ビ
ツトを使用したデイジタル信号として制御部へ送出する
ようになつている。制御部では白ピーク電圧の平均と黒
ピーク電圧の平均との両電圧の差を適当な電圧値に計算
し、この計算された電圧値は帳票上に書かれた文字を検
出する為のスライスレベルとする5ビツトのデイジタル
信号S8となつてDA変換器41の入力側に導入される
Next, the output S2 of the sample and hold section 11 which sampled and held the analog signal S1 is outputted to the input side of the white peak detection and hold circuit 21 surrounded by a broken line, the input side of the black peak detection and hold circuit 31, and one input of the comparator 51. It is starting to be introduced on the side. The output S3 of the white peak detection and hold section 21 is introduced into the input side of the AD converter 22, and the output S4 of this AD converter 22 is introduced into one input side of the adder 23 as a 5-pit digital signal. . Further, the output S5 of the adder 23 is composed of 8 bits, and this output S5 is introduced into the input side of the 8-bit register 24. The output of this 8-bit register 24 uses only the upper 5 bits and is returned to the other input side of the adder 23 and introduced. Note that the adder 23 and the 8-bit register 24 perform the AD operation a predetermined number of times.
After adding the output S4 of the converter 22, the upper five bits of the digital signal S6 are sent to a control section (not shown) through a gate (not shown). Below, the configurations of the black peak detection and hold circuit 31, AD converter 32, adder 33, and 8-bit register 34 are the same as above, and the output S7 obtained there is also a digital signal using the upper 5 bits. It is designed to be sent to the control unit as The control unit calculates the difference between the average white peak voltage and the average black peak voltage to an appropriate voltage value, and this calculated voltage value is used as the slice level for detecting characters written on the form. A 5-bit digital signal S8 is introduced into the input side of the DA converter 41.

DA変換器41でDA変換された出力S9は比較器51
の他方の入力側に導入され、この比較器51の出力は量
子化された文字信号SlOとして送出されるようになつ
ている。次に、以上の様に構成された文字読取装置の動
作について説明する。まず、第3図に於いて実線で書か
れた波形はセンサの1走査(スキヤン)分のアナログ信
号S1で、実際は128ビツトであるが説明の便宜上1
0ビツトについての波形のみを示してある。
The output S9 which has been DA converted by the DA converter 41 is sent to the comparator 51.
The output of this comparator 51 is sent out as a quantized character signal SlO. Next, the operation of the character reading device configured as above will be explained. First, the waveform drawn with a solid line in Fig. 3 is the analog signal S1 for one scan of the sensor, which is actually 128 bits, but for convenience of explanation, it is 128 bits.
Only the waveform for the 0 bit is shown.

ここで、破線で書かれた波形は第2図のサンプルホール
ド部11で先のセンサからの信号S1を各ビツト毎に電
圧ピークをホールドした出力S2の波形であり、この出
力S2を第2図の破線で囲まれた白ピーク検出及びホー
ルド回路21に導入する。ここで、白ピーク検出及びホ
ールド回路21の構成、動作について説明する。本回路
21は第1の差動増幅器A1、第2の差動増幅器A2(
ボルテージフオロワ)、第1の差動増幅器A,の入力側
に接続された第1の接合形電界効果トランジスタF1及
び第2の接合形電界効果トランジスタF2、第2の差動
増幅器A2の入力側に接続されたトランジスタTRl、
及び第1の差動増幅器A1とトランジスタTRlとの間
に接続されたピーク検出及びホールド用のダイオードD
1及びコンデンサC,とで構成し、さらに第1の差動増
幅器A1と第2の差動増幅器A2とで閉ループを構成し
、アナログ信号のピーク値を検出しホールドするように
なつている。なお、第1の差動増幅器A1には非常にス
ルーレート(Slewrate)の高い増幅器を使用し
て入力信号と出力信号との遅れを少なくしている。
Here, the waveform drawn by the broken line is the waveform of the output S2 obtained by holding the voltage peak of the signal S1 from the previous sensor for each bit in the sample hold section 11 in FIG. A white peak detection and hold circuit 21 surrounded by a broken line is introduced. Here, the configuration and operation of the white peak detection and hold circuit 21 will be explained. This circuit 21 includes a first differential amplifier A1, a second differential amplifier A2 (
voltage follower), a first junction field effect transistor F1 and a second junction field effect transistor F2 connected to the input side of the first differential amplifier A, and the input side of the second differential amplifier A2. a transistor TRl connected to
and a peak detection and hold diode D connected between the first differential amplifier A1 and the transistor TRl.
1 and a capacitor C, and a first differential amplifier A1 and a second differential amplifier A2 form a closed loop to detect and hold the peak value of the analog signal. Note that an amplifier with a very high slew rate is used as the first differential amplifier A1 to reduce the delay between the input signal and the output signal.

以下本回路21について詳細に説明すると、まず第1の
差動増幅器A1の第1の入力端には第1の電界効果トラ
ンジスタF,のドレインと第2の電界効果トランジスタ
F2のソースがそれぞれ接続されている。第1の電界効
果トランジスタF,のソースは本回路21の入力端とな
つており、ソース・ゲート間にはバイアス用抵抗R,が
接続されており、ゲートにはゲート制御用ダイオードD
2の一端が接続されている。又ダイオードD2の他端は
第1の電界効果トランジスタF1の導通・非導通を制御
する、信号区間設定信号Sllの入力端となつており、
ダイオードD2の両端にはスピードアツプ用コンデンサ
C2が接続されている。又、第2の電界効果トランジス
タF2のドレインは接地されドレイン・ゲート間にはバ
イアス用抵抗R3が接続されており、ゲートにはゲート
制御用ダイオードD3の一端が接続されている。又ダイ
オードD3の他端は第2の電界効果トランジスタF2の
導通・非導通を制御する初期基準電位設定のための信号
Sl2の入力端となつており、ダイオードD3の両端に
はスピードアツプ用コンデンサC3が接続されている。
又、第1の差動増幅器A1の第1の入力端と接地間には
コンデンサC4が接続されている。
To explain this circuit 21 in detail below, first, the drain of the first field effect transistor F and the source of the second field effect transistor F2 are connected to the first input terminal of the first differential amplifier A1. ing. The source of the first field effect transistor F is the input terminal of the circuit 21, a bias resistor R is connected between the source and the gate, and a gate control diode D is connected to the gate.
One end of 2 is connected. The other end of the diode D2 serves as an input end for a signal section setting signal Sll that controls conduction/non-conduction of the first field effect transistor F1.
A speed-up capacitor C2 is connected to both ends of the diode D2. The drain of the second field effect transistor F2 is grounded, a bias resistor R3 is connected between the drain and the gate, and one end of a gate control diode D3 is connected to the gate. The other end of the diode D3 serves as an input end for a signal Sl2 for setting an initial reference potential that controls conduction/non-conduction of the second field effect transistor F2, and a speed-up capacitor C3 is connected to both ends of the diode D3. is connected.
Further, a capacitor C4 is connected between the first input terminal of the first differential amplifier A1 and ground.

次に、第1の差動増幅器A1の出力端と接地間にはピー
ク値検出用ダイオードD1及びホールド用コンデンサC
1の直列回路が接続されており、ダイオードD1とコン
デンサC1の接続中点と接地間にはホールド時間を設定
するトランジスタTRlとそのコレクタ抵抗R4が接続
されており、トランジスタTRlのコレクタは第2の差
動増幅器A2の第1の入力端に接続されている。又トラ
ンジスタTRlのベースにはバイアス用抵抗R5の一端
が接続されており、抵抗R5の他端はトランジスタTR
lの導通・非導通を制御するホールド時間設定信号Sl
3の入力端となつている。次に、第2の差動増幅器A2
の出力端は本回路21の出力端となつており、この出力
端は第2の差動増幅器A2の第2の入力端と接続されて
第1の帰還ループを構成亥ると共に、帰還抵抗R,を介
して第1の差動増幅器A1の第2の入力端と接続されて
第2の帰還ループを構成している。又第1の差動増幅器
A,の出力端は抵抗R6を介して第1の差動増幅器A1
の第2の入力端に接続され第3の帰還ループを構成して
いる。又、第1の差動増幅器A1の出力端と第2の入力
端との間にはコンデンサC5、ダイオードD4が並列に
接続されており、ダイオードD4は第1の差動増幅器A
1の入力電圧の急激な低下に追随した出力電圧の瞬時的
低下を防止するためのものであり、コンデンサC5はダ
イオードD4のスピードアツプ用である。
Next, a peak value detection diode D1 and a hold capacitor C are connected between the output terminal of the first differential amplifier A1 and the ground.
1 series circuit is connected, and a transistor TRl for setting a hold time and its collector resistor R4 are connected between the midpoint of the connection between the diode D1 and the capacitor C1 and the ground, and the collector of the transistor TRl is connected to a second series circuit. It is connected to the first input terminal of the differential amplifier A2. Further, one end of the bias resistor R5 is connected to the base of the transistor TRl, and the other end of the resistor R5 is connected to the base of the transistor TRl.
Hold time setting signal Sl that controls conduction/non-conduction of l
It is the input terminal of 3. Next, the second differential amplifier A2
The output terminal of the circuit 21 is the output terminal of the circuit 21, and this output terminal is connected to the second input terminal of the second differential amplifier A2 to form a first feedback loop, and the feedback resistor R , to form a second feedback loop. Further, the output terminal of the first differential amplifier A is connected to the first differential amplifier A1 via a resistor R6.
is connected to the second input terminal of the input terminal to form a third feedback loop. Further, a capacitor C5 and a diode D4 are connected in parallel between the output terminal of the first differential amplifier A1 and the second input terminal, and the diode D4 is connected between the output terminal of the first differential amplifier A1 and the second input terminal.
The capacitor C5 is used to speed up the diode D4.The capacitor C5 is used to speed up the diode D4.

又、前記抵抗R6は帰還抵抗としての他に、第1の差動
増幅器A,の第1の入力端に接続されたコンデンサC4
と共に、第1の差動増幅器A,の入力信号に対する第2
の差動増幅器A2の出力信号の遅れによる異常電圧を防
止するものである。
The resistor R6 serves not only as a feedback resistor but also as a capacitor C4 connected to the first input terminal of the first differential amplifier A.
and a second differential amplifier A for the input signal of the first differential amplifier A.
This is to prevent an abnormal voltage due to a delay in the output signal of the differential amplifier A2.

以上のような構成の白ピーク検出及びホールド回路21
の動作は、まず、あらかじめ設定された時間(本実施例
ではセンサの1走査分の信号区間)内において接地電位
より高い白ピーク値を検出するために、初期基準電位設
定のための信号Sl2によつて第2の電界効果トランジ
スタF2を導通させる。次に前述のサンプルホールド部
11からの信号S2を、信号区間設定信号Sllによつ
て第1の電界効果トランジスタF1を導通させてあらか
じめ設定された時間内だけ第1の差動増幅器A1に入力
する。そして第1の差動増幅器A1で増幅された電圧は
ダイオードD1でピーク検出され、そのピーク値はコン
デンサC1にホールドされる。
White peak detection and hold circuit 21 configured as above
The operation is as follows: First, in order to detect a white peak value higher than the ground potential within a preset time (in this example, the signal interval for one scan of the sensor), the signal Sl2 for setting the initial reference potential is set. Therefore, the second field effect transistor F2 is rendered conductive. Next, the signal S2 from the sample and hold section 11 described above is input to the first differential amplifier A1 only within a preset time by making the first field effect transistor F1 conductive using the signal interval setting signal Sll. . The peak of the voltage amplified by the first differential amplifier A1 is detected by the diode D1, and the peak value is held in the capacitor C1.

このホールド電圧は、より高いピーク値が現われれば絶
えず更新されてホールドされる。そして、このホールド
電圧は第2の差動増幅器A2で増幅されその出力端に白
ピーク電圧S3として出力される。又、ホールド時間は
1秒間に読み取る文字数等により適宜変更できるように
なつている。すなわち、信号Sl3に応じて駆動される
トランジスタTRlによつて、ホールド電圧を放電させ
ることによつて行なわれる。このようにして得られた本
回路21の出力信号S3が第4図において実線で示され
た波形である。
This hold voltage is constantly updated and held as higher peak values appear. This hold voltage is then amplified by the second differential amplifier A2 and output as a white peak voltage S3 to its output terminal. Further, the hold time can be changed as appropriate depending on the number of characters read per second, etc. That is, this is performed by discharging the hold voltage by the transistor TRl driven in accordance with the signal Sl3. The output signal S3 of the circuit 21 obtained in this manner has a waveform shown by a solid line in FIG.

なお破線で示した波形はサンプルホールド部11の出力
信号S2である。次に、前記白ピーク検出及びホールド
回路21と同様にサンプルホールド部11の出力信号S
2が導入される黒ピーク検出及びホールド回路31につ
いて説明する。
Note that the waveform indicated by the broken line is the output signal S2 of the sample and hold section 11. Next, similarly to the white peak detection and hold circuit 21, the output signal S of the sample hold section 11 is
The black peak detection and hold circuit 31 in which 2 is introduced will now be described.

本回路31の構成及び動作は白ピーク検出及びホールド
回路21と大体同じであるが、第2の接合形電界効果ト
ランジスタF2l、コンデンサCll及びトランジスタ
TRllは接地されず+V1〔V]の電圧源に接続され
ており、これは電圧+V1を基準としてより低い黒ピー
ク値を検出しホールドさせるためである。なお、この電
圧+1は必ずセンサからの出力信号S1の電圧より高く
設定される。
The configuration and operation of this circuit 31 are roughly the same as the white peak detection and hold circuit 21, but the second junction field effect transistor F2l, capacitor Cll, and transistor TRll are not grounded but connected to a +V1 [V] voltage source. This is to detect and hold a lower black peak value with the voltage +V1 as a reference. Note that this voltage +1 is always set higher than the voltage of the output signal S1 from the sensor.

又、トランジスタTR,lを駆動する信号Sl3は、ト
ランジスタTRllがPNPトランジスタであるので、
白ピーク検出及びホールド回路21における信号Sl3
と相反する信号としている。このように黒ピーク検出及
びホールド回路31によつて得られた出力信号S3lが
第5図において実線で示された波形である。
Further, the signal Sl3 that drives the transistor TR,l is as follows, since the transistor TRll is a PNP transistor.
Signal Sl3 in white peak detection and hold circuit 21
This is a contradictory signal. The output signal S3l obtained by the black peak detection and hold circuit 31 in this manner has the waveform shown by the solid line in FIG.

なお、破線で示した波形はサンプルホールド部11の出
力信号S2である。次に、前述のようにして得られた白
ピークホ一ルド電圧及び黒ピーク電圧を各々AD変換し
、その結果を順次8回(この回数は適当に決めてよい)
加算し、結果を制御部へ送る。
Note that the waveform indicated by the broken line is the output signal S2 of the sample and hold section 11. Next, the white peak hold voltage and black peak voltage obtained as described above are each subjected to AD conversion, and the results are sequentially converted eight times (this number may be determined as appropriate).
Add the result and send the result to the control unit.

ここで、8回加算をするのは8回分のAD変換の結果を
平均化するためのものであり、帳票上の特異点による影
響を少なくするため予め設定した走査区間のn倍の走査
区間における平均値を算出することである。制御部では
白ピーク電圧平均と黒ピーク電圧平均とによりスライス
レベルを計算して、次の行又はリスキヤンの為の5ビツ
トのデイジタル信号S8を送出する。なお、読取時のス
ライスレベルの設定は行だけでなく各文字毎に適宜変更
する事が可能である。次に、DA変換器41は先の制御
部から受けた5ビツトの信号S8をDA変換してこれを
比較器51の他方の入力側に加え、先のセンサからの信
号S1をサンプルホールドした信号S2のスライスレベ
ルとし、帳票上に書かれた文字を量子化して出力SlO
としている。
Here, the reason for performing the addition eight times is to average the results of eight AD conversions, and in order to reduce the influence of singular points on the form, the calculation is performed in a scan interval that is n times the scan interval set in advance. It is to calculate the average value. The control section calculates a slice level based on the white peak voltage average and the black peak voltage average, and sends out a 5-bit digital signal S8 for the next row or for rescanning. Note that the setting of the slice level during reading can be changed appropriately not only for each line but also for each character. Next, the DA converter 41 converts the 5-bit signal S8 received from the previous control unit into a DA converter and applies it to the other input side of the comparator 51, thereby producing a signal obtained by sampling and holding the signal S1 from the previous sensor. The slice level is set to S2, and the characters written on the form are quantized and output SlO
It is said that

以上説明したように、この発明によれば第2図の様な回
路を備え、それらに相互関連を持たせる事により文字の
濃淡に応じて適宜スライスレベルを変えられるので、文
字の濃淡に影響されないで簡単な回路で正確な情報とし
て読取る事ができる。
As explained above, according to the present invention, the slice level can be changed appropriately according to the shading of the characters by providing the circuits as shown in Fig. 2 and making them interrelated, so that it is not affected by the shading of the characters. It can be read as accurate information using a simple circuit.

また、走査区間のn倍の走査区間におけるn個の両ピー
ク値をそれぞれn個加算した平均値よりスライスレベル
を設定する構成により、帳票上の特異点の影響少なくす
ることができる。また、光学系における光源の明るさの
変動により文字アナログ信号の電圧レベルが変動するが
、この電圧レベルの変動に応じて適宜スライスレベルを
変えられるので光源の明るさの変動に追従して各文字毎
に正確な情報を得る事ができると云う利点を有する。又
、本実施例におけるピーク検出及びホールド回路は、第
1の差動増幅器と第2の差動増幅器とで閉ループを構成
しているので電圧及び位相誤差を小さくすることができ
、又第1の差動増幅器の入力側に接続された第1の電界
効果トランジスタは入力信号を任意の区間だけ通過させ
るゲートを構成しているので、入力信号以外のノイズや
外的な信号の影響を除去することができ、又第1の差動
増幅器の入力側に接続された第2の電界効果トランジス
タによつて、設定される信号区間内における初期の基準
電位を設定することができ、又第2の差動増幅器の入力
側に接続されたトランジスタによってホールド時間を適
宜変更することができる等の利点を有する。以上実施例
で詳述したように、本発明は文字の濃淡や光源の明るさ
の変動に影響されずに正確な文字情報を得ることができ
る利点があるので、0CR.FAX及びPOSなどの光
電変換部に利用することができる。
Furthermore, by setting the slice level based on the average value obtained by adding n peak values in a scanning section that is n times the scanning section, it is possible to reduce the influence of singular points on the form. In addition, the voltage level of the character analog signal fluctuates due to fluctuations in the brightness of the light source in the optical system, but since the slice level can be changed appropriately according to fluctuations in this voltage level, each character can be It has the advantage of being able to obtain accurate information every time. Furthermore, since the peak detection and hold circuit in this embodiment constitutes a closed loop with the first differential amplifier and the second differential amplifier, voltage and phase errors can be reduced. The first field effect transistor connected to the input side of the differential amplifier forms a gate that allows the input signal to pass through only an arbitrary section, so it eliminates the effects of noise and external signals other than the input signal. The second field effect transistor connected to the input side of the first differential amplifier can set the initial reference potential within the signal section to be set, and the second field effect transistor can set the initial reference potential within the set signal interval. It has the advantage that the hold time can be changed as appropriate by the transistor connected to the input side of the dynamic amplifier. As described in detail in the embodiments above, the present invention has the advantage of being able to obtain accurate character information without being affected by variations in the shading of characters or the brightness of the light source. It can be used in photoelectric conversion units such as FAX and POS.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は従来の文字読取装置の光電変換部の説明図、第
2図は本発明の一実施例のプロツク図及び回路図、第3
図〜第5図は第2図における各部の信号波形図である。 11・・・・・・サンプルホールド部、21・・・・・
・白ピーク検出及びホールド回路、22,32・・・・
・・AD変換器、23,33・・・・・・加算器、24
,34・・・・・・8ビットレジスタ、31・・・・・
・黒ピーク検出及びホールド回路、41・・・・・・D
A変換器、51・・・・・・比較器、Al,A2・・・
・・・差動増幅器、Fl,F2,F2l・・・・・・電
界効果トランジスタ、TRl,TRll・・・・・・ト
ランジスタ、D1〜D4・・・・・・ダイオード、R1
〜R6・・・・・・抵抗、C1〜C5,C,l・・・・
・・コンデンサ、S1・・・・・・センサからのアナロ
グ信号を増幅した信号、S2・・・・・・サンプルホー
ルド部11の出力信号、S3・・・・・・白ピーク検出
及びホールド回路21の出力信号、S4・・・・・・A
D変換器22の出力信号、S5・・−・・・加算器23
の出力信号、S6・・・・・・8ビツトレジスタ24の
平均化された出力信号、S7・・・・・・8ビツトレジ
スタ34の平均化された出力信号、S8・・・・・・制
御部からの出力信号、S9・・・・・−DA変換器41
の出力信号、SlO・・・・・・比較器51の出力信号
、Sll・・・・・・信号区間設定信号、Sl2・・・
・・・初期基準電位設定のための信号、Sl3,Sl3
・・・・・・ホールド時間設定信号、S3l・・・・・
・黒ピーク検出及びホールド回路31の出力信号。
FIG. 1 is an explanatory diagram of a photoelectric conversion section of a conventional character reading device, FIG. 2 is a block diagram and circuit diagram of an embodiment of the present invention, and FIG.
5 to 5 are signal waveform diagrams of various parts in FIG. 2. 11...Sample hold section, 21...
・White peak detection and hold circuit, 22, 32...
...AD converter, 23, 33...Adder, 24
, 34... 8-bit register, 31...
・Black peak detection and hold circuit, 41...D
A converter, 51... Comparator, Al, A2...
... Differential amplifier, Fl, F2, F2l ... Field effect transistor, TRl, TRll ... Transistor, D1-D4 ... Diode, R1
~R6...Resistance, C1-C5, C, l...
... Capacitor, S1 ... Signal obtained by amplifying the analog signal from the sensor, S2 ... Output signal of sample hold section 11, S3 ... White peak detection and hold circuit 21 output signal, S4...A
Output signal of D converter 22, S5...Adder 23
S6... Averaged output signal of 8-bit register 24, S7... Averaged output signal of 8-bit register 34, S8... Control Output signal from S9...-DA converter 41
output signal, SlO... output signal of comparator 51, Sll... signal section setting signal, Sl2...
... Signal for initial reference potential setting, Sl3, Sl3
...Hold time setting signal, S3l...
- Output signal of black peak detection and hold circuit 31.

Claims (1)

【特許請求の範囲】[Claims] 1 センサにより帳票上の文字の濃淡に応じて得られた
アナログ信号をサンプルホールドする手段と、センサの
予め設定した走査区間における帳票上の白部分のピーク
値を検出しホールドする手段と、センサの予め設定した
走査区間における文字の黒部分のピーク値を検出しホー
ルドする手段と、前記走査区間のn倍の走査区間におけ
るn個の前記白ピーク値及びn個の前記黒ピーク値のそ
れぞれの平均値を計算する手段と、前記白ピーク平均値
及び黒ピーク平均値によつてスライスレベルを設定する
手段とを備え、前記スライスレベルによつてセンサから
の信号を量子化することを特徴とする光学文字読取装置
1 A means for sampling and holding an analog signal obtained by a sensor according to the shade of characters on a form, a means for detecting and holding a peak value of a white part on a form in a preset scanning interval of the sensor, means for detecting and holding a peak value of a black portion of a character in a preset scanning section, and an average of each of the n white peak values and the n black peak values in a scanning section that is n times the scanning section; and means for setting a slice level according to the white peak average value and the black peak average value, and quantizes the signal from the sensor according to the slice level. Character reading device.
JP52059914A 1977-05-25 1977-05-25 optical character reader Expired JPS5925267B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP52059914A JPS5925267B2 (en) 1977-05-25 1977-05-25 optical character reader

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP52059914A JPS5925267B2 (en) 1977-05-25 1977-05-25 optical character reader

Publications (2)

Publication Number Publication Date
JPS53145525A JPS53145525A (en) 1978-12-18
JPS5925267B2 true JPS5925267B2 (en) 1984-06-15

Family

ID=13126864

Family Applications (1)

Application Number Title Priority Date Filing Date
JP52059914A Expired JPS5925267B2 (en) 1977-05-25 1977-05-25 optical character reader

Country Status (1)

Country Link
JP (1) JPS5925267B2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0219355U (en) * 1988-07-22 1990-02-08

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55140974A (en) * 1979-04-20 1980-11-04 Canon Inc Information processor
JPS5623072A (en) * 1979-08-01 1981-03-04 Ricoh Co Ltd Setting system for threshold level
JPS56128947A (en) * 1980-03-13 1981-10-08 Dainippon Screen Mfg Co Ltd Method of setting highlight and shadow point density value of original picture to picture scanning recorder
JPS57150277A (en) * 1981-03-13 1982-09-17 Fuji Xerox Co Ltd Image signal processing circuit
JPS57208768A (en) * 1981-06-19 1982-12-21 Hitachi Ltd Digitizing system for video signal
JPS5876973A (en) * 1981-10-30 1983-05-10 Nippon Denso Co Ltd Optical information reader
JPS61230462A (en) * 1985-04-03 1986-10-14 Sharp Corp Optical reader
JPS6264166A (en) * 1986-04-21 1987-03-23 Canon Inc Image processor
JPS6266460U (en) * 1986-10-02 1987-04-24

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0219355U (en) * 1988-07-22 1990-02-08

Also Published As

Publication number Publication date
JPS53145525A (en) 1978-12-18

Similar Documents

Publication Publication Date Title
US5479208A (en) Image sensors and driving method thereof
US4630121A (en) Automatic focus detecting circuit
US4578711A (en) Video data signal digitization and correction system
JPS62145938A (en) Photodetector
JPS5925267B2 (en) optical character reader
US4222077A (en) Analog-digital conversion method, and a picture reproduction method using the same
US4801788A (en) Bar code scanner for a video signal which has a shading waveform
JPS58172061A (en) Signal processor
JPS6156673B2 (en)
JPS6224989B2 (en)
JP2856787B2 (en) Binarization circuit, intermediate level detection circuit, and peak envelope detection circuit
JP2675079B2 (en) Binarization processing circuit
JPS63287161A (en) Picture reader
JPH05122519A (en) Peak hold circuit
JPH05122158A (en) Photoelectric converter
SU942074A1 (en) Device for reading-out graphic information
JPH06339027A (en) Picture inputting device
JP3245213B2 (en) Image reading device
JP3027000B2 (en) Image reading device
JP3678318B2 (en) Image reading device
JP2513123B2 (en) Optical receiver
JPS6338150B2 (en)
JPS62234465A (en) Binary signal converting circuit
KR930007206A (en) Image signal processing method and circuit
JPH05136677A (en) Received light quantity display device for photoelectric switch