JPH11340433A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11340433A JPH11340433A JP10140721A JP14072198A JPH11340433A JP H11340433 A JPH11340433 A JP H11340433A JP 10140721 A JP10140721 A JP 10140721A JP 14072198 A JP14072198 A JP 14072198A JP H11340433 A JPH11340433 A JP H11340433A
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 周辺回路領域又はロジック回路領域のみなら
ず、メモリセルアレイ領域の各素子のコンタクトの低抵
抗化を図る。 【解決手段】 メモリセルアレイ領域３０には、それぞ
れが素子分離膜１２によって分離された複数のメモリセ
ルがアレイ状に配置されている。各メモリセルは、アモ
ルファスシリコンからなる電荷蓄積電極３１，容量絶縁
膜及び該容量絶縁膜を挟んで電荷蓄積電極３１と対向す
るポリシリコンからなる対向電極３２により構成される
容量３３と、該容量３３に対して電荷の充放電を行なう
ビット線３４との接続を制御するスイッチトランジスタ
３５とを有している。スイッチトランジスタ３５のドレ
インとなる第１のｎ+ 型拡散層４０のコンタクト形成領
域には、Ｔｉシリサイドからなる導電性薄膜１３が形成
され、該導電性薄膜１３はビット線コンタクト４２を介
してビット線３４と接続されている。
ず、メモリセルアレイ領域の各素子のコンタクトの低抵
抗化を図る。 【解決手段】 メモリセルアレイ領域３０には、それぞ
れが素子分離膜１２によって分離された複数のメモリセ
ルがアレイ状に配置されている。各メモリセルは、アモ
ルファスシリコンからなる電荷蓄積電極３１，容量絶縁
膜及び該容量絶縁膜を挟んで電荷蓄積電極３１と対向す
るポリシリコンからなる対向電極３２により構成される
容量３３と、該容量３３に対して電荷の充放電を行なう
ビット線３４との接続を制御するスイッチトランジスタ
３５とを有している。スイッチトランジスタ３５のドレ
インとなる第１のｎ+ 型拡散層４０のコンタクト形成領
域には、Ｔｉシリサイドからなる導電性薄膜１３が形成
され、該導電性薄膜１３はビット線コンタクト４２を介
してビット線３４と接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ（ダイナ
ミックランダムアクセスメモリ）回路を有する半導体装
置に関し、特に、ＤＲＡＭ回路とその周辺回路又はロジ
ック回路とが一の基板に形成された半導体装置及びその
製造方法に関する。
ミックランダムアクセスメモリ）回路を有する半導体装
置に関し、特に、ＤＲＡＭ回路とその周辺回路又はロジ
ック回路とが一の基板に形成された半導体装置及びその
製造方法に関する。
【０００２】
【従来の技術】従来のＤＲＡＭ回路を有する半導体装置
について図面を参照しながら説明する。
について図面を参照しながら説明する。
【０００３】図１０は従来のＤＲＡＭ回路及びその周辺
回路を有する半導体装置の断面構成を示している。図１
０に示すように、ｐ型シリコンからなる基板１０１上に
は、ＤＲＡＭの複数のメモリセルがアレイ状に配置され
てなるメモリセルアレイ領域１１０と該メモリセルアレ
イ領域１１０と電気的に接続された周辺回路領域１３０
とが設けられている。
回路を有する半導体装置の断面構成を示している。図１
０に示すように、ｐ型シリコンからなる基板１０１上に
は、ＤＲＡＭの複数のメモリセルがアレイ状に配置され
てなるメモリセルアレイ領域１１０と該メモリセルアレ
イ領域１１０と電気的に接続された周辺回路領域１３０
とが設けられている。
【０００４】メモリセルアレイ領域１１０には、電荷蓄
積電極１１１と容量絶縁膜（図示せず）と該容量絶縁膜
を挟んで電荷蓄積電極１１１と対向する対向電極１１２
とからなる容量１１３と、該容量１１３に対して電荷の
充放電を行なうビット線１１４との接続を制御する電界
効果型トランジスタ（以下、ＦＥＴと呼ぶ。）からなる
スイッチトランジスタ１１５とがそれぞれ形成されてい
る。
積電極１１１と容量絶縁膜（図示せず）と該容量絶縁膜
を挟んで電荷蓄積電極１１１と対向する対向電極１１２
とからなる容量１１３と、該容量１１３に対して電荷の
充放電を行なうビット線１１４との接続を制御する電界
効果型トランジスタ（以下、ＦＥＴと呼ぶ。）からなる
スイッチトランジスタ１１５とがそれぞれ形成されてい
る。
【０００５】容量１１３は、電荷蓄積電極１１１の下部
がスイッチトランジスタ１１５のソース側の拡散層と接
続されるコンタクトをなし、対向電極１１２から延びる
セルプレートがタングステン（Ｗ）からなるコンタクト
１０２を介してＢＰＳＧからなる層間絶縁膜１０３上に
設けられたアルミニウム（Ａｌ）配線１０４と接続され
ている。
がスイッチトランジスタ１１５のソース側の拡散層と接
続されるコンタクトをなし、対向電極１１２から延びる
セルプレートがタングステン（Ｗ）からなるコンタクト
１０２を介してＢＰＳＧからなる層間絶縁膜１０３上に
設けられたアルミニウム（Ａｌ）配線１０４と接続され
ている。
【０００６】スイッチトランジスタ１１５は、基板１０
１側から順次形成されたゲート酸化膜１１６，ポリシリ
コン膜１１７，Ｗシリサイド膜１１８及びＴＥＯＳ膜１
１９からなるゲート電極と、基板１０１にゲート電極に
沿って形成されたｎ+ 型拡散層１２０とを有している。
ドレインとなるｎ+ 型拡散層１２０の上面にはビット線
１１４と接続されたビット線コンタクト１２１が形成さ
れている。
１側から順次形成されたゲート酸化膜１１６，ポリシリ
コン膜１１７，Ｗシリサイド膜１１８及びＴＥＯＳ膜１
１９からなるゲート電極と、基板１０１にゲート電極に
沿って形成されたｎ+ 型拡散層１２０とを有している。
ドレインとなるｎ+ 型拡散層１２０の上面にはビット線
１１４と接続されたビット線コンタクト１２１が形成さ
れている。
【０００７】周辺回路領域１３０には、それぞれが素子
分離膜１０５によって分離され、ソース・ドレインとな
るｎ+ 型拡散層１３１と、スイッチトランジスタ１１５
のゲート電極と同様の構成のゲート電極とを有する複数
の回路用ＦＥＴ１３２が形成されている。各回路用ＦＥ
Ｔ１３２のｎ+ 型拡散層１３１の上面とコンタクト１０
２との間にはｎ+ 型拡散層１３１とコンタクト１０２と
の接触抵抗を低減するためのチタン（Ｔｉ）シリサイド
膜１３３がそれぞれ形成されている。
分離膜１０５によって分離され、ソース・ドレインとな
るｎ+ 型拡散層１３１と、スイッチトランジスタ１１５
のゲート電極と同様の構成のゲート電極とを有する複数
の回路用ＦＥＴ１３２が形成されている。各回路用ＦＥ
Ｔ１３２のｎ+ 型拡散層１３１の上面とコンタクト１０
２との間にはｎ+ 型拡散層１３１とコンタクト１０２と
の接触抵抗を低減するためのチタン（Ｔｉ）シリサイド
膜１３３がそれぞれ形成されている。
【０００８】
【発明が解決しようとする課題】しかしながら、前記従
来の半導体装置は、周辺回路領域１３０の各回路用ＦＥ
Ｔのｎ+ 型拡散層１３１の上面には、コンタクト１０２
との接触抵抗を下げるＴｉシリサイド膜１３３が設けら
れているものの、メモリセル領域１１０においては、ス
イッチトランジスタ１１５や容量１１３の各コンタクト
にシリサイド膜を設けると、特に、容量１１３の製造時
の熱処理によってシート抵抗が上昇する等の不具合が生
じるため、シリサイド化が困難であるという問題があ
る。
来の半導体装置は、周辺回路領域１３０の各回路用ＦＥ
Ｔのｎ+ 型拡散層１３１の上面には、コンタクト１０２
との接触抵抗を下げるＴｉシリサイド膜１３３が設けら
れているものの、メモリセル領域１１０においては、ス
イッチトランジスタ１１５や容量１１３の各コンタクト
にシリサイド膜を設けると、特に、容量１１３の製造時
の熱処理によってシート抵抗が上昇する等の不具合が生
じるため、シリサイド化が困難であるという問題があ
る。
【０００９】本発明は、周辺回路やロジック回路領域の
みならず、メモリセルアレイ領域の各素子のコンタクト
の低抵抗化を図ることを目的とする。
みならず、メモリセルアレイ領域の各素子のコンタクト
の低抵抗化を図ることを目的とする。
【００１０】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体基板上に、電荷蓄積電極、容量絶縁膜、及び
電荷蓄積電極と対向する対向電極とが順次積層されてな
る容量を備え、対向電極の少なくとも一部分はシリサイ
ド化されている。
は、半導体基板上に、電荷蓄積電極、容量絶縁膜、及び
電荷蓄積電極と対向する対向電極とが順次積層されてな
る容量を備え、対向電極の少なくとも一部分はシリサイ
ド化されている。
【００１１】本発明の半導体装置によると、容量の対向
電極の少なくとも一部分がシリサイド化されているた
め、シリサイド化されている領域にコンタクトを設けれ
ば、該コンタクトとの接触抵抗が低減する。
電極の少なくとも一部分がシリサイド化されているた
め、シリサイド化されている領域にコンタクトを設けれ
ば、該コンタクトとの接触抵抗が低減する。
【００１２】本発明の半導体装置は、容量に対して電荷
の充放電を行なうビット線と、半導体基板上における容
量とビット線との間に設けられたスイッチトランジスタ
と、半導体基板上に形成され、スイッチトランジスタと
ビット線とを電気的に接続するビット線コンタクトとを
さらに備え、半導体基板とビット線コンタクトとの界面
がシリサイド化されていることが好ましい。
の充放電を行なうビット線と、半導体基板上における容
量とビット線との間に設けられたスイッチトランジスタ
と、半導体基板上に形成され、スイッチトランジスタと
ビット線とを電気的に接続するビット線コンタクトとを
さらに備え、半導体基板とビット線コンタクトとの界面
がシリサイド化されていることが好ましい。
【００１３】本発明に係る第１の半導体装置の製造方法
は、半導体基板上にメモリセル部と回路部とを有する半
導体装置の製造方法であって、半導体基板のメモリセル
形成領域に、不純物拡散層を有するメモリセル用電界効
果型トランジスタを形成すると共に、半導体基板の回路
形成領域に、不純物拡散層を有する回路用電界効果型ト
ランジスタを形成するトランジスタ形成工程と、半導体
基板の上に、メモリセル用電界効果型トランジスタ及び
回路用電界効果型トランジスタを覆うように全面にわた
って絶縁膜を堆積する絶縁膜堆積工程と、絶縁膜におけ
るメモリセルの容量形成領域に対してエッチングを行な
った後、容量形成領域に、メモリセル用電界効果型トラ
ンジスタと接続され、電荷蓄積電極、容量絶縁膜及び該
電荷蓄積電極と対向する対向電極からなる容量を形成す
る容量形成工程と、回路用電界効果型トランジスタにお
ける不純物拡散層のコンタクト形成領域、及びメモリセ
ル用電界効果型トランジスタにおける不純物拡散層のコ
ンタクト形成領域又は対向電極のコンタクト形成領域に
導電性薄膜を形成する導電性薄膜形成工程とを備えてい
る。
は、半導体基板上にメモリセル部と回路部とを有する半
導体装置の製造方法であって、半導体基板のメモリセル
形成領域に、不純物拡散層を有するメモリセル用電界効
果型トランジスタを形成すると共に、半導体基板の回路
形成領域に、不純物拡散層を有する回路用電界効果型ト
ランジスタを形成するトランジスタ形成工程と、半導体
基板の上に、メモリセル用電界効果型トランジスタ及び
回路用電界効果型トランジスタを覆うように全面にわた
って絶縁膜を堆積する絶縁膜堆積工程と、絶縁膜におけ
るメモリセルの容量形成領域に対してエッチングを行な
った後、容量形成領域に、メモリセル用電界効果型トラ
ンジスタと接続され、電荷蓄積電極、容量絶縁膜及び該
電荷蓄積電極と対向する対向電極からなる容量を形成す
る容量形成工程と、回路用電界効果型トランジスタにお
ける不純物拡散層のコンタクト形成領域、及びメモリセ
ル用電界効果型トランジスタにおける不純物拡散層のコ
ンタクト形成領域又は対向電極のコンタクト形成領域に
導電性薄膜を形成する導電性薄膜形成工程とを備えてい
る。
【００１４】第１の半導体装置の製造方法によると、通
常、高温且つ長時間の熱処理を伴う容量形成の後に、回
路用電界効果型トランジスタ及びメモリセル用電界効果
型トランジスタの不純物拡散層のコンタクト形成領域又
は対向電極のコンタクト形成領域に導電性薄膜を形成す
るため、容量形成時の熱処理の影響を受けることなく、
トランジスタ等の各素子のコンタクト形成領域に導電性
薄膜を形成できる。
常、高温且つ長時間の熱処理を伴う容量形成の後に、回
路用電界効果型トランジスタ及びメモリセル用電界効果
型トランジスタの不純物拡散層のコンタクト形成領域又
は対向電極のコンタクト形成領域に導電性薄膜を形成す
るため、容量形成時の熱処理の影響を受けることなく、
トランジスタ等の各素子のコンタクト形成領域に導電性
薄膜を形成できる。
【００１５】第１の半導体装置の製造方法において、導
電性薄膜形成工程が、回路部において、導電性薄膜を対
向電極と同一の材料からなる抵抗素子のコンタクト形成
領域に形成する工程を含むことが好ましい。
電性薄膜形成工程が、回路部において、導電性薄膜を対
向電極と同一の材料からなる抵抗素子のコンタクト形成
領域に形成する工程を含むことが好ましい。
【００１６】第１の半導体装置の製造方法が、トランジ
スタ形成工程において、回路用電界効果型トランジスタ
の不純物拡散層とメモリセル用電界効果型トランジスタ
の不純物拡散層とを同時に形成することが好ましい。
スタ形成工程において、回路用電界効果型トランジスタ
の不純物拡散層とメモリセル用電界効果型トランジスタ
の不純物拡散層とを同時に形成することが好ましい。
【００１７】第１の半導体装置の製造方法が、容量形成
工程において、半導体基板の不純物拡散層上に電荷蓄積
電極のコンタクトを形成する際に、絶縁膜をエッチング
ストッパーに用いることが好ましい。
工程において、半導体基板の不純物拡散層上に電荷蓄積
電極のコンタクトを形成する際に、絶縁膜をエッチング
ストッパーに用いることが好ましい。
【００１８】第２の半導体装置の製造方法は、半導体基
板上に、不純物拡散層を有する電界効果型トランジスタ
を形成するトランジスタ形成工程と、半導体基板の上
に、電界効果型トランジスタを覆うように全面にわたっ
て第１の絶縁膜及び第２の絶縁膜を順次形成した後、該
第２の絶縁膜の上面を平坦化する絶縁膜形成工程と、第
２の絶縁膜に形成されたレジストパターンをマスクとし
且つ第１の絶縁膜をエッチングストッパーとして第２の
絶縁膜に対してエッチングを行なうことにより、第２の
絶縁膜の容量形成領域に開口部を形成する開口部形成工
程と、半導体基板の上における開口部の壁面及び底面を
含む全面にわたって導電膜を堆積した後、該導電膜を開
口部の壁面及び底面に残るように除去することにより、
開口部に導体膜からなる電荷蓄積電極を形成する電荷蓄
積電極形成工程と、第２の絶縁膜の上部に対して電荷蓄
積電極の上部が露出するようにエッチバックを行なった
後、電荷蓄積電極の上に容量絶縁膜及び該電荷蓄積電極
と対向する対向電極を順次形成する容量形成工程と、不
純物拡散層のコンタクト形成領域又は対向電極のコンタ
クト形成領域に導電性薄膜を形成する導電性薄膜形成工
程とを備えている。
板上に、不純物拡散層を有する電界効果型トランジスタ
を形成するトランジスタ形成工程と、半導体基板の上
に、電界効果型トランジスタを覆うように全面にわたっ
て第１の絶縁膜及び第２の絶縁膜を順次形成した後、該
第２の絶縁膜の上面を平坦化する絶縁膜形成工程と、第
２の絶縁膜に形成されたレジストパターンをマスクとし
且つ第１の絶縁膜をエッチングストッパーとして第２の
絶縁膜に対してエッチングを行なうことにより、第２の
絶縁膜の容量形成領域に開口部を形成する開口部形成工
程と、半導体基板の上における開口部の壁面及び底面を
含む全面にわたって導電膜を堆積した後、該導電膜を開
口部の壁面及び底面に残るように除去することにより、
開口部に導体膜からなる電荷蓄積電極を形成する電荷蓄
積電極形成工程と、第２の絶縁膜の上部に対して電荷蓄
積電極の上部が露出するようにエッチバックを行なった
後、電荷蓄積電極の上に容量絶縁膜及び該電荷蓄積電極
と対向する対向電極を順次形成する容量形成工程と、不
純物拡散層のコンタクト形成領域又は対向電極のコンタ
クト形成領域に導電性薄膜を形成する導電性薄膜形成工
程とを備えている。
【００１９】第２の半導体装置の製造方法によると、通
常、高温且つ長時間の熱処理を伴う容量形成の後に、電
界効果型トランジスタの不純物拡散層のコンタクト形成
領域及び対向電極のコンタクト形成領域に導電性薄膜を
形成するため、容量形成時の熱処理の影響を受けること
なく、トランジスタ等の各素子のコンタクト形成領域に
導電性薄膜を形成できる。
常、高温且つ長時間の熱処理を伴う容量形成の後に、電
界効果型トランジスタの不純物拡散層のコンタクト形成
領域及び対向電極のコンタクト形成領域に導電性薄膜を
形成するため、容量形成時の熱処理の影響を受けること
なく、トランジスタ等の各素子のコンタクト形成領域に
導電性薄膜を形成できる。
【００２０】また、各トランジスタを形成した後、第１
の絶縁膜及び第２の絶縁膜を積層しておき、開口部形成
工程においては、第１の絶縁膜をエッチングストッパと
し、容量形成工程においては、第２の絶縁膜を電荷蓄積
電極の上部が露出するようにエッチングするため、電荷
蓄積電極の対向電極を確実に形成できる。
の絶縁膜及び第２の絶縁膜を積層しておき、開口部形成
工程においては、第１の絶縁膜をエッチングストッパと
し、容量形成工程においては、第２の絶縁膜を電荷蓄積
電極の上部が露出するようにエッチングするため、電荷
蓄積電極の対向電極を確実に形成できる。
【００２１】第２の半導体装置の製造方法において、第
１の絶縁膜が酸化ケイ素と窒化ケイ素とが積層されてな
ることが好ましい。このようにすると、開口部形成工程
において、第２の絶縁膜が酸化ケイ素を含む場合には、
窒化ケイ素の酸化ケイ素に対するエッチングレートが小
さいため、第２の絶縁膜のみを確実にエッチングでき
る。
１の絶縁膜が酸化ケイ素と窒化ケイ素とが積層されてな
ることが好ましい。このようにすると、開口部形成工程
において、第２の絶縁膜が酸化ケイ素を含む場合には、
窒化ケイ素の酸化ケイ素に対するエッチングレートが小
さいため、第２の絶縁膜のみを確実にエッチングでき
る。
【００２２】第２の半導体装置の製造方法において、第
２の絶縁膜は、所定の不純物を含む酸化ケイ素と不純物
を含まない酸化ケイ素とが積層されてなることが好まし
い。このようにすると、容量形成工程において、不純物
を含む酸化ケイ素と不純物を含まない酸化ケイ素との界
面が電荷蓄積電極形成領域を基板面に平行に横切るよう
に形成すれば、エッチングレートの差を利用して第２の
絶縁膜の上部のみを容易に且つ確実に露出させることが
できる。
２の絶縁膜は、所定の不純物を含む酸化ケイ素と不純物
を含まない酸化ケイ素とが積層されてなることが好まし
い。このようにすると、容量形成工程において、不純物
を含む酸化ケイ素と不純物を含まない酸化ケイ素との界
面が電荷蓄積電極形成領域を基板面に平行に横切るよう
に形成すれば、エッチングレートの差を利用して第２の
絶縁膜の上部のみを容易に且つ確実に露出させることが
できる。
【００２３】第１又は第２の半導体装置の製造方法にお
いて、導電性薄膜が金属シリサイドからなることが好ま
しい。このようにすると、電界効果型トランジスタの不
純物拡散層及び容量の対向電極がシリコンからなる場合
には、シリコンよりも導電性が高い導電性薄膜を容易に
且つ確実に形成できる。
いて、導電性薄膜が金属シリサイドからなることが好ま
しい。このようにすると、電界効果型トランジスタの不
純物拡散層及び容量の対向電極がシリコンからなる場合
には、シリコンよりも導電性が高い導電性薄膜を容易に
且つ確実に形成できる。
【００２４】
【発明の実施の形態】本発明の一実施形態について図面
を参照しながら説明する。
を参照しながら説明する。
【００２５】図１は本発明の一実施形態に係る半導体装
置の断面構成を示している。図１に示すように、ｐ型シ
リコンからなる基板１１上に、例えば、ＬＯＣＯＳから
なる素子分離膜１２によって互いに分離されたメモリセ
ルアレイ領域３０と周辺回路領域５０とを備えている。
置の断面構成を示している。図１に示すように、ｐ型シ
リコンからなる基板１１上に、例えば、ＬＯＣＯＳから
なる素子分離膜１２によって互いに分離されたメモリセ
ルアレイ領域３０と周辺回路領域５０とを備えている。
【００２６】メモリセルアレイ領域３０には、それぞれ
が素子分離膜１２によって分離された複数のメモリセル
がアレイ状に配置されている。各メモリセルは、粗面化
ポリシリコンからなる電荷蓄積電極３１，容量絶縁膜
（図示せず）及び該容量絶縁膜を挟んで電荷蓄積電極３
１と対向するポリシリコンからなる対向電極３２により
構成される容量３３と、該容量３３に対して電荷の充放
電を行なうビット線３４との接続を制御するＭＯＳＦＥ
Ｔからなるスイッチトランジスタ３５とを有している。
が素子分離膜１２によって分離された複数のメモリセル
がアレイ状に配置されている。各メモリセルは、粗面化
ポリシリコンからなる電荷蓄積電極３１，容量絶縁膜
（図示せず）及び該容量絶縁膜を挟んで電荷蓄積電極３
１と対向するポリシリコンからなる対向電極３２により
構成される容量３３と、該容量３３に対して電荷の充放
電を行なうビット線３４との接続を制御するＭＯＳＦＥ
Ｔからなるスイッチトランジスタ３５とを有している。
【００２７】容量３３は、電荷蓄積電極３１の下部がス
イッチトランジスタ３５のソース側の拡散層と接続され
るコンタクトをなし、対向電極３２から延びるセルプレ
ートのコンタクト形成領域にはチタン（Ｔｉ）シリサイ
ドからなる導電性薄膜１３が形成され、タングステン
（Ｗ）からなるコンタクト１４を介してＢＰＳＧからな
る層間絶縁膜１５上に設けられたアルミニウム（Ａｌ）
からなる配線パターン１６と接続されている。
イッチトランジスタ３５のソース側の拡散層と接続され
るコンタクトをなし、対向電極３２から延びるセルプレ
ートのコンタクト形成領域にはチタン（Ｔｉ）シリサイ
ドからなる導電性薄膜１３が形成され、タングステン
（Ｗ）からなるコンタクト１４を介してＢＰＳＧからな
る層間絶縁膜１５上に設けられたアルミニウム（Ａｌ）
からなる配線パターン１６と接続されている。
【００２８】スイッチトランジスタ３５は、基板１１側
から順次形成されたゲート酸化膜３６，ポリシリコン膜
３７，Ｗシリサイド膜３８及びＴＥＯＳ膜３９からなる
ゲート電極と、基板１１にゲート電極に沿って形成され
た第１のｎ+ 型拡散層４０とを有している。ドレインと
なる第１のｎ+ 型拡散層４０のコンタクト形成領域には
Ｔｉシリサイドからなる導電性薄膜１３が形成され、該
導電性薄膜１３はビット線コンタクト４２を介してビッ
ト線３４と接続されている。
から順次形成されたゲート酸化膜３６，ポリシリコン膜
３７，Ｗシリサイド膜３８及びＴＥＯＳ膜３９からなる
ゲート電極と、基板１１にゲート電極に沿って形成され
た第１のｎ+ 型拡散層４０とを有している。ドレインと
なる第１のｎ+ 型拡散層４０のコンタクト形成領域には
Ｔｉシリサイドからなる導電性薄膜１３が形成され、該
導電性薄膜１３はビット線コンタクト４２を介してビッ
ト線３４と接続されている。
【００２９】周辺回路領域５０は、素子分離膜１２によ
って分離され、ソース・ドレインとなる第２のｎ+ 型拡
散層５１及びスイッチトランジスタ３５のゲート電極と
同様の構成のゲート電極を有する回路用ＦＥＴ５２と、
ポリシリコンからなる抵抗素子５３とを有している。回
路用ＦＥＴ５２の第２のｎ+ 型拡散層５１及び抵抗素子
５３のコンタクト形成領域にはＴｉシリサイドからなる
導電性薄膜１３とがそれぞれ形成されている。
って分離され、ソース・ドレインとなる第２のｎ+ 型拡
散層５１及びスイッチトランジスタ３５のゲート電極と
同様の構成のゲート電極を有する回路用ＦＥＴ５２と、
ポリシリコンからなる抵抗素子５３とを有している。回
路用ＦＥＴ５２の第２のｎ+ 型拡散層５１及び抵抗素子
５３のコンタクト形成領域にはＴｉシリサイドからなる
導電性薄膜１３とがそれぞれ形成されている。
【００３０】このように、本実施形態によると、メモリ
セルアレイ領域３０において、スイッチトランジスタ３
５のドレインである第１のｎ+ 型拡散層４０とビット線
コンタクト４２との界面、及び容量３３の対向電極３２
のコンタクト１４との界面にはシリコンよりも導電性が
高いＴｉシリサイドからなる導電性薄膜１３が形成され
ているため、周辺回路領域５０と同様に、コンタクト部
分の低抵抗化を図ることができる。
セルアレイ領域３０において、スイッチトランジスタ３
５のドレインである第１のｎ+ 型拡散層４０とビット線
コンタクト４２との界面、及び容量３３の対向電極３２
のコンタクト１４との界面にはシリコンよりも導電性が
高いＴｉシリサイドからなる導電性薄膜１３が形成され
ているため、周辺回路領域５０と同様に、コンタクト部
分の低抵抗化を図ることができる。
【００３１】なお、導電性薄膜１３は、第１のｎ+ 型拡
散層４０及び対向電極３２のいずれか一方に形成されて
いてもよい。
散層４０及び対向電極３２のいずれか一方に形成されて
いてもよい。
【００３２】また、周辺回路領域５０は、メモリセルア
レイ領域３０の各素子をアクセスするＦＥＴを含んでい
てもよく、また、ロジック回路であってもよい。
レイ領域３０の各素子をアクセスするＦＥＴを含んでい
てもよく、また、ロジック回路であってもよい。
【００３３】以下、前記のように構成された半導体装置
の製造方法について図面を参照しながら説明する。
の製造方法について図面を参照しながら説明する。
【００３４】図２〜図７は本発明の一実施形態に係る半
導体装置の製造方法の工程順の断面構成を示している。
導体装置の製造方法の工程順の断面構成を示している。
【００３５】まず、図２（ａ）に示すように、ｐ型シリ
コンからなる基板１１上に、ＬＯＣＯＳからなる素子分
離膜１２を選択的に形成することにより、メモリセルア
レイ領域３０と周辺回路領域５０とを分離する。その
後、メモリセルアレイ領域３０及び周辺回路領域５０に
対して、ＦＥＴをそれぞれ形成する。すなわち、基板１
１上に、膜厚が約５ｎｍの酸化シリコンからなるゲート
酸化膜３６，膜厚が約１００ｎｍのポリシリコン膜３
７，膜厚が約１００ｎｍのＷシリサイド膜３８及び膜厚
が約２００ｎｍのＴＥＯＳ膜３９を順次堆積し、続い
て、この積層された多層膜に対して所定のパターニング
を行なって、複数のゲート電極を形成する。その後、各
ゲート電極をマスクとして基板１１に対してリン（Ｐ）
等のｎ型不純物イオンを低濃度にドープしてＬＤＤ層と
なるｎ- 型拡散層１７Ａ〜１７Ｅをそれぞれ自己整合的
に形成する。ここでは、説明を簡単にするために、ｐ型
ＦＥＴの図示を省略している。
コンからなる基板１１上に、ＬＯＣＯＳからなる素子分
離膜１２を選択的に形成することにより、メモリセルア
レイ領域３０と周辺回路領域５０とを分離する。その
後、メモリセルアレイ領域３０及び周辺回路領域５０に
対して、ＦＥＴをそれぞれ形成する。すなわち、基板１
１上に、膜厚が約５ｎｍの酸化シリコンからなるゲート
酸化膜３６，膜厚が約１００ｎｍのポリシリコン膜３
７，膜厚が約１００ｎｍのＷシリサイド膜３８及び膜厚
が約２００ｎｍのＴＥＯＳ膜３９を順次堆積し、続い
て、この積層された多層膜に対して所定のパターニング
を行なって、複数のゲート電極を形成する。その後、各
ゲート電極をマスクとして基板１１に対してリン（Ｐ）
等のｎ型不純物イオンを低濃度にドープしてＬＤＤ層と
なるｎ- 型拡散層１７Ａ〜１７Ｅをそれぞれ自己整合的
に形成する。ここでは、説明を簡単にするために、ｐ型
ＦＥＴの図示を省略している。
【００３６】次に、図２（ｂ）に示すように、例えば、
ＣＶＤ法を用いて、基板１１の上に全面にわたって膜厚
が約３０ｎｍのＴＥＯＳ膜１８ａ及び膜厚が約７０ｎｍ
の窒化シリコン（Ｓｉ3 Ｎ4 ）膜１８ｂからなる第１の
絶縁膜１８を各ゲート電極を覆うように順次堆積し、そ
の後、該第１の絶縁膜１８の上に膜厚が約７５０ｎｍの
第１のＢＰＳＧ膜１９ａを堆積した後、ＣＭＰ（化学機
械研磨）法を用いて該第１のＢＰＳＧ膜１９ａを平坦化
する。続いて、第１のＢＰＳＧ膜１９ａの上に膜厚が約
５０ｎｍのＴＥＯＳ膜１９ｂ及び膜厚が約４００ｎｍの
第２のＢＰＳＧ膜１９ｃを順次堆積し、第１のＢＰＳＧ
膜１９ａ，ＴＥＯＳ膜１９ｂ及び第２のＢＰＳＧ膜１９
ｃからなる多層化された第２の絶縁膜１９を形成する。
ここで、第２の絶縁膜１９における、第１及び第２のＢ
ＰＳＧ膜１９ａ，１９ｃが所定の不純物であるホウ素
（Ｂ）及びリン（Ｐ）を含む酸化ケイ素膜であり、ＴＥ
ＯＳ膜１９ｂが不純物を含まない酸化ケイ素膜である。
ＣＶＤ法を用いて、基板１１の上に全面にわたって膜厚
が約３０ｎｍのＴＥＯＳ膜１８ａ及び膜厚が約７０ｎｍ
の窒化シリコン（Ｓｉ3 Ｎ4 ）膜１８ｂからなる第１の
絶縁膜１８を各ゲート電極を覆うように順次堆積し、そ
の後、該第１の絶縁膜１８の上に膜厚が約７５０ｎｍの
第１のＢＰＳＧ膜１９ａを堆積した後、ＣＭＰ（化学機
械研磨）法を用いて該第１のＢＰＳＧ膜１９ａを平坦化
する。続いて、第１のＢＰＳＧ膜１９ａの上に膜厚が約
５０ｎｍのＴＥＯＳ膜１９ｂ及び膜厚が約４００ｎｍの
第２のＢＰＳＧ膜１９ｃを順次堆積し、第１のＢＰＳＧ
膜１９ａ，ＴＥＯＳ膜１９ｂ及び第２のＢＰＳＧ膜１９
ｃからなる多層化された第２の絶縁膜１９を形成する。
ここで、第２の絶縁膜１９における、第１及び第２のＢ
ＰＳＧ膜１９ａ，１９ｃが所定の不純物であるホウ素
（Ｂ）及びリン（Ｐ）を含む酸化ケイ素膜であり、ＴＥ
ＯＳ膜１９ｂが不純物を含まない酸化ケイ素膜である。
【００３７】次に、図３（ａ）に示すように、フォトリ
ソグラフィー法を用いて、第２の絶縁膜１９の上におけ
るメモリセルアレイ領域３０の容量形成領域に開口部を
有するレジストパターン（図示せず）を形成し、該レジ
ストパターンをマスクとし且つ第１の絶縁膜１８をエッ
チングストッパーとして第２の絶縁膜１９に対してエッ
チングを行なうことにより、第２の絶縁膜１９に複数の
容量下部形成用開口部１９ｄを形成する。続いて、該レ
ジストパターンをマスクとして第１の絶縁膜１８に対し
て、ｎ- 型拡散層１７Ａ及び１７Ｃとそれぞれコンタク
トを取れるように、且つ、第１の絶縁膜１８における容
量下部形成用開口部１９ｄに露出する部分、すなわち、
ゲート電極の側壁に第１の絶縁膜１８が残るように異方
性エッチングを行なう。その後、レジストパターンを除
去する。
ソグラフィー法を用いて、第２の絶縁膜１９の上におけ
るメモリセルアレイ領域３０の容量形成領域に開口部を
有するレジストパターン（図示せず）を形成し、該レジ
ストパターンをマスクとし且つ第１の絶縁膜１８をエッ
チングストッパーとして第２の絶縁膜１９に対してエッ
チングを行なうことにより、第２の絶縁膜１９に複数の
容量下部形成用開口部１９ｄを形成する。続いて、該レ
ジストパターンをマスクとして第１の絶縁膜１８に対し
て、ｎ- 型拡散層１７Ａ及び１７Ｃとそれぞれコンタク
トを取れるように、且つ、第１の絶縁膜１８における容
量下部形成用開口部１９ｄに露出する部分、すなわち、
ゲート電極の側壁に第１の絶縁膜１８が残るように異方
性エッチングを行なう。その後、レジストパターンを除
去する。
【００３８】次に、図３（ｂ）に示すように、基板１１
の上に容量下部形成用開口部１９ｄの壁面及び底面を含
む全面にわたって電荷蓄積電極用の導電膜であるＰがド
ープされたアモルファスシリコン膜を堆積する。その
後、該アモルファスシリコン膜における各容量下部形成
用開口部１９ｄにレジスト膜４３を充填し、該アモルフ
ァスシリコン膜に対してエッチングを行なうことによ
り、アモルファスシリコン膜からなり有底筒形状の電荷
蓄積電極形成膜３１Ａを形成する。ここで、図３（ｂ）
において、メモリセルアレイ領域３０の素子分離膜１２
上に形成されているゲート電極は、隣接メモリセルのゲ
ート電極に接続されたワード線である。
の上に容量下部形成用開口部１９ｄの壁面及び底面を含
む全面にわたって電荷蓄積電極用の導電膜であるＰがド
ープされたアモルファスシリコン膜を堆積する。その
後、該アモルファスシリコン膜における各容量下部形成
用開口部１９ｄにレジスト膜４３を充填し、該アモルフ
ァスシリコン膜に対してエッチングを行なうことによ
り、アモルファスシリコン膜からなり有底筒形状の電荷
蓄積電極形成膜３１Ａを形成する。ここで、図３（ｂ）
において、メモリセルアレイ領域３０の素子分離膜１２
上に形成されているゲート電極は、隣接メモリセルのゲ
ート電極に接続されたワード線である。
【００３９】次に、図４（ａ）に示すように、レジスト
膜４３を除去した後、蒸気状のフッ化水素（ＨＦ）酸を
用いて第２の絶縁膜１９のうち、基板１１上に露出する
第２のＢＰＳＧ膜１９ｃを選択的にエッチング除去し、
続いて、ＴＥＯＳ膜１９ｂを除去する。このようにする
と、前述したように、第１のＢＰＳＧ膜１９ａをゲート
電極同士の間に充填しさらに平坦化した後、ＴＥＯＳ膜
１９ｂ及び第２のＢＰＳＧ膜１９ｃを順次形成してお
り、各ゲート電極の上方に位置する容量形成領域を第１
のＢＰＳＧ膜１９ａとＴＥＯＳ膜１９ｂとの界面が基板
面に平行に横切るので、ＴＥＯＳ膜１９ｂ及び第２のＢ
ＰＳＧ膜１９ｃを選択的に除去することにより、各電荷
蓄積電極形成膜３１Ａの上部が露出する。すなわち、第
２の絶縁膜１９を互いに異なる材料からなる積層体と
し、そのエッチングレートの差を利用することによっ
て、電荷蓄積電極形成膜３１Ａの上部のみを確実に露出
させることができる。続いて、各電荷蓄積電極形成膜３
１Ａの露出部の表面を半球状の粗面化ポリシリコンに結
晶化させることにより各電荷蓄積電極３１を形成する。
その後、各電荷蓄積電極３１の露出部に容量絶縁膜とな
る、いわゆるＯＮ（酸化ケイ素／窒化ケイ素）膜（図示
せず）を形成する。
膜４３を除去した後、蒸気状のフッ化水素（ＨＦ）酸を
用いて第２の絶縁膜１９のうち、基板１１上に露出する
第２のＢＰＳＧ膜１９ｃを選択的にエッチング除去し、
続いて、ＴＥＯＳ膜１９ｂを除去する。このようにする
と、前述したように、第１のＢＰＳＧ膜１９ａをゲート
電極同士の間に充填しさらに平坦化した後、ＴＥＯＳ膜
１９ｂ及び第２のＢＰＳＧ膜１９ｃを順次形成してお
り、各ゲート電極の上方に位置する容量形成領域を第１
のＢＰＳＧ膜１９ａとＴＥＯＳ膜１９ｂとの界面が基板
面に平行に横切るので、ＴＥＯＳ膜１９ｂ及び第２のＢ
ＰＳＧ膜１９ｃを選択的に除去することにより、各電荷
蓄積電極形成膜３１Ａの上部が露出する。すなわち、第
２の絶縁膜１９を互いに異なる材料からなる積層体と
し、そのエッチングレートの差を利用することによっ
て、電荷蓄積電極形成膜３１Ａの上部のみを確実に露出
させることができる。続いて、各電荷蓄積電極形成膜３
１Ａの露出部の表面を半球状の粗面化ポリシリコンに結
晶化させることにより各電荷蓄積電極３１を形成する。
その後、各電荷蓄積電極３１の露出部に容量絶縁膜とな
る、いわゆるＯＮ（酸化ケイ素／窒化ケイ素）膜（図示
せず）を形成する。
【００４０】次に、図４（ｂ）に示すように、基板１１
上に全面にわたってポリシリコン膜２０を堆積し、該ポ
リシリコン膜２０の上における、メモリセルアレイ領域
３０の容量上部形成領域及び周辺回路領域５０の抵抗素
子形成領域をマスクするレジストパターン（図示せず）
形成する。
上に全面にわたってポリシリコン膜２０を堆積し、該ポ
リシリコン膜２０の上における、メモリセルアレイ領域
３０の容量上部形成領域及び周辺回路領域５０の抵抗素
子形成領域をマスクするレジストパターン（図示せず）
形成する。
【００４１】次に、図５（ａ）に示すように、該レジス
トパターンを用いて、ポリシリコン膜２０に対してエッ
チングを行なうことにより、メモリセルアレイ領域３０
の容量上部形成領域にポリシリコン膜２０からなり、電
荷蓄積電極３１と対向する対向電極（セルプレート電
極）３２を形成すると共に、周辺回路領域５０の抵抗素
子形成領域にポリシリコン膜２０からなる抵抗素子５３
を形成する。
トパターンを用いて、ポリシリコン膜２０に対してエッ
チングを行なうことにより、メモリセルアレイ領域３０
の容量上部形成領域にポリシリコン膜２０からなり、電
荷蓄積電極３１と対向する対向電極（セルプレート電
極）３２を形成すると共に、周辺回路領域５０の抵抗素
子形成領域にポリシリコン膜２０からなる抵抗素子５３
を形成する。
【００４２】次に、図５（ｂ）に示すように、レジスト
パターンを除去した後、対向電極３２及び抵抗素子５３
をマスクとして第１のＢＰＳＧ膜１９ａに対してエッチ
ングを行なうことにより、基板１１における、メモリセ
ルアレイ領域３０のｎ- 型拡散層１７Ｂ及び周辺回路領
域５０のｎ- 型拡散層１７Ｄ，１７Ｅをそれぞれ露出さ
せる。ここで、各ゲート電極は、第１の絶縁膜１８のう
ちのＳｉ3 Ｎ4 膜１８ｂがエッチングストッパーとなる
ため、その表面が露出しない。
パターンを除去した後、対向電極３２及び抵抗素子５３
をマスクとして第１のＢＰＳＧ膜１９ａに対してエッチ
ングを行なうことにより、基板１１における、メモリセ
ルアレイ領域３０のｎ- 型拡散層１７Ｂ及び周辺回路領
域５０のｎ- 型拡散層１７Ｄ，１７Ｅをそれぞれ露出さ
せる。ここで、各ゲート電極は、第１の絶縁膜１８のう
ちのＳｉ3 Ｎ4 膜１８ｂがエッチングストッパーとなる
ため、その表面が露出しない。
【００４３】次に、図６（ａ）に示すように、再度、各
対向電極３２及び抵抗素子５３をマスクとして第１の絶
縁膜１８に対して異方性エッチングを行なって、露出し
た各ゲート電極の側壁にサイドウォールスペーサ１８Ａ
をそれぞれ形成する。その後、各ゲート電極及びそのサ
イドウォールスペーサ１８Ａをマスクとして、ｎ- 型拡
散層１７Ｂ及びｎ- 型拡散層１７Ｄ，１７Ｅに対して高
濃度の不純物イオンを注入することにより、メモリセル
アレイ領域３０において、ドレインであり且つビット線
のコンタクトとなる第１のｎ+ 型拡散層４０を有するス
イッチトランジスタ３５が自己整合的に形成され、同時
に、周辺回路領域５０において、ソース・ドレインとな
る第２のｎ+ 型拡散層５１を有する回路用ＦＥＴ５２が
自己整合的に形成される。
対向電極３２及び抵抗素子５３をマスクとして第１の絶
縁膜１８に対して異方性エッチングを行なって、露出し
た各ゲート電極の側壁にサイドウォールスペーサ１８Ａ
をそれぞれ形成する。その後、各ゲート電極及びそのサ
イドウォールスペーサ１８Ａをマスクとして、ｎ- 型拡
散層１７Ｂ及びｎ- 型拡散層１７Ｄ，１７Ｅに対して高
濃度の不純物イオンを注入することにより、メモリセル
アレイ領域３０において、ドレインであり且つビット線
のコンタクトとなる第１のｎ+ 型拡散層４０を有するス
イッチトランジスタ３５が自己整合的に形成され、同時
に、周辺回路領域５０において、ソース・ドレインとな
る第２のｎ+ 型拡散層５１を有する回路用ＦＥＴ５２が
自己整合的に形成される。
【００４４】次に、図６（ｂ）に示すように、基板１１
上の全面にわたってＴＥＯＳからなる保護絶縁膜２１を
堆積し、その後、該保護絶縁膜２１におけるスイッチト
ランジスタ３５のコンタクト形成領域２１ａ、容量３３
の対向電極３２のコンタクト形成領域２１ｂ及び抵抗素
子５３のコンタクト形成領域２１ｃ、並びに回路用ＦＥ
Ｔ５２の第２のｎ+ 型拡散層５１の上側の領域にそれぞ
れ開口部を形成する。
上の全面にわたってＴＥＯＳからなる保護絶縁膜２１を
堆積し、その後、該保護絶縁膜２１におけるスイッチト
ランジスタ３５のコンタクト形成領域２１ａ、容量３３
の対向電極３２のコンタクト形成領域２１ｂ及び抵抗素
子５３のコンタクト形成領域２１ｃ、並びに回路用ＦＥ
Ｔ５２の第２のｎ+ 型拡散層５１の上側の領域にそれぞ
れ開口部を形成する。
【００４５】次に、図７（ａ）に示すように、スパッタ
法を用いて、基板１１上の全面にわたって、例えば、Ｔ
ｉを堆積し、その後、サリサイド法を用いて、図６
（ｂ）に示す各コンタクト形成領域２１ａ〜２１ｃ及び
第２のｎ+ 型拡散層５１の上面にＴｉシリサイドからな
る導電性薄膜１３をそれぞれ形成する。その後、図７
（ｂ）に示すように、ＢＰＳＧからなる層間絶縁膜１５
を堆積しその上面を平坦化する。続いて、層間絶縁膜１
５におけるコンタクト形成領域にコンタクトホールを開
口し、該コンタクトホールにＷを充填することにより、
スイッチトランジスタ３５にはビット線コンタクト４２
を形成し、容量３３及び抵抗素子５３にはコンタクト１
４をそれぞれ形成する。続いて、層間絶縁膜１５の上に
ビット線コンタクト４２と接続されるようにビット線３
４を形成し、各コンタクト１４と接続されるように配線
パターン１６を形成する。さらに、必要に応じて層間絶
縁膜１５の上に多層配線を形成してもよい。
法を用いて、基板１１上の全面にわたって、例えば、Ｔ
ｉを堆積し、その後、サリサイド法を用いて、図６
（ｂ）に示す各コンタクト形成領域２１ａ〜２１ｃ及び
第２のｎ+ 型拡散層５１の上面にＴｉシリサイドからな
る導電性薄膜１３をそれぞれ形成する。その後、図７
（ｂ）に示すように、ＢＰＳＧからなる層間絶縁膜１５
を堆積しその上面を平坦化する。続いて、層間絶縁膜１
５におけるコンタクト形成領域にコンタクトホールを開
口し、該コンタクトホールにＷを充填することにより、
スイッチトランジスタ３５にはビット線コンタクト４２
を形成し、容量３３及び抵抗素子５３にはコンタクト１
４をそれぞれ形成する。続いて、層間絶縁膜１５の上に
ビット線コンタクト４２と接続されるようにビット線３
４を形成し、各コンタクト１４と接続されるように配線
パターン１６を形成する。さらに、必要に応じて層間絶
縁膜１５の上に多層配線を形成してもよい。
【００４６】このように、本実施形態に係るＤＲＡＭと
周辺回路とが混載された半導体装置であっても、高温且
つ長時間の熱処理を要するメモリセルアレイ領域３０の
容量３３を形成した後に、該メモリセルアレイ領域３０
におけるスイッチトランジスタ３５のビット線コンタク
ト４２及び対向電極３２のコンタクト１４との間に、Ｓ
ｉよりも導電性が高いＴｉシリサイドからなる導電性薄
膜１３をそれぞれ形成するため、メモリセルアレイ領域
３０における各コンタクト部の低抵抗化を実現でき、装
置の電気的特性を安定化できる。
周辺回路とが混載された半導体装置であっても、高温且
つ長時間の熱処理を要するメモリセルアレイ領域３０の
容量３３を形成した後に、該メモリセルアレイ領域３０
におけるスイッチトランジスタ３５のビット線コンタク
ト４２及び対向電極３２のコンタクト１４との間に、Ｓ
ｉよりも導電性が高いＴｉシリサイドからなる導電性薄
膜１３をそれぞれ形成するため、メモリセルアレイ領域
３０における各コンタクト部の低抵抗化を実現でき、装
置の電気的特性を安定化できる。
【００４７】なお、導電性薄膜１３にＴｉシリサイドを
用いたが、コバルト（Ｃｏ）又はモリブデン（Ｍｏ）の
シリサイドを用いてもよい。
用いたが、コバルト（Ｃｏ）又はモリブデン（Ｍｏ）の
シリサイドを用いてもよい。
【００４８】（実施形態の一変形例）以下、本発明の一
実施形態の一変形例について図面を参照しながら説明す
る。
実施形態の一変形例について図面を参照しながら説明す
る。
【００４９】図８（ａ），（ｂ）及び図９は本実施形態
の一変形例に係る半導体装置の製造方法の工程順の断面
構成を示している。図８（ａ），（ｂ）及び図９におい
て、図６（ｂ），図７（ａ）及び（ｂ）に示す構成部材
と同一の構成部材には同一の符号を付すことにより説明
を省略する。本変形例の特徴は、図８（ａ）に示すよう
に、保護絶縁膜２１における対向電極３２を覆う領域を
除去することにより、図８（ｂ）に示すシリサイド工程
において、対向電極３２の上面を全面的にＴｉシリサイ
ドからなる導電性薄膜１３で覆う点である。これによ
り、容量３３の対向電極３２のコンタクト形成領域をマ
スクするレジストパターンが不要となる。
の一変形例に係る半導体装置の製造方法の工程順の断面
構成を示している。図８（ａ），（ｂ）及び図９におい
て、図６（ｂ），図７（ａ）及び（ｂ）に示す構成部材
と同一の構成部材には同一の符号を付すことにより説明
を省略する。本変形例の特徴は、図８（ａ）に示すよう
に、保護絶縁膜２１における対向電極３２を覆う領域を
除去することにより、図８（ｂ）に示すシリサイド工程
において、対向電極３２の上面を全面的にＴｉシリサイ
ドからなる導電性薄膜１３で覆う点である。これによ
り、容量３３の対向電極３２のコンタクト形成領域をマ
スクするレジストパターンが不要となる。
【００５０】
【発明の効果】本発明の半導体装置によると、メモリセ
ルに含まれる容量の対向電極の少なくとも一部がシリサ
イド化されているため、シリサイド化されている領域に
コンタクトを設ければ、該コンタクトとの接触抵抗が低
減し、且つ、抵抗値のばらつきが抑えられるので、電気
的特性が安定する。
ルに含まれる容量の対向電極の少なくとも一部がシリサ
イド化されているため、シリサイド化されている領域に
コンタクトを設ければ、該コンタクトとの接触抵抗が低
減し、且つ、抵抗値のばらつきが抑えられるので、電気
的特性が安定する。
【００５１】本発明の半導体装置は、容量に対して電荷
の充放電を行なうビット線と、半導体基板上における容
量とビット線との間に設けられたスイッチトランジスタ
と、半導体基板上に形成され、スイッチトランジスタと
ビット線とを電気的に接続するビット線コンタクトとを
さらに備え、半導体基板とビット線コンタクトとの界面
がシリサイド化されていると、メモリセルに含まれるス
イッチトランジスタのコンタクト抵抗が低減するので、
電気的特性がさらに安定する。
の充放電を行なうビット線と、半導体基板上における容
量とビット線との間に設けられたスイッチトランジスタ
と、半導体基板上に形成され、スイッチトランジスタと
ビット線とを電気的に接続するビット線コンタクトとを
さらに備え、半導体基板とビット線コンタクトとの界面
がシリサイド化されていると、メモリセルに含まれるス
イッチトランジスタのコンタクト抵抗が低減するので、
電気的特性がさらに安定する。
【００５２】本発明の第１の半導体装置の製造方法によ
ると、高温且つ長時間の熱処理を伴う容量形成の後に、
各コンタクト形成領域に導電性薄膜を形成するため、容
量形成時の熱処理の影響を受けることなく、各コンタク
ト形成領域に導電性薄膜を形成できる。その結果、メモ
リセル部の各素子のコンタクト抵抗も低減し、且つ、抵
抗値のばらつきが抑えられるので、装置の動作が安定す
る。
ると、高温且つ長時間の熱処理を伴う容量形成の後に、
各コンタクト形成領域に導電性薄膜を形成するため、容
量形成時の熱処理の影響を受けることなく、各コンタク
ト形成領域に導電性薄膜を形成できる。その結果、メモ
リセル部の各素子のコンタクト抵抗も低減し、且つ、抵
抗値のばらつきが抑えられるので、装置の動作が安定す
る。
【００５３】第１の半導体装置の製造方法において、導
電性薄膜形成工程が、回路部において、導電性薄膜を対
向電極と同一の材料からなる抵抗素子のコンタクト形成
領域に形成する工程を含むと、抵抗素子に形成された導
電性薄膜上にコンタクトを形成すれば、抵抗素子の特性
が安定する。
電性薄膜形成工程が、回路部において、導電性薄膜を対
向電極と同一の材料からなる抵抗素子のコンタクト形成
領域に形成する工程を含むと、抵抗素子に形成された導
電性薄膜上にコンタクトを形成すれば、抵抗素子の特性
が安定する。
【００５４】第１の半導体装置の製造方法が、トランジ
スタ形成工程において、回路用電界効果型トランジスタ
の不純物拡散層とメモリセル用電界効果型トランジスタ
の不純物拡散層とを同時に形成すると、回路用及びメモ
リセル用の各電界効果型トランジスタの不純物拡散層を
一度に形成できるので、製造プロセスを簡単にできる。
スタ形成工程において、回路用電界効果型トランジスタ
の不純物拡散層とメモリセル用電界効果型トランジスタ
の不純物拡散層とを同時に形成すると、回路用及びメモ
リセル用の各電界効果型トランジスタの不純物拡散層を
一度に形成できるので、製造プロセスを簡単にできる。
【００５５】第１の半導体装置の製造方法が、容量形成
工程において、半導体基板の不純物拡散層上に電荷蓄積
電極のコンタクトを形成する際に、絶縁膜をエッチング
ストッパーに用いると、絶縁膜のみを確実に除去できる
ので、不純物拡散層にダメージを与えるおそれがない。
工程において、半導体基板の不純物拡散層上に電荷蓄積
電極のコンタクトを形成する際に、絶縁膜をエッチング
ストッパーに用いると、絶縁膜のみを確実に除去できる
ので、不純物拡散層にダメージを与えるおそれがない。
【００５６】本発明の第２の半導体装置の製造方法によ
ると、第１の半導体装置と同様の効果を得られる上に、
容量における電荷蓄積電極及びその対向電極を確実に形
成できる。
ると、第１の半導体装置と同様の効果を得られる上に、
容量における電荷蓄積電極及びその対向電極を確実に形
成できる。
【００５７】第２の半導体装置の製造方法において、第
１の絶縁膜が酸化ケイ素と窒化ケイ素とが積層されてな
ると、第２の絶縁膜が酸化ケイ素を含む場合には、窒化
ケイ素の酸化ケイ素に対するエッチングレートが小さい
ため、第２の絶縁膜のみを確実にエッチングできる。
１の絶縁膜が酸化ケイ素と窒化ケイ素とが積層されてな
ると、第２の絶縁膜が酸化ケイ素を含む場合には、窒化
ケイ素の酸化ケイ素に対するエッチングレートが小さい
ため、第２の絶縁膜のみを確実にエッチングできる。
【００５８】第２の半導体装置の製造方法において、第
２の絶縁膜は、所定の不純物を含む酸化ケイ素と不純物
を含まない酸化ケイ素とが積層されてなると、容量形成
工程において、不純物を含む酸化ケイ素と不純物を含ま
ない酸化ケイ素とを適当な膜厚に形成すれば、エッチン
グレートの差を利用して第２の絶縁膜の上部のみを露出
させることができる。このため、電荷蓄積電極の上に対
向電極を確実に形成できる。
２の絶縁膜は、所定の不純物を含む酸化ケイ素と不純物
を含まない酸化ケイ素とが積層されてなると、容量形成
工程において、不純物を含む酸化ケイ素と不純物を含ま
ない酸化ケイ素とを適当な膜厚に形成すれば、エッチン
グレートの差を利用して第２の絶縁膜の上部のみを露出
させることができる。このため、電荷蓄積電極の上に対
向電極を確実に形成できる。
【図１】本発明の一実施形態に係る半導体装置を示す構
成断面図である。
成断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造方
法を示す工程順の構成断面図である。
法を示す工程順の構成断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造方
法を示す工程順の構成断面図である。
法を示す工程順の構成断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造方
法を示す工程順の構成断面図である。
法を示す工程順の構成断面図である。
【図５】本発明の一実施形態に係る半導体装置の製造方
法を示す工程順の構成断面図である。
法を示す工程順の構成断面図である。
【図６】本発明の一実施形態に係る半導体装置の製造方
法を示す工程順の構成断面図である。
法を示す工程順の構成断面図である。
【図７】本発明の一実施形態に係る半導体装置の製造方
法を示す工程順の構成断面図である。
法を示す工程順の構成断面図である。
【図８】本発明の一実施形態の一変形例に係る半導体装
置の製造方法を示す工程順の構成断面図である。
置の製造方法を示す工程順の構成断面図である。
【図９】本発明の一実施形態の一変形例に係る半導体装
置の製造方法を示す工程順の構成断面図である。
置の製造方法を示す工程順の構成断面図である。
【図１０】従来のＤＲＡＭ回路及びその周辺回路を有す
る半導体装置を示す構成断面図である。
る半導体装置を示す構成断面図である。
１１ 基板 １２ 素子分離膜 １３ 導電性薄膜（Ｔｉシリサイド） １４ コンタクト １５ 層間絶縁膜 １６ 配線パターン １７Ａ ｎ- 型拡散層 １７Ｂ ｎ- 型拡散層 １７Ｃ ｎ- 型拡散層 １７Ｄ ｎ- 型拡散層 １７Ｅ ｎ- 型拡散層 １８ 第１の絶縁膜 １８Ａ サイドウォールスペーサ １８ａ ＴＥＯＳ膜 １８ｂ Ｓｉ3 Ｎ4 膜 １９ 第２の絶縁膜 １９ａ 第１のＢＰＳＧ膜 １９ｂ ＴＥＯＳ膜 １９ｃ 第２のＢＰＳＧ膜 １９ｄ 容量下部形成用開口部 ２０ ポリシリコン膜 ２１ 保護絶縁膜 ２１ａ コンタクト形成領域 ２１ｂ コンタクト形成領域 ２１ｃ コンタクト形成領域 ３０ メモリセルアレイ領域 ３１ 電荷蓄積電極 ３１Ａ 電荷蓄積電極形成膜 ３２ 対向電極 ３３ 容量 ３４ ビット線 ３５ スイッチトランジスタ ３６ ゲート酸化膜 ３７ ポリシリコン膜 ３８ Ｗシリサイド膜 ３９ ＴＥＯＳ膜 ４０ 第１のｎ+ 型拡散層 ４２ ビット線コンタクト ４３ レジスト膜 ５０ 周辺回路領域 ５１ 第２のｎ+ 型拡散層 ５２ 回路用ＦＥＴ ５３ 抵抗素子
Claims (10)
- 【請求項１】 半導体基板上に、電荷蓄積電極、容量絶
縁膜、及び前記電荷蓄積電極と対向する対向電極が順次
積層されてなる容量を備え、 前記対向電極の少なくとも一部分はシリサイド化されて
いることを特徴とする半導体装置。 - 【請求項２】 前記容量に対して電荷の充放電を行なう
ビット線と、 前記半導体基板上における前記容量と前記ビット線との
間に設けられたスイッチトランジスタと、 前記半導体基板上に形成され、前記スイッチトランジス
タと前記ビット線とを電気的に接続するビット線コンタ
クトとをさらに備え、 前記半導体基板と前記ビット線コンタクトとの界面はシ
リサイド化されていることを特徴とする請求項１に記載
の半導体装置。 - 【請求項３】 半導体基板上にメモリセル部と回路部と
を有する半導体装置の製造方法であって、 前記半導体基板のメモリセル形成領域に、不純物拡散層
を有するメモリセル用電界効果型トランジスタを形成す
ると共に、前記半導体基板の回路形成領域に、不純物拡
散層を有する回路用電界効果型トランジスタを形成する
トランジスタ形成工程と、 前記半導体基板の上に、前記メモリセル用電界効果型ト
ランジスタ及び回路用電界効果型トランジスタを覆うよ
うに全面にわたって絶縁膜を堆積する絶縁膜堆積工程
と、 前記絶縁膜におけるメモリセルの容量形成領域に対して
エッチングを行なった後、前記容量形成領域に、前記メ
モリセル用電界効果型トランジスタと接続され、電荷蓄
積電極、容量絶縁膜及び前記電荷蓄積電極と対向する対
向電極からなる容量を形成する容量形成工程と、 前記回路用電界効果型トランジスタにおける前記不純物
拡散層のコンタクト形成領域、及び前記メモリセル用電
界効果型トランジスタにおける前記不純物拡散層のコン
タクト形成領域又は前記対向電極のコンタクト形成領域
に導電性薄膜を形成する導電性薄膜形成工程とを備えて
いることを特徴とする半導体装置の製造方法。 - 【請求項４】 前記導電性薄膜形成工程は、 前記回路部において、前記導電性薄膜を前記対向電極と
同一の材料からなる抵抗素子のコンタクト形成領域に形
成する工程を含むことを特徴とする請求項３に記載の半
導体装置の製造方法。 - 【請求項５】 前記トランジスタ形成工程において、 前記回路用電界効果型トランジスタの前記不純物拡散層
と前記メモリセル用電界効果型トランジスタの前記不純
物拡散層とを同時に形成することを特徴とする請求項３
に記載の半導体装置の製造方法。 - 【請求項６】 前記容量形成工程において、 前記半導体基板の前記不純物拡散層上に前記電荷蓄積電
極のコンタクトを形成する際に、前記絶縁膜をエッチン
グストッパーに用いることを特徴とする請求項３に記載
の半導体装置の製造方法。 - 【請求項７】 半導体基板上に、不純物拡散層を有する
電界効果型トランジスタを形成するトランジスタ形成工
程と、 前記半導体基板の上に、前記電界効果型トランジスタを
覆うように全面にわたって第１の絶縁膜及び第２の絶縁
膜を順次形成した後、該第２の絶縁膜の上面を平坦化す
る絶縁膜形成工程と、 前記第２の絶縁膜の上に形成されたレジストパターンを
マスクとし且つ前記第１の絶縁膜をエッチングストッパ
ーとして前記第２の絶縁膜に対してエッチングを行なう
ことにより、前記第２の絶縁膜の容量形成領域に開口部
を形成する開口部形成工程と、 前記半導体基板の上における前記開口部の壁面及び底面
を含む全面にわたって導電膜を堆積した後、該導電膜を
前記開口部の壁面及び底面に残るように除去することに
より、前記開口部に前記導体膜からなる電荷蓄積電極を
形成する電荷蓄積電極形成工程と、 前記第２の絶縁膜の上部に対して前記電荷蓄積電極の上
部が露出するようにエッチバックを行なった後、前記電
荷蓄積電極の上に容量絶縁膜及び前記電荷蓄積電極と対
向する対向電極を順次形成する容量形成工程と、 前記不純物拡散層のコンタクト形成領域又は前記対向電
極のコンタクト形成領域に導電性薄膜を形成する導電性
薄膜形成工程とを備えていることを特徴とする半導体装
置の製造方法。 - 【請求項８】 前記第１の絶縁膜は、酸化ケイ素と窒化
ケイ素とが積層されてなることを特徴とする請求項７に
記載の半導体基板の製造方法。 - 【請求項９】 前記第２の絶縁膜は、所定の不純物を含
む酸化ケイ素と、不純物を含まない酸化ケイ素とが積層
されてなることを特徴とする請求項７に記載の半導体基
板の製造方法。 - 【請求項１０】 前記導電性薄膜は金属シリサイドから
なることを特徴とする請求項３又は７に記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10140721A JPH11340433A (ja) | 1998-05-22 | 1998-05-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10140721A JPH11340433A (ja) | 1998-05-22 | 1998-05-22 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11340433A true JPH11340433A (ja) | 1999-12-10 |
Family
ID=15275170
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10140721A Withdrawn JPH11340433A (ja) | 1998-05-22 | 1998-05-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11340433A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6734507B2 (en) | 2000-04-19 | 2004-05-11 | Oki Electric Industry Co., Ltd. | Semiconductor device including memory cells and manufacturing method thereof |
| US6753226B2 (en) | 2000-01-13 | 2004-06-22 | Seiko Epson Corporation | Methods for manufacturing semiconductor devices and semiconductor devices |
| US6784047B2 (en) | 2000-01-14 | 2004-08-31 | Seiko Epson Corporation | Semiconductor devices and methods for manufacturing the same |
| US6939762B2 (en) | 2000-01-14 | 2005-09-06 | Fujitsu Limited | Semiconductor devices and methods for manufacturing the same |
| US6943079B2 (en) | 2000-01-13 | 2005-09-13 | Seiko Epson Corp. | Semiconductor devices and methods for manufacturing the same |
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| KR100960443B1 (ko) | 2008-03-18 | 2010-05-28 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2011049601A (ja) * | 2010-12-03 | 2011-03-10 | Renesas Electronics Corp | 半導体装置 |
-
1998
- 1998-05-22 JP JP10140721A patent/JPH11340433A/ja not_active Withdrawn
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100960443B1 (ko) | 2008-03-18 | 2010-05-28 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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| Date | Code | Title | Description |
|---|---|---|---|
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