JPH11307689A - 半導体装置、半導体装置用基板及びこれらの製造方法並びに電子機器 - Google Patents
半導体装置、半導体装置用基板及びこれらの製造方法並びに電子機器Info
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- JPH11307689A JPH11307689A JP10342368A JP34236898A JPH11307689A JP H11307689 A JPH11307689 A JP H11307689A JP 10342368 A JP10342368 A JP 10342368A JP 34236898 A JP34236898 A JP 34236898A JP H11307689 A JPH11307689 A JP H11307689A
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Abstract
かつ、製造コストの上昇を抑えられる半導体装置を提供
することにある。 【解決手段】 金属部10a及び樹脂部14aを含み樹
脂部14aに複数のスルーホール18が形成される基板
16と、スルーホール18内に形成される導電部材20
と、基板16の一方の面に取り付けられる半導体素子2
6と、基板16の他方の面に設けられる複数のハンダボ
ール28と、を有し、半導体素子26とハンダボール2
8とは、導電部材20を介して電気的に接続される。
Description
体装置用基板及びこれらの製造方法並びに電子機器に関
する。
び小型化の要求に応えるため、BGA( Ball Grid Arr
ay)型や、CSP( Chip Size/Scale Package)型のパ
ッケージが注目されている。これらのパッケージでは、
基板に配線パターン及び外部端子が形成され、配線パタ
ーンに半導体素子がボンディングされるととに樹脂封止
されている。
板は、樹脂で形成されていたので、平坦性及び放熱性に
劣るという問題があった。平坦性に劣ると実装基板との
実装不良が生じ、放熱性に劣ると半導体装置としての性
能が劣る。そして、基板には、平坦性を確保するために
スティフナが貼り付けられるとともに、放熱性を補うた
めにヒートスプレッダが貼り付けられていた。
は、スティフナ及びヒートスプレッダが必要となること
が多く、製造コストが高くなるという問題があった。
及び放熱性の問題を解消できる。しかし、金属製の基板
によれば、配線パターン及び外部端子を反対側の面に形
成する場合に、電気的絶縁を図ることが難しかった。つ
まり、配線パターンと外部端子とは、基板に形成された
スルーホールを介して電気的に接続されるが、金属製の
基板では、スルーホール内での電気的絶縁を図ることが
難しかった。
り、その目的は、平坦性及び放熱性に優れた基板が使用
され、かつ、製造コストの上昇を抑えられる半導体装
置、半導体装置用基板及びこれらの製造方法並びに電子
機器を提供することにある。
体装置は、放熱を促進する金属部材からなるコア層と、
該コア層に形成されるスルーホール形成部と、該スルー
ホール形成部に形成される複数のスルーホールと、前記
コア層の両面に形成される絶縁層と、該絶縁層上に形成
されるとともに前記スルーホールを介して前記コア層の
一方の面から他方の面まで電気的導通が図られる配線
と、を有する半導体装置用基板と、前記半導体装置用基
板上に設けられ、前記配線に電極が電気的に接続される
半導体素子と、を有する。
坦性及び放熱性が確保される。また、コア層の両面を電
気的に接続する配線は、コア層とは別部材のスルーホー
ル形成部のスルーホールに形成されているので、配線と
コア層との電気的な絶縁が図られている。本発明で、放
熱を促進する金属部材として、熱伝導率が高くて所定の
表面積を有する金属部材を使用することができる。
れ、前記スルーホール形成部は、前記開口部内に絶縁性
部材が充填されてなり、前記スルーホールは、前記絶縁
性部材に形成されてもよい。
材が区画されるので、スルーホール形成部を容易に形成
することができる。
てもよい。
及び中央部の少なくともいずれか一方に形成されてもよ
い。
されない。
記中央部上に配置されるとともに前記スルーホールのう
ちの少なくとも一つの上に搭載されてもよい。
下に形成することによって、多くのスルーホールを形成
することができる。
ル上に接着剤を介して接続されてもよい。この場合、ス
ルーホールは空気抜きの機能も果たす。
使用してもよい。この場合には、接着剤から伝わる熱が
スルーホールにおいて冷却されるようになる。
されてもよい。
成できるので、多ピン化の要求に応えることができる。
に側辺に沿って形成され、かつ、前記コア層の中央領域
近くよりも周辺領域近くの開口端が長く形成され、前記
スルーホールは、前記開口部の長さ方向に並列に延びる
複数の仮想線上に全体として千鳥状をなして形成され、
前記コア層の周辺領域近くの仮想線上に形成される前記
スルーホールは、前記コア層の中央領域近くの仮想線上
に形成される前記スルーホールよりも数が多くてもよ
い。
域近くよりも周辺領域近くの開口端が長くなるように形
成されている。このことにより、開口部におけるコア層
の周辺領域近くに、コア層の中央領域近くより、多くの
スルーホールを形成することができる。また、スルーホ
ールが千鳥状になっているので、配線の引き回しを容易
に行うことができる。そして、スルーホールを千鳥状に
配置することで、多くのスルーホールを形成できるの
で、多ピン化の要求に応えることができる。
ら前記コア層の中央側に向けて形成されて前記半導体素
子の電極に接続されるインナーリードを含んでもよい。
インナーリードが引き回される。したがって、開口部に
おけるコア層の外側近くに形成されたスルーホールから
引かれたインナーリードは、コア層の中央側近くに形成
されたスルーホールを避けやすくなる。
は、放熱を促進する金属部材からなるコア層と、該コア
層の一部に形成されるスルーホール形成部と、該スルー
ホール形成部に形成される複数のスルーホールと、前記
コア層の両面に形成される絶縁層と、該絶縁層上に形成
されるとともに前記スルーホールを介して前記コア層の
一方の面から他方の面まで電気的導通が図られる配線
と、を有する。
び放熱性が確保され、コア層とは別の部材からなるスル
ーホール形成部にスルーホールを形成することで配線と
コア層との電気的絶縁を図ることができる。本発明で、
放熱を促進する金属部材として、熱伝導率が高くて所定
の表面積を有する金属部材を使用することができる。
れ、前記スルーホール形成部は、前記開口部内に絶縁性
部材が充填されてなり、前記スルーホールは、前記絶縁
性部材に形成されてもよい。
材が区画されるので、スルーホール形成部を容易に形成
することができる。
してもよい。
部及び中央部の少なくともいずれか一方に形成されても
よい。
されない。
置されてもよい。
ホールを形成できるので、多ピン化の要求された半導体
装置に使用することができる。
部に側辺に沿って形成され、かつ、前記コア層の中央領
域近くよりも周辺領域近くの開口端が長く形成され、前
記スルーホールは、前記開口部の長さ方向に並列に延び
る複数の仮想線上に全体として千鳥状をなして形成さ
れ、前記コア層の周辺領域近くの仮想線上に形成される
前記スルーホールは、前記コア層の中央領域近くの仮想
線上に形成される前記スルーホールよりも数が多くても
よい。
域近くよりも周辺領域近くの開口端が長くなるように形
成されている。このことにより、開口部におけるコア層
の周辺領域近くに、コア層の中央領域近くより、多くの
スルーホールを形成することができる。また、スルーホ
ールが千鳥状になっているので、配線の引き回しを容易
に行うことができる。そして、スルーホールを千鳥状に
配置することで、多くのスルーホールを形成できるの
で、多ピン化の要求に応えることができる。
ら前記コア層の中央方向に延びるインナーリードと、前
記スルーホールから前記コア層の外方向に延びるメッキ
リードと、を含んでもよい。
インナーリード及びメッキリードが引き回される。した
がって、開口部におけるコア層の外側近くに形成された
スルーホールから引かれたインナーリードは、コア層の
中央側近くに形成されたスルーホールを避けやすくな
る。また、開口部におけるコア層の中央側近くに形成さ
れたスルーホールから引かれたメッキリードは、コア層
の外側近くに形成されたスルーホールを避けやすくな
る。なお、ここで、メッキリードは、電解メッキを施す
ときに使用される。
る第1の開口部と、外周部に位置する第2の開口部とが
形成され、前記スルーホール形成部は、前記第1及び第
2の開口部内に絶縁性部材が充填されてなり、前記スル
ーホールの第1のグループは、前記第1の開口部内の前
記絶縁性部材に千鳥状に形成され、前記スルーホールの
第2のグループは、前記第2の開口部内の前記絶縁性部
材に千鳥状に形成され、前記配線の第1のグループは、
前記第1のグループのスルーホールから前記第2の開口
部の手前に至るまで形成され、前記配線の第2のグルー
プは、前記第2のグループのスルーホールから前記第1
の開口部の手前に至るまで形成され、かつ、前記第1及
び第2のグループの配線は、交互に配置されてもよい。
は、放熱を促進する金属部材からなるコア層と、前記コ
ア層の両面に形成される絶縁層と、該コア層において複
数の半導体素子の搭載領域のそれぞれの周囲に形成され
る複数のスルーホール形成部と、各スルーホール形成部
の中央部の両側に形成される複数のスルーホールと、そ
れぞれのスルーホール形成部の前記中央部の上を通るメ
ッキ線と、前記メッキ線から前記スルーホールに接続さ
れるメッキリードと、前記スルーホールから前記スルー
ホール形成部の外の前記絶縁層上に至るまで形成される
インナーリードと、を有する。
び放熱性が確保され、コア層とは別の部材からなるスル
ーホール形成部にスルーホールを形成することで配線と
コア層との電気的絶縁を図ることができる。
載し、所定の位置を切断して個々の半導体装置を製造で
きるようになっている。半導体素子の搭載領域の周囲に
は、複数のスルーホール形成部が形成され、スルーホー
ル形成部の中央部の両側に複数のスルーホールが形成さ
れており、スルーホールからインナーリードが形成され
ている。スルーホール形成部の中央部で、この半導体装
置用基板を個片に切断すると、それぞれの個片は、スル
ーホールから引き出されたインナーリードを有するよう
になる。また、スルーホールにはメッキリードが接続さ
れ、それぞれのメッキリードは、メッキ線に接続されて
いる。したがって、メッキ線及びメッキリードを介し
て、インナーリードに電解メッキを施すことができる。
しかも、メッキ線がスルーホール形成部の中央部に形成
されているので、この位置を、メッキ線よりも太い幅で
切削しながら、この半導体装置用基板を切断すれば、各
メッキリードの導通がなくなり、インナーリードの導通
もなくなる。本発明で、放熱を促進する金属部材とし
て、熱伝導率が高くて所定の表面積を有する金属部材を
使用することができる。
れ、前記スルーホール形成部は、前記開口部内に絶縁性
部材が充填されてなり、前記スルーホールは、前記絶縁
性部材に形成されてもよい。
材が区画されるので、スルーホール形成部を容易に形成
することができる。
法は、金属部及び絶縁部を含む基板を用意する工程と、
前記絶縁部に複数のスルーホールを形成する工程と、前
記スルーホール内に導電部材を設ける工程と、前記基板
の一方の面に半導体素子を取り付ける工程と、前記基板
の他方の面に外部端子を設ける工程と、前記半導体素子
と前記外部端子とを、前記導電部材を介して電気的に接
続する配線を、絶縁層を介して前記金属部の上に形成す
る工程と、を含む。
が確保され、導電部材と金属部との電気的絶縁が図られ
た半導体装置を得ることができる。
板に穴を形成する工程と、前記穴に前記絶縁部を形成す
る工程と、を含んでもよい。
得ることができる。
配線を形成する工程は、前記金属板の両面及び前記穴の
内側に、前記絶縁部及び前記絶縁層の材料となる接着剤
を設けるとともに、前記配線の材料となる金属箔を貼り
付けて、前記金属箔をエッチングすることで行われても
よい。
付けるだけで、簡単に絶縁部を形成できるとともに、絶
縁層を介して金属部の上に配線を形成することができ
る。
法は、複数の半導体素子の搭載領域を有する金属部と、
それぞれの半導体素子の搭載領域の周囲に形成された複
数の絶縁部と、を含む基板を用意する工程と、前記絶縁
部を横断する仮想線を挟む両側に複数のスルーホールを
形成する工程と、それぞれの絶縁部の前記仮想線上を通
るメッキ線と、前記メッキ線から前記スルーホールに接
続されるメッキリードと、前記スルーホールから絶縁層
を介して前記金属部上に至るインナーリードと、を含む
配線を形成する工程と、前記スルーホール内に導電部材
を設ける工程と、前記基板の一方の面に前記半導体素子
を取り付けて電極を前記インナーリードに接続する工程
と、前記メッキ線を切削しながら、前記基板を複数の個
片に切断する工程と、を含む。
部に搭載し、その所定の位置を切断して個々の半導体装
置を製造できるようになっている。半導体素子の搭載領
域の周囲には、複数の絶縁部が形成されている。絶縁部
の仮想線を挟む両側に複数のスルーホールを形成し、ス
ルーホールからインナーリードを形成する。絶縁部を挟
む仮想線で、この基板を個片に切断すると、それぞれの
個片は、スルーホールから引き出されたインナーリード
を有するようになる。また、スルーホールにはメッキリ
ードが接続され、それぞれのメッキリードは、メッキ線
に接続されている。したがって、メッキ線及びメッキリ
ードを介して、インナーリードに電解メッキを施すこと
ができる。しかも、メッキ線が絶縁部を挟む仮想線上に
形成されており、この位置で、メッキ線を切削しながら
基板を切断するので、各メッキリードの導通がなくな
り、インナーリードの導通もなくなる。
板に穴を形成する工程と、前記穴に前記絶縁部を形成す
る工程と、を含んでもよい。
得ることができる。
配線を形成する工程は、前記金属板の両面及び前記穴の
内側に、前記絶縁部及び前記絶縁層の材料となる接着剤
を設けるとともに、前記配線の材料となる金属箔を貼り
付けて、前記金属箔をエッチングすることで行われても
よい。
付けるだけで、簡単に絶縁部を形成できるとともに、絶
縁層を介して金属部の上に配線を形成することができ
る。
製造方法は、金属板に穴を形成する工程と、前記穴に絶
縁部を形成する工程と、前記絶縁部に複数のスルーホー
ルを形成する工程と、を含む。
され、導電部材と金属部との電気的絶縁が図られた半導
体装置用基板を得ることができる。
製造方法は、金属板を用意し、前記金属板の複数の半導
体素子の搭載領域の周囲に複数の穴を形成し、前記穴に
絶縁部を形成する工程と、前記絶縁部を横断する仮想線
を挟む両側に複数のスルーホールを形成する工程と、そ
れぞれの絶縁部の前記仮想線上を通るメッキ線と、前記
メッキ線から前記スルーホールに接続されるメッキリー
ドと、前記スルーホールから絶縁層を介して前記金属板
の上に至るインナーリードと、を含む配線を形成する工
程と、前記スルーホール内に導電部材を設ける工程と、
を含む。
載し、その所定の位置を切断して個々の半導体装置を製
造できる半導体装置用基板の製造方法である。半導体素
子の搭載領域の周囲には、複数の絶縁部が形成されてい
る。絶縁部を横断する仮想線を挟む両側に複数のスルー
ホールを形成し、スルーホールからインナーリードを形
成する。絶縁部の仮想線上で、この基板を個片に切断す
ると、それぞれの個片は、スルーホールから引き出され
たインナーリードを有するようになる。また、スルーホ
ールにはメッキリードが接続され、それぞれのメッキリ
ードは、メッキ線に接続されている。したがって、メッ
キ線及びメッキリードを介して、インナーリードに電解
メッキを施すことができる。しかも、メッキ線が絶縁部
の仮想線上に形成されており、この位置で、メッキ線よ
りも太い幅で切削しながら基板を切断すれば、各メッキ
リードの導通がなくなり、インナーリードの導通もなく
なる。
記配線を形成する工程は、前記金属板の両面及び前記穴
の内側に、前記絶縁部及び前記絶縁層の材料となる接着
剤を設けるとともに、前記配線の材料となる金属箔を貼
り付けて、前記金属箔をエッチングすることで行われて
もよい。
た半導体装置が実装された回路基板を有する。
を参照して説明する。
は、本発明の第1実施形態に係る半導体装置の製造方法
を示す図である。
0に複数の穴(開口部)12を形成する。金属板10
は、銅、スレンレス鋼又はアルミニウムなどの比較的導
電率及び熱伝導率が高くて硬質の金属から構成される。
また、金属板10の両方の表面には、保護膜としても機
能する絶縁膜(保護層)13(図2(A)参照)が形成
されている。
に沿って形成された穴(例えば長穴)であって、隣同士
の穴12が連続して金属板10の中央部が分離されない
ように、角部を避けて形成されている。また、穴12
は、例えば、打ち抜き加工などの工程により製造され
る。
る樹脂14を、ポッティング等により充填する。樹脂1
4として、例えば、ケトン樹脂やエポキシ樹脂などが挙
げられる。
られる。基板16は、金属板10から構成される金属部
(コア層)10aと、各穴12に充填された樹脂14か
らなる樹脂部(スルーホール形成部)14aと、を有す
る。
の各樹脂部14aに、複数のスルーホール18を形成す
る。各スルーホール18は、例えば、ドリルやレーザな
どを使用して形成される。
材20(図2(B)参照)を設ける。導電部材20は、
スルーホール18内に金又は銅の無電解メッキを施し
て、さらに金又は銅の電解メッキを施して形成される。
の両面において、絶縁膜(図示せず)上に配線22を形
成する。配線22は、各スルーホール18に形成された
導電部材20に接続されて、基板16の中央方向に延び
ている。配線22の先端には、パッド22aが形成され
ている。本実施形態では、基板16の両面に、同様の配
線22が形成されているが、必要に応じて配線22の形
状を各面において異ならせてもよい。
2の形成工程とは、逆の順序で行ってもよい。
22aを避けてソルダレジスト24を基板16の両面に
塗布し、基板16の一方の面に半導体素子26をボンデ
ィングし、他方の面に外部端子としてのハンダボール2
8を設ける。なお、半導体素子26は、パッド22aに
対してフェースダウンボンディング方式にて接合されて
いる。
合部に、モールド樹脂29を設けて密封する。
金属部10aによって、基板16の平坦性及び放熱性が
確保される。また、半導体素子26がボンディングされ
る配線22と、ハンダボール28が設けられる配線22
と、を電気的に接続する導電部材20は、樹脂部14a
のスルーホール18に形成されている。したがって、樹
脂部14aによって、導電部部材20と金属部10aと
の電気的な絶縁が図られている。こうして、スティフナ
を省略することができるので、製造コストを抑えること
ができる。また、金属部10aの放熱性が高いことで、
ヒートスプレッダを省略することもできる。ただし、さ
らに熱放散性能を高めるためにヒートスプレッダを設け
ることを妨げない。
ではなく、種々の変形が可能である。例えば、本実施形
態では、フェースダウン方式で半導体素子がボンディン
グされているが、ワイヤボンディングを適用してもよ
い。
施形態に係る半導体装置用基板を示す図である。同図に
おいて、基板30は、金属板を打ち抜いて形成される金
属部(コア層)32と、樹脂部34、36(スルーホー
ル形成部)と、を有する。樹脂部34は、基板30の矩
形外形の各辺に沿って形成された穴(長穴)38に、樹
脂が充填されて形成されている。樹脂部36は、基板3
0の中央に形成された矩形の穴39に樹脂が充填されて
形成されている。
示されている。この拡大図に示すように、基板30の一
方の面には、複数の配線40が形成されている。各配線
40は、樹脂部34、36のいずれか一方から、金属部
32に至るまで形成されている。また、配線40には、
金属部32上にパッド40aが形成されている。
ル42が千鳥状をなして配列されている。こうすること
で、多数のスルーホール42を形成することができる。
各スルーホール42には導電部材44が設けられてい
る。
形成されており、導電部材44を介して、一方の面の配
線40と他方の面の配線(図示せず)とが電気的に接続
されている。なお、図3の拡大図では、樹脂部36にお
けるいくつかの導電部材44から引かれる配線40が省
略されているが、全ての導電部材44から配線40が形
成されている。
0が取り付けられ、ワイヤボンディング方式によって、
その電極とパッド40aとが接続される。また、基板3
0の他方の面においては、図示しない配線に形成された
パッドにハンダボールが形成される。こうして、基板3
0を用いて半導体装置を製造することができる。
も一つのスルーホール42及び導電部材44が位置す
る。このように、半導体素子50の下にもスルーホール
42及び導電部材44を形成することで、多数のスルー
ホール42及び導電部材44の形成が可能となる。そし
て、半導体素子50が多数の電極を有するときにも、多
数の配線40及びこれに導通する多数の導電部材を形成
することができる。また、半導体素子50は、熱伝導性
の接着剤52を介してスルーホール42上に接続されて
いる。この場合、スルーホール42は、空気抜きになる
とともに、接着剤52から伝わる熱を冷却する機能も果
たす。
て、基板30の平坦性及び放熱性が確保される。また、
導電部材44は、樹脂部34、36によって、金属部3
2との電気的な絶縁が図られている。その他の詳細は、
第1実施形態と同様である。
で半導体素子がボンディングされる例を挙げたが、フェ
ースダウン方式で半導体素子をボンディングしてもよ
い。
施形態に係る半導体装置用基板の製造方法を示す図であ
る。本実施形態では、図1(A)の工程の代わりに、図
4に示すように、金属板10に配線材料(金属箔)62
を貼り付ける。配線材料62には、予め絶縁性の接着剤
64が塗布されている。具体的には、この配線材料62
を、金属板10の両側から挟み込み、例えば5kg/m
m2 以上の圧力で加圧して接着を行う。なお、接着剤6
4としては、ケトン樹脂やエポキシ樹脂などを使用し、
配線材料62としては、銅やアルミニウム等の一般的な
基板用の材料を使用することが好ましい。
付けるときに、予め塗布された接着剤64が、金属板1
0の穴(開口部)12に入り込む。この穴12に入り込
んだ接着剤64は、絶縁性も有するので樹脂部(スルー
ホール形成部)を構成することになる。また、接着剤6
4は、金属板10を覆う絶縁膜ともなる。
(C)と同様にスルーホールを形成し、配線材料62を
エッチングして配線を形成し、スルーホール内を導電化
して金属板10の両面の配線を導通させれば、図2
(A)に示すものと同様の基板が得られる。
付ける工程が、樹脂部(スルーホール形成部)を形成す
る工程を兼ねるので、工程の省略が可能となる。また、
金属板10は絶縁膜13(図2(B)参照)を有する
が、絶縁膜を有しない金属板を使用することもできる。
この場合、接着剤64が絶縁膜となる。
施形態に係る半導体装置用基板を示す図である。この半
導体装置用基板100は、金属部(コア層)102と、
金属部102の複数箇所に形成されるスルーホール形成
部104と、金属部102の表面を覆う絶縁層106
と、インナーリード108及びメッキリード110を含
む配線と、を含む。
た金属板からなる。開口部116には、絶縁性部材が充
填されてスルーホール形成部104が構成される。絶縁
性部材として樹脂を使用することができ、その場合に
は、スルーホール形成部104は樹脂部となる。
体素子の搭載領域114が確保されており、その周囲
に、複数のスルーホール形成部104が形成されてい
る。例えば、矩形の半導体素子の形状に対応させて、矩
形の各辺に対応する位置にスルーホール形成部104が
形成されている。隣同士のスルーホール形成部104に
よってL字が描かれている。なお、隣同士のスルーホー
ル形成部104は、連続しないように間隔が開けられて
いる。この間隔を最小限の大きさにとどめることで、ス
ルーホール形成部104の大きさを広くすることができ
る。
金属部102の外周部において、側辺に沿って長く形成
されている。金属部102が矩形をなすときには、矩形
の各辺に沿って、スルーホール形成部104は長く形成
されている。また、スルーホール形成部104は、金属
部102の中央領域近くよりも、周辺領域近くにおいて
長くなっている。すなわち、スルーホール形成部104
は、金属部102の中央領域近くにおいて短く、周辺領
域近くにおいて長い台形をなしている。特に、隣同士の
スルーホール形成部104によってL字が描かれる場合
には、当然に、L字の内角側が外角側よりも狭いので、
この形状にスルーホール形成部104をすることで、隣
同士のスルーホール形成部104の端部を接近させるこ
とができる。
上記形状であるから、開口部116も同じ形状となって
いる。それぞれのスルーホール形成部104には、複数
のスルーホール112が形成されている。スルーホール
112は、スルーホール形成部104の長さ方向に延び
る複数の線L1、L2のうちのいずれかの上に並んでい
る。線L1、L2は直線とすることができる。線L1、
L2の一方は、スルーホール形成部104における金属
部102の外側近くに位置し、他方は、中央部側近くに
位置している。また、線L1、L2の一方の上のスルー
ホール112と、線L1、L2の他方の上のスルーホー
ル112とは、線L1、L2に交差する方向に並ばない
ようになっている。すなわち、スルーホール112は、
千鳥状に並んでいる。こうすることで、インナーリード
108及びメッキリード110を、中央方向又は外方向
に向けて形成するときに、他のスルーホール112が妨
げとならない。
4が台形をなしているので、台形の長辺に近い線L1上
のスルーホール112の数を、台形の短辺に近い線L2
上のスルーホール112の数よりも多くすることができ
る。スルーホール112には、図示しない導電部材が設
けられる。
中央部方向に向けてインナーリード108が形成されて
いる。インナーリード108は、スルーホール形成部1
04を超えて形成されている。ワイヤボンディングが適
用される場合には、半導体素子の搭載領域114の手前
まで、インナーリード108が形成される。インナーリ
ード108の先端は、ワイヤボンディング用のパッドと
して、大きく形成される。スルーホール112は千鳥状
をなしているので、金属部102の外側近くに位置する
スルーホール112から引かれたインナーリード108
は、金属部102の中央部側近くに位置するスルーホー
ル112を避けて、中央部方向に向けて形成することが
できる。また、金属部102が絶縁層106にて覆われ
ており、インナーリード108は、絶縁層106の上に
形成されているので、金属部102との電気的な絶縁が
図られている。
外側方向に向けてメッキリード110が形成されてい
る。メッキリード110は、インナーリード108にメ
ッキを施すとともに、スルーホール112内にメッキを
施して導電部材を形成するためのものである。メッキリ
ード110は、スルーホール形成部104を超えて、金
属部102の外周端部に至るまで形成されている。スル
ーホール112は千鳥状をなしているので、金属部10
2の中央部近くに位置するスルーホール112から引か
れたメッキリード110は、金属部102の外側近くに
位置するスルーホール112を避けて、外方向に向けて
形成することができる。また、金属部102が絶縁層1
06にて覆われており、メッキリード110は、絶縁層
106の上に形成されているので、金属部102との電
気的な絶縁が図られている。
の一方の面のみが示されており、他方の面については、
第1実施形態と同様の配線が形成される。そして、スル
ーホール112内に形成された導電部材を介して、両面
の配線が接続されるようになっている。
り、第1実施形態又は第3実施形態で説明した方法によ
り製造することができる。そして、半導体装置用基板1
00における半導体素子の搭載領域114に、半導体素
子を搭載して、半導体素子の電極とインナーリード10
8のパッドとをワイヤボンディングする。また、半導体
素子とは反対側の面に外部端子を設ける。こうして、半
導体装置を製造することができる。なお、半導体素子は
フェースダウンボンディングされてもよい。
施形態に係る半導体装置用基板を示す図である。この半
導体装置用基板200は、金属部(コア層)202と、
金属部202の複数箇所に形成される複数のスルーホー
ル形成部204と、金属部202の表面を覆う絶縁層2
08と、インナーリード210、メッキリード212及
びメッキ線214を含む配線と、を含む。
体素子の搭載領域216が確保されている。すなわち、
半導体装置用基板200は、複数の個片に切断されて、
それぞれの個片に半導体素子が搭載されるようになって
いる。図7は、半導体装置用基板200から切断された
個片の一方の面を示し、図8は他方の面を示す。そし
て、図9は、半導体装置用基板から切断された個片に半
導体素子を搭載して得られた半導体装置を示す図であ
る。
は、スルーホール形成部204によって囲まれている。
半導体素子が矩形である場合には、その形状に対応し
て、矩形の各辺に対応する位置にスルーホール形成部2
04が形成される。
た金属板からなる。開口部224は、金属部202に形
成された穴である。スルーホール形成部204は、開口
部224に絶縁性部材が充填されて形成される。絶縁性
部材として樹脂を使用することができ、その場合には、
スルーホール形成部は樹脂部となる。スルーホール形成
部204は、図5に示す2つの台形のスルーホール形成
部104の長辺を合わせた形状で、一方向に長い六角形
をなしている。したがって、スルーホール形成部204
は、その半分の形状において、図5に示すスルーホール
形成部104と同様の効果を達成できる。
ときには、各搭載領域216を囲むスルーホール形成部
204のうち、隣同士のスルーホール形成部204によ
ってL字が描かれている。なお、隣同士のスルーホール
形成部204は、連続しないように間隔が開けられてい
る。この間隔を最小限の大きさにとどめることで、スル
ーホール形成部204の大きさを広くすることができ
る。
は、複数のスルーホール206が形成されている。スル
ーホール206の配列は、図5に示すスルーホール11
2の配列と同様である。すなわち、スルーホール206
は、スルーホール形成部204の長さ方向に延びる複数
の線(図示せず)のうちのいずれかに上に並んでいる。
また、スルーホール206は千鳥状に配列されている。
その他の詳細は、第4実施形態で説明した内容が適用さ
れ、その効果も同様である。
214が形成されている。スルーホール形成部204
は、一方向に長い六角形をなし、幅方向の例えば中央部
において長さ方向に延びる仮想線上に、メッキ線214
が形成されている。メッキ線214は、所定の箇所にメ
ッキを施すために使用される。
とは反対側の方向であって、半導体素子の搭載領域21
6に向けてインナーリード210が形成されている。イ
ンナーリード210は、スルーホール形成部204を超
えて形成されている。ワイヤボンディングが適用される
場合には、半導体素子の搭載領域216の手前まで、イ
ンナーリード210が形成される。インナーリード21
0の先端は、ワイヤボンディング用のパッドとして、大
きく形成される。金属部202が絶縁層208にて覆わ
れており、インナーリード210は、絶縁層208の上
に形成されているので、金属部202との電気的な絶縁
が図られている。
に向けてメッキリード212が形成され、メッキ線21
4とメッキリード212とは接続されている。こうする
ことで、メッキ線214、メッキリード212及びイン
ナーリード210が電気的に導通するので、メッキ線2
14を介して、インナーリード210にメッキを施すと
ともに、スルーホール206内にメッキを施して導電部
材236(図9参照)を形成することができる。
構成をなしており、これを切断することで図7及び図8
に示す個片の基板が得られる。具体的には、図6に示す
メッキ線214上で、このメッキ線214を切削しなが
ら半導体装置用基板200を個片に切断する。例えば、
メッキ線214を80μm程度の幅で形成して、刃の厚
みが160μm程度のダイサを使用して、メッキ線21
4上を切断すれば、ダイサの精度を考慮しても、メッキ
線214を切削して除去しながら切断することができ
る。
ド210及びメッキリード212が形成されており、そ
れぞれのメッキリード212がメッキ線214に接続さ
れているので、メッキ線214を除去することで、イン
ナーリード210同士の電気的な導通をなくすことがで
きる。
に、一方の面に上述したインナーリード210を有す
る。また、他方の面にも、図8に示すように、スルーホ
ール206からインナーリード210が形成されてお
り、その先端にパッドが形成されている。このパッド
は、外部端子を設けるために使用される。一方の面のイ
ンナーリード210と他方の面のインナーリード210
とは、スルーホール206内に設けられた導電部材23
6(図9参照)によって、電気的に接続されている。
板200の一方の面には、網状の導電パターン218が
形成されている。導電パターン218は、半導体素子の
搭載領域216を含む領域に形成され、インナーリード
210を介してスルーホール206に接続されている。
そして、スルーホール206内の導電部材236(図9
参照)を介して、反対側の面のインナーリード210に
接続されて、その先端のパッドを介して外部端子238
(図9参照)に接続される。導電パターン218の外周
部は、幅の広い枠状になっているので、導電パターン2
18上に搭載された半導体素子230(図9参照)の電
極232から枠状の外周部にワイヤボンディングを行う
ことができる。この枠状の外周部は、半導体素子230
の周囲を囲むので、どの位置の電極232からもワイヤ
ボンディングが可能である。導電パターン218は、例
えば、GNDなどの電位にされる。
2を貫通するスルーホール222を介して、金属部20
2に電気的に接続されている。すなわち、導電パターン
218の一部がスルーホール222の開口端に至るまで
形成されており、導電パターン218の表面及びスルー
ホール222の内面にメッキが施されることで、このメ
ッキが導電部材236(図9参照)となって、導電パタ
ーン218と金属部202とが電気的に導通する。した
がって、比較的大きい金属部202が導電パターン21
8と電気的に導通するので、その容量が大きくなり電位
が安定する。
通しないように、別の導電パターン220が形成されて
いる。この導電パターン220も、導電パターン218
の一部を避けるための領域を除き、半導体素子230
(図9参照)の周囲を囲む形状をなしているので、どの
位置の電極232からもワイヤボンディングが可能であ
る。導電パターン220は、例えば、電源の電位にされ
る。
用基板200を使用して得られた半導体装置を示す図で
ある。同図に示すように、半導体装置用基板200に
は、半導体素子230が搭載され、いずれかの電極23
2とインナーリード210とがワイヤ234にて接続さ
れている。他の電極232と導電パターン218、22
0もワイヤ(図示せず)にて接続されている。また、イ
ンナーリード210の表面、導電パターン218、22
0の表面、スルーホール206、222の内面には、メ
ッキによって導電部材236が形成されている。半導体
素子230が搭載された面とは反対側の面では、インナ
ーリード210の先端に形成されたパッドに、例えばハ
ンダボール等の外部端子238が設けられている。この
ように構成されているので、半導体素子230の電極2
32は、いずれかの外部端子238に接続される。
ためのパッドを除く領域に、ソルダレジスト等の保護材
料240が設けられている。この保護材料240は、ス
ルーホール206、222の内部に入り込んでも良い。
り、以下その製造方法を説明する。本実施形態では、第
1及び第2のいずれの実施形態に係る製造方法を適用し
てもよいが、第2の実施形態に係るものを例にとり説明
する。
相当する穴を形成して金属部202を構成する。そし
て、予め接着剤が塗布された金属箔を、金属部202の
両面に貼り付けて所定の圧力を加える。こうして、金属
部202の開口部224には、接着剤から樹脂部が構成
され、この領域はスルーホール形成部204となる。ま
た、金属部202の両面には、接着剤からなる絶縁層2
08が形成される。
6、222を形成する。金属箔をエッチングして、イン
ナーリード210、メッキリード212、メッキ線21
4、導電パターン218、220を含む配線を形成す
る。続いて、メッキの前処理液を塗ってから、配線の表
面及びスルーホール220、222の内面にメッキを施
して導電部材236を設ける。なお、スルーホール20
6は、絶縁部材からなるスルーホール形成部204に形
成されているので、スルーホール206の内面にメッキ
を施しても、導電部材236と金属部202との電気的
な導通がない。これに対して、スルーホール222は、
金属部202を貫通して形成されているので、メッキが
施されると、導電部材236と金属部202とが電気的
に導通する。
00が得られる。次に、メッキ線214を切削しなが
ら、この半導体装置用基板200を切断する。この工程
により、図7及び図8に示す個片が得られるとともに、
メッキ線214が除去されて、各インナーリード210
同士の電気的な導通がなくなる。
30をその搭載領域216に搭載し、ワイヤボンディン
グを施す。そして、保護材料240を所定の箇所に塗布
し、さらに必要があれば、ワイヤ234を含む領域を樹
脂封止してもよい。以上の工程により、半導体装置を得
ることができる。なお、本実施形態でも、ワイヤボンデ
ィングの代わりにフェースダウンボンディングを適用し
てもよい。
された半導体装置1100を実装した回路基板1000
が示されている。回路基板には例えばガラスエポキシ基
板等の有機系基板を用いることが一般的である。回路基
板には例えば銅からなる配線パターンが所望の回路とな
るように形成されていて、それらの配線パターンと半導
体装置のバンプとを機械的に接続することでそれらの電
気的導通を図る。
子機器として、図11には、ノート型パーソナルコンピ
ュータ1200が示されている。
技術に適用したものであるが、半導体以外の材料を使用
した集積回路装置にも応用することができる。
形態に係る半導体装置の製造方法を示す図である。
施形態に係る半導体装置の製造方法を示す図である。
置用基板を示す図である。
置用基板の製造方法を示す図である。
置用基板を示す図である。
置用基板を示す図である。
置用基板から切断された個片を示す図である。
置用基板から切断された個片を示す図である。
置用基板を使用して製造された半導体装置を示す図であ
る。
装した回路基板を示す図である。
ある。
Claims (30)
- 【請求項1】 放熱を促進する金属部材からなるコア層
と、該コア層に形成されるスルーホール形成部と、該ス
ルーホール形成部に形成される複数のスルーホールと、
前記コア層の両面に形成される絶縁層と、該絶縁層上に
形成されるとともに前記スルーホールを介して前記コア
層の一方の面から他方の面まで電気的導通が図られる配
線と、を有する半導体装置用基板と、 前記半導体装置用基板上に設けられ、前記配線に電極が
電気的に接続される半導体素子と、 を有する半導体装置。 - 【請求項2】 請求項1記載の半導体装置において、 前記コア層には、開口部が形成され、 前記スルーホール形成部は、前記開口部内に絶縁性部材
が充填されてなり、 前記スルーホールは、前記絶縁性部材に形成される半導
体装置。 - 【請求項3】 請求項2記載の半導体装置において、 前記絶縁性部材は樹脂である半導体装置。
- 【請求項4】 請求項2又は請求項3記載の半導体装置
において、 前記開口部は、前記コア層の外周部及び中央部の少なく
ともいずれか一方に形成される半導体装置。 - 【請求項5】 請求項4記載の半導体装置において、 前記半導体素子は、前記コア層の前記中央部上に配置さ
れるとともに前記スルーホールのうちの少なくとも一つ
の上に搭載されてなる半導体装置。 - 【請求項6】 請求項5記載の半導体装置において、 前記半導体素子は、前記スルーホール上に接着剤を介し
て接続されてなる半導体装置。 - 【請求項7】 請求項6記載の半導体装置において、 前記接着剤は、熱伝導性部材である半導体装置。
- 【請求項8】 請求項1から請求項7のいずれかに記載
の半導体装置において、 前記スルーホールは、千鳥状に配置される半導体装置。 - 【請求項9】 請求項4から請求項7のいずれかに記載
の半導体装置において、 前記開口部は、前記コア層の外周部に側辺に沿って形成
され、かつ、前記コア層の中央領域近くよりも周辺領域
近くの開口端が長く形成され、 前記スルーホールは、前記開口部の長さ方向に並列に延
びる複数の仮想線上に全体として千鳥状をなして形成さ
れ、 前記コア層の周辺領域近くの仮想線上に形成される前記
スルーホールは、前記コア層の中央領域近くの仮想線上
に形成される前記スルーホールよりも数が多い半導体装
置。 - 【請求項10】 請求項9記載の半導体装置において、 前記配線は、前記スルーホールから前記コア層の中央側
に向けて形成されて前記半導体素子の電極に接続される
インナーリードを含む半導体装置。 - 【請求項11】 放熱を促進する金属部材からなるコア
層と、該コア層の一部に形成されるスルーホール形成部
と、該スルーホール形成部に形成される複数のスルーホ
ールと、前記コア層の両面に形成される絶縁層と、該絶
縁層上に形成されるとともに前記スルーホールを介して
前記コア層の一方の面から他方の面まで電気的導通が図
られる配線と、を有する半導体装置用基板。 - 【請求項12】 請求項11記載の半導体装置用基板に
おいて、 前記コア層には、開口部が形成され、 前記スルーホール形成部は、前記開口部内に絶縁性部材
が充填されてなり、 前記スルーホールは、前記絶縁性部材に形成される半導
体装置用基板。 - 【請求項13】 請求項12記載の半導体装置用基板に
おいて、 前記絶縁性部材は樹脂である半導体装置用基板。 - 【請求項14】 請求項12又は請求項13記載の半導
体装置用基板において、 前記開口部は、前記コア層の外周部及び中央部の少なく
ともいずれか一方に形成される半導体装置用基板。 - 【請求項15】 請求項11から請求項14のいずれか
に記載の半導体装置用基板において、 前記スルーホールは、千鳥状に配置される半導体装置用
基板。 - 【請求項16】 請求項14記載の半導体装置用基板に
おいて、 前記開口部は、前記コア層の外周部に側辺に沿って形成
され、かつ、前記コア層の中央領域近くよりも周辺領域
近くの開口端が長く形成され、 前記スルーホールは、前記開口部の長さ方向に並列に延
びる複数の仮想線上に全体として千鳥状をなして形成さ
れ、 前記コア層の周辺領域近くの仮想線上に形成される前記
スルーホールは、前記コア層の中央領域近くの仮想線上
に形成される前記スルーホールよりも数が多い半導体装
置用基板。 - 【請求項17】 請求項16記載の半導体装置用基板に
おいて、 前記配線は、前記スルーホールから前記コア層の中央方
向に延びるインナーリードと、前記スルーホールから前
記コア層の外方向に延びるメッキリードと、を含む半導
体装置用基板。 - 【請求項18】 請求項11記載の半導体装置用基板に
おいて、 前記コア層には、中央部に位置する第1の開口部と、外
周部に位置する第2の開口部とが形成され、 前記スルーホール形成部は、前記第1及び第2の開口部
内に絶縁性部材が充填されてなり、 前記スルーホールの第1のグループは、前記第1の開口
部内の前記絶縁性部材に千鳥状に形成され、前記スルー
ホールの第2のグループは、前記第2の開口部内の前記
絶縁性部材に千鳥状に形成され、 前記配線の第1のグループは、前記第1のグループのス
ルーホールから前記第2の開口部の手前に至るまで形成
され、前記配線の第2のグループは、前記第2のグルー
プのスルーホールから前記第1の開口部の手前に至るま
で形成され、かつ、前記第1及び第2のグループの配線
は、交互に配置される半導体装置用基板。 - 【請求項19】 放熱を促進する金属部材からなるコア
層と、 前記コア層の両面に形成される絶縁層と、 該コア層において複数の半導体素子の搭載領域のそれぞ
れの周囲に形成される複数のスルーホール形成部と、 各スルーホール形成部の中央部の両側に形成される複数
のスルーホールと、 それぞれのスルーホール形成部の前記中央部の上を通る
メッキ線と、 前記メッキ線から前記スルーホールに接続されるメッキ
リードと、 前記スルーホールから前記スルーホール形成部の外の前
記絶縁層上に至るまで形成されるインナーリードと、 を有する半導体装置用基板。 - 【請求項20】 請求項19記載の半導体装置用基板に
おいて、 前記コア層には、開口部が形成され、 前記スルーホール形成部は、前記開口部内に絶縁性部材
が充填されてなり、 前記スルーホールは、前記絶縁性部材に形成される半導
体装置用基板。 - 【請求項21】 金属部及び絶縁部を含む基板を用意す
る工程と、 前記絶縁部に複数のスルーホールを形成する工程と、 前記スルーホール内に導電部材を設ける工程と、 前記基板の一方の面に半導体素子を取り付ける工程と、 前記基板の他方の面に外部端子を設ける工程と、 前記半導体素子と前記外部端子とを、前記導電部材を介
して電気的に接続する配線を、絶縁層を介して前記金属
部の上に形成する工程と、 を含む半導体装置の製造方法。 - 【請求項22】 請求項21記載の半導体装置の製造方
法において、 前記基板を用意する工程は、金属板に穴を形成する工程
と、前記穴に前記絶縁部を形成する工程と、を含む半導
体装置の製造方法。 - 【請求項23】 請求項22記載の半導体装置の製造方
法において、 前記基板を用意する工程及び前記配線を形成する工程
は、前記金属板の両面及び前記穴の内側に、前記絶縁部
及び前記絶縁層の材料となる接着剤を設けるとともに、
前記配線の材料となる金属箔を貼り付けて、前記金属箔
をエッチングすることで行われる半導体装置の製造方
法。 - 【請求項24】 複数の半導体素子の搭載領域を有する
金属部と、それぞれの半導体素子の搭載領域の周囲に形
成された複数の絶縁部と、を含む基板を用意する工程
と、 前記絶縁部を横断する仮想線を挟む両側に複数のスルー
ホールを形成する工程と、 それぞれの絶縁部の前記仮想線上を通るメッキ線と、前
記メッキ線から前記スルーホールに接続されるメッキリ
ードと、前記スルーホールから絶縁層を介して前記金属
部上に至るインナーリードと、を含む配線を形成する工
程と、 前記スルーホール内に導電部材を設ける工程と、 前記基板の一方の面に前記半導体素子を取り付けて電極
を前記インナーリードに接続する工程と、 前記メッキ線を切削しながら、前記基板を複数の個片に
切断する工程と、 を含む半導体装置の製造方法。 - 【請求項25】 請求項24記載の半導体装置の製造方
法において、 前記基板を用意する工程は、金属板に穴を形成する工程
と、前記穴に前記絶縁部を形成する工程と、を含む半導
体装置の製造方法。 - 【請求項26】 請求項25記載の半導体装置の製造方
法において、 前記基板を用意する工程及び前記配線を形成する工程
は、前記金属板の両面及び前記穴の内側に、前記絶縁部
及び前記絶縁層の材料となる接着剤を設けるとともに、
前記配線の材料となる金属箔を貼り付けて、前記金属箔
をエッチングすることで行われる半導体装置の製造方
法。 - 【請求項27】 金属板に穴を形成する工程と、前記穴
に絶縁部を形成する工程と、前記絶縁部に複数のスルー
ホールを形成する工程と、を含む半導体装置用基板の製
造方法。 - 【請求項28】 金属板を用意し、前記金属板の複数の
半導体素子の搭載領域の周囲に複数の穴を形成し、前記
穴に絶縁部を形成する工程と、 前記絶縁部を横断する仮想線を挟む両側に複数のスルー
ホールを形成する工程と、 それぞれの絶縁部の前記仮想線上を通るメッキ線と、前
記メッキ線から前記スルーホールに接続されるメッキリ
ードと、前記スルーホールから絶縁層を介して前記金属
板の上に至るインナーリードと、を含む配線を形成する
工程と、 前記スルーホール内に導電部材を設ける工程と、 を含む半導体装置用基板の製造方法。 - 【請求項29】 請求項28記載の半導体装置用基板の
製造方法において、 前記絶縁部を形成する工程及び前記配線を形成する工程
は、前記金属板の両面及び前記穴の内側に、前記絶縁部
及び前記絶縁層の材料となる接着剤を設けるとともに、
前記配線の材料となる金属箔を貼り付けて、前記金属箔
をエッチングすることで行われる半導体装置用基板の製
造方法。 - 【請求項30】 請求項1から請求項10のいずれかに
記載の半導体装置が実装された回路基板を有する電子機
器。
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Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5135798 | 1998-02-17 | ||
JP10-51357 | 1998-02-17 | ||
JP10342368A JPH11307689A (ja) | 1998-02-17 | 1998-11-16 | 半導体装置、半導体装置用基板及びこれらの製造方法並びに電子機器 |
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---|---|
JPH11307689A true JPH11307689A (ja) | 1999-11-05 |
Family
ID=26391888
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Country Status (5)
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US6400010B1 (en) | 2002-06-04 |
US20020030266A1 (en) | 2002-03-14 |
TW408454B (en) | 2000-10-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040311 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050825 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051014 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20051220 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060712 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20060908 |