JPH11233684A - 半導体装置用基板、半導体装置及びその製造方法並びに電子機器 - Google Patents

半導体装置用基板、半導体装置及びその製造方法並びに電子機器

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JPH11233684A
JPH11233684A JP10051356A JP5135698A JPH11233684A JP H11233684 A JPH11233684 A JP H11233684A JP 10051356 A JP10051356 A JP 10051356A JP 5135698 A JP5135698 A JP 5135698A JP H11233684 A JPH11233684 A JP H11233684A
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semiconductor element
semiconductor device
leads
lead
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Akihiro Murata
昭浩 村田
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Seiko Epson Corp
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Abstract

(57)【要約】 【課題】 量産性に優れ、コスト削減を図ることができ
る半導体装置用基板、半導体装置及びその製造方法並び
に電子機器を提供することにある。 【解決手段】 ワイヤボンディングされる半導体素子１
４が取り付けられて半導体装置１０を構成する半導体装
置用の基板１２は、基板本体１８と、半導体素子１４の
取付面に形成される複数のリード２０、２２、２４と、
各リードに電気的に接続されて外部端子の少なくとも一
部をなす導電部２６と、を有し、リード２０は、半導体
素子１４のサイズに応じて、一部が半導体素子１４の下
に位置し、残りが半導体素子１４の外側に位置する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置用基
板、半導体装置及びその製造方法並びに電子機器に関す
る。
【０００２】
【発明の背景】半導体装置の小型化を追求するとベアチ
ップ実装が理想的であるが、品質の保証及び取り扱いが
難しいため、パッケージ形態に加工することで対応して
きた。パッケージの一例として、例えば、ＢＧＡ( Ball
Grid Array)型のように、配線パターンを有する基板に
半導体チップが接続され、配線パターンに外部端子が形
成されたものがある。なお、基板を用いる半導体装置と
して、ＢＧＡ型パッケージ以外にも、特開平８−１０７
１６１号公報に記載するように、基板の外周端部に外部
端子が形成されたパッケージもある。
【０００３】このような半導体装置では、基板の大きさ
を共通化しても、半導体チップのサイズに応じて、配線
パターンを変更する必要があった。例えば、基板と半導
体チップのサイズが近ければ、基板の外周部付近に配線
パターンが形成されるが、基板よりも半導体チップが、
かなり小さい場合には、基板の中央方向に配線パターン
が引き込まれていた。
【０００４】外周部付近にのみ配線パターンが形成され
た基板に、比較的小さい半導体チップを取り付けると、
ボンディング用のワイヤを長くしなければならない。ワ
イヤは金で形成されることが多いのでコストが上がるば
かりか、樹脂封止するときにワイヤが樹脂に押されて切
断される可能性もあった。
【０００５】したがって、従来の基板を用いた半導体装
置では、基板の配線パターンを共通化することができ
ず、半導体チップのサイズによって、いくつかの配線パ
ターンが必要であり、量産性やコスト削減の要求に応え
ることができなかった。
【０００６】本発明は、この問題点を解決するものであ
り、その目的は、量産性に優れ、コスト削減を図ること
ができる半導体装置用基板、半導体装置及びその製造方
法並びに電子機器を提供することにある。
【０００７】
【課題を解決するための手段】（１）本発明に係る半導
体装置用基板は、半導体素子が取り付けられて半導体装
置を構成する半導体装置用基板であって、基板本体と、
該基板本体における前記半導体素子の取付面に支持され
て前記半導体素子とワイヤボンディングされる複数のリ
ードと、各リードに電気的に接続されて外部端子の少な
くとも一部をなす導電部と、を有し、少なくとも一つの
前記リードは、前記半導体素子のサイズに応じて、一部
が前記半導体素子の下に位置し、残りが前記半導体素子
の外側に位置する。
【０００８】本発明によれば、半導体素子を、リードの
上に位置させて基板本体に取り付けられるようになって
いる。したがって、異なるサイズの半導体素子を取り付
けても、リードにおける半導体素子の下に位置する部分
の長さが変わるだけとなり、基板の共用化が可能とな
り、コスト削減を図ることができる。また、半導体素子
の下に位置するリードに対しては、半導体素子に接近し
ていることからワイヤの長さを短くすることができる。
こうすることで、樹脂封止されても、ワイヤの切断可能
性を低くすることができる。
【０００９】（２）前記導電部は、前記基板本体の側端
面から、前記半導体素子の前記取付面の反対面にかけて
形成されてもよい。
【００１０】これによれば、導電部をそのまま外部端子
とすることができる。
【００１１】（３）前記基板本体には、各リードに対応
して少なくとも一つの貫通孔が形成され、前記導電部
は、前記半導体素子の前記取付面の反対面に形成され、
前記貫通孔を介して、各リードに電気的に接続されても
よい。
【００１２】これによれば、半導体素子を有しない面に
導電部が形成されるので、この面全体に外部端子を形成
して、面実装型の半導体装置を製造することができる。
【００１３】（４）前記貫通孔は、各リードを貫通する
スルーホールと連通して形成され、各リードは、前記貫
通孔を形成するために少なくとも一つの幅広領域を有
し、前記複数のリードは、それぞれの幅広領域が互い違
いに位置するように形成されてもよい。
【００１４】これによれば、リードの幅広領域が互い違
い（千鳥状）になっているので、多数のリードを高密度
で配置することが可能となる。
【００１５】（５）前記複数のリードは、前記基板本体
の外周部から中央部の方向に放射状に延びてもよい。
【００１６】このように、放射状の配置で、多数のリー
ドの高密度配置が可能になる。
【００１７】（６）前記複数のリードのうち、取り付け
られる前記半導体素子の各角部の方向に延びるリード
は、残りのリードよりも前記基板本体の前記中央部の方
向に突出してもよい。
【００１８】一般に、半導体素子は矩形の外形をなし、
各辺に沿って電極が並べられているので、各角部では電
極が端部から離れている。リードと電極との距離は、角
部において最も離れることになる。また、リードを放射
状に並べる場合には、全てのリードを基板本体の中央部
まで延ばすことができない。
【００１９】そこで上記構成を採用して、最も電極の位
置が端部から離れる角部に対応するリードを、他のリー
ドよりも中央部の方向に突出させることで、リードから
電極までの距離をほぼ均一化させることができる。
【００２０】（７）この半導体装置用基板は、各リード
に対応して一つの前記貫通孔を有し、前記貫通孔は、前
記基板本体の前記外周部側において、各リードを貫通す
るスルーホールと連通してもよい。
【００２１】リードに貫通孔を形成するには、リードの
幅を広くする必要がある。リードを放射状に並べる場合
には、基板本体の外周部側においてリードの幅を広くす
ることができる。したがって、基板本体の外周部側にお
いて、リードに貫通孔を形成すれば、リードの高密度配
置を妨げることがない。
【００２２】（８）本発明に係る半導体装置は、複数の
電極を有する半導体素子と、一方の面に支持される複数
のリードと各リードに電気的に接続されて外部端子の少
なくとも一部をなす導電部とを有する基板と、を含み、
前記半導体素子は、前記基板における前記リードの形成
面に取り付けられ、少なくとも一つの前記リードは、一
部が前記半導体素子の下に位置し、残りが前記半導体素
子の外側に位置し、前記半導体素子の各電極と各リード
とがワイヤボンディングされる。
【００２３】本発明によれば、半導体素子が、リードの
上に位置して基板本体に取り付けられている。したがっ
て、半導体素子のサイズが変わっても、リードにおける
半導体素子の下に位置する部分の長さが変わるだけとな
る。こうして、半導体素子のサイズにかかわらず同一の
基板を使用できるので、コスト削減を図ることができ
る。
【００２４】また、半導体素子の下に位置するリードに
対しては、半導体素子に接近していることからワイヤの
長さを短くすることができる。こうすることで、樹脂封
止されても、ワイヤの切断可能性を低くすることができ
る。
【００２５】（９）前記半導体素子は、前記電極を有す
る面とは反対側面で前記基板に取り付けられ、前記半導
体素子の各電極と各リードとはワイヤにて接続され、前
記半導体素子の下に一部が位置する前記リードは、前記
半導体素子の外側で前記ワイヤにて接続されてもよい。
【００２６】これによれば、半導体素子のサイズが変わ
っても、リードにおけるワイヤのボンディング位置が変
わるだけなので、半導体素子のサイズにかかわらず基板
の共用化を図ることができる。
【００２７】（１０）この半導体装置は、前記半導体素
子と前記基板との間に絶縁部材が介在してもよい。
【００２８】絶縁部材によって、リードと半導体チップ
との間の絶縁を図ることができる。
【００２９】（１１）前記基板として、上述した半導体
装置用基板が用いられてもよい。
【００３０】（１２）前記導電部は、前記基板における
前記リードの形成面とは別の面に形成され、前記基板は
各導電部に対応する貫通孔を有し、各貫通孔を介して各
導電部と各リードとが電気的に接続され、前記複数の導
電部は、所定のピッチで配置され、少なくとも一つおき
の前記導電部にのみ前記外部端子が形成されてもよい。
【００３１】こうすることで、外部端子のピッチを変え
ることができる。
【００３２】（１３）本発明に係る半導体装置の製造方
法は、一方の面に支持される複数のリードと各リードに
電気的に接続されて外部端子の少なくとも一部をなす導
電部とを有する基板を用意する工程と、少なくとも一つ
の前記リードの一部の上に半導体素子を載せて、該半導
体素子を前記基板に取り付ける工程と、前記半導体素子
の電極と前記リードとをワイヤボンディングする工程
と、を含む。
【００３３】本発明によれば、半導体素子を、リードの
上に位置させて、基板本体に取り付ける。したがって、
半導体素子のサイズが変わっても、リードにおける半導
体素子の下に位置する部分の長さが変わるだけとなる。
こうして、半導体素子のサイズにかかわらず同一の基板
を使用できるので、コスト削減を図ることができる。
【００３４】（１４）この製造方法は、前記半導体素子
を、前記電極を有する面とは反対側面で前記基板に取り
付け、前記半導体素子の前記電極と前記リードとをワイ
ヤにて接続し、前記半導体素子の下に一部が位置する前
記リードを、前記半導体素子の外側で前記ワイヤにて前
記電極に接続してもよい。
【００３５】これによれば、半導体素子のサイズが変わ
っても、リードにおけるワイヤのボンディング位置が変
わるだけなので、半導体素子のサイズにかかわらず基板
の共用化を図ることができる。
【００３６】（１５）本発明に係る電子機器は、上記半
導体装置が実装された回路基板を有する。
【００３７】
【発明の実施の形態】以下、本発明の実施形態を、図面
を参照して説明する。
【００３８】（第１実施形態）図１（Ａ）及び図１
（Ｂ）は、本発明の第１実施形態に係る半導体装置を示
す図であって、図１（Ｂ）は平面図、図１（Ａ）は図１
（Ｂ）のＩ−Ｉ線断面図である。
【００３９】図において、半導体装置１０は、基板１２
及び半導体素子１４が、モールド樹脂１６にて封止され
てなる。なお、モールド樹脂１６は、図１（Ａ）におい
て二点鎖線で示し、図１（Ｂ）では省略してある。
【００４０】半導体装置用基板（以下、単に基板とい
う）１２は、矩形の基板本体１８と、その一方の面に形
成された複数のリード２０、２２、２４と、その他方の
面に形成された複数の導電部２６と、を有する。基板１
２の例として、（１）銅やアルミニウムなど比較的熱伝
導率が良くしかも硬質のコアを基板本体１８に有するメ
タル基板、（２）ガラスエポキシ系基板（いわゆるプリ
ント配線基板）、（３）ポリイミドなどの柔軟性を有す
るコアからなるフレキシブル基板等が挙げられる。基板
については、他の実施形態でも同様である。
【００４１】なお、本発明は、メタル基板に適用される
ことが好ましい。メタル基板の製造方法について説明す
る。まず銅やアルミニウムなどの基材の両面に樹脂又は
ガラスエポキシ等からなる絶縁膜を設け、両面の絶縁膜
上に導電性の配線を形成する。基材には、予め穴を形成
しておき、その穴の内部を絶縁膜の材料で埋めてから、
穴の中心部にさらに小さい径のスルーホールを形成す
る。そして、スルーホールに導電部材を設け、この導電
部材を介して、基板の表の配線と裏の配線とを電気的に
接続する。こうして、両面が電気的に導通したメタル基
板を製造することができる。
【００４２】リード２０は、基板本体１８の平行な一対
の辺の各側端から、中央部付近に至るまで延びている。
また、一対のリード２０が、各側端から対向する辺の方
向に延び、中央部付近で両者（一対のリード２０）の間
隔があくようになっている。リード２２は、別の平行な
一対の辺の各側端から、一対のリード２０の間を通るよ
うに形成されている。リード２４は、リード２０、２２
を避ける位置に形成されている。
【００４３】リード２０、２２、２４のそれぞれは、基
板本体１８の側端部において、幅が広くなっている。こ
の幅の広くなった領域に対応して、基板本体１８の側端
に半円形状の切り欠き１８ａが形成されている。切り欠
き１８ａの表面には、導電層２８が形成されており、各
導電層２８に対応して導電部２６が位置する。導電部２
６及び導電層２８は、連続的に形成されており、両者を
一体的に導電部としてとらえることができる。そして、
リード２０、２２、２４のそれぞれは、導電層２８及び
導電部２６と電気的に接続されている。また、導電層２
８上に、ハンダ３０が設けられている。こうして、導電
層２８、導電部２６及びハンダ３０によって、外部端子
が構成される。なお、ハンダ３０は実装基板側に設けら
れる場合には省略してもよい。
【００４４】半導体素子１４は、絶縁シート３２を介し
て、基板本体１８におけるリード２０、２２、２４を有
する面に接着されている。なお、絶縁シート３２の代わ
りに絶縁接着剤を用いてもよい。
【００４５】また、半導体素子１４は、図１（Ｂ）に示
すように、リード２０、２２の一部分の上に位置する。
言い換えると、リード２０、２２は、一部が半導体素子
１４の下に位置し、残りが半導体素子１４の外側に位置
する。このように、半導体素子１４がリード２０、２２
の上に載るので、両者間の電気的絶縁を図るために、絶
縁シート３２が設けられている。
【００４６】そして、半導体素子１４は、リード２０に
おける半導体素子１４よりも外側の部分に対して、ワイ
ヤ３４を介して、電気的に接続されている。詳しくは、
半導体素子１４は、基板本体１８との取付面とは反対側
に電極（図示せず）を有し、この電極とリード２０とが
ワイヤ３４にて接続されている。本実施形態では、リー
ド２２、２４にはワイヤ３４が接続されていないが、半
導体素子１４の電極の数に応じて、電極とリード２２、
２４とを接続してもよい。
【００４７】モールド樹脂１６は、半導体素子１４と、
ワイヤ３４と、基板本体１８における半導体素子１４の
取付面と、を覆うように設けられる。
【００４８】本実施形態によれば、半導体素子１４が、
リード２０、２２に載るようになっており、半導体素子
１４よりも外側の部分で、半導体素子１４と電気的に接
続される。ここで、リード２０、２２における半導体素
子１４に敷かれる長さと、半導体素子１４よりも外側に
位置する長さとは、ワイヤ３４によるボンディングを妨
げない限り問題とならない。したがって、図１（Ｂ）に
二点鎖線で示すように、半導体素子１４とはサイズの異
なる半導体素子３６を使用することもできる。その場
合、半導体素子３６の下に敷かれるリード２０、２２の
部分の長さが、半導体素子１４の下に敷かれるそれらの
長さとは異なるだけである。また、リード２４の上にも
位置するようなサイズの半導体素子を取り付けてもよ
い。
【００４９】こうして、本実施形態によれば、基板１２
が種々のサイズの半導体素子に対応できるので、基板の
共用化を図ることができる。このことは、コスト削減に
つながる。また、半導体素子１４の下に位置するリード
２０は、半導体素子１４に接近しているので、ワイヤ３
４を最も短くすることができる。これにより、モールド
樹脂１６により樹脂封止されるときの、ワイヤ３４の切
断可能性を低くすることができる。
【００５０】次に、図２（Ａ）〜図２（Ｃ）は、本実施
形態に係る半導体装置の製造方法を示す図である。ま
ず、図２（Ａ）に示すように、基板４０の上にステンシ
ル４２を載せる。
【００５１】ここで、基板４０には、複数の貫通孔３８
が形成され、各貫通孔３８を起点として、図１（Ｂ）に
示すリード２０、２２、２４と導電部２６とが形成され
ている。また、貫通孔３８の内面には導電層２８が形成
されている。この構成によれば、導電層２８の表面によ
ってスルーホール３９が区画される。リード２０、２
２、２４は、スルーホール３９が形成されても断線しな
いように、図１（Ｂ）に示すように幅の広い領域を有す
る。
【００５２】基板４０は、後の工程で切断されて図１
（Ａ）に示す基板１２となる。また、貫通孔３８は、後
の工程で切断されて、図１（Ａ）に示す基板１２におけ
る基板本体１８の切り欠き１８ａを形成する。
【００５３】次に、ステンシル４２の上に、クリーム状
のハンダ３０を載せて、スキージ４４を動かして、ハン
ダ３０をスルーホール３９に入れ込む。
【００５４】続いて、図２（Ｂ）に示すように、複数の
半導体素子１４を基板４０上に取り付けるとともに電気
的な接続のためのワイヤボンディングを行う。
【００５５】そして、図２（Ｃ）に示すように、モール
ド樹脂１６によって樹脂封止を行う。詳しい構成は、図
１（Ａ）に示す通りである。その後、貫通孔３８（スル
ーホール３９）の位置で基板４０を切断すれば、図１
（Ａ）に示す複数の半導体装置１０を同時に製造するこ
とができる。
【００５６】この製造方法の詳細は、特開平８−１０７
１６１号公報に記載されているので、ここではこれ以上
の説明を省略する。なお、これとは別に、予め基板１２
を個片にしてから半導体素子１４の取り付け以降の工程
を行ってもよい。
【００５７】（第２実施形態）図３（Ａ）は、本発明の
第２実施形態に係る半導体装置を示す図であり、図３
（Ｂ）は、その半導体装置に用いられる基板を示す図で
ある。なお、図３（Ａ）は、図３（Ｂ）のIII−III線と
同じ位置で切断した断面図である。
【００５８】図３（Ａ）において、半導体装置６０は、
ＢＧＡ型のパッケージが適用されたものであって、基板
６２に半導体素子６４が取り付けられてなる。
【００５９】基板６２は、基板本体６１の一方の面に複
数のリード６６を有する。基板本体６２の材質は、金属
であっても樹脂やセラミック等であってもよい。各リー
ド６６に対応して、基板本体６１の他方の面に導電部６
８が形成されている。リード６６と導電部６８とは、基
板本体６１の貫通孔７０内面に形成された導電層７２を
介して電気的に接続されている。この導電層７２をある
程度大きく設けるためには貫通孔７０の径を大きくしな
ければならず、そのために図３（Ｂ）に示すように、各
リード６６には幅広領域６６ａが形成されている。
【００６０】また、導電層７２の表面にて形成されるス
ルーホール７３が、各リード６６を貫通するようになっ
ている。
【００６１】導電部６８には、ハンダボール７４が設け
られており、導電部６８及びハンダボール７４によって
外部端子が構成されている。
【００６２】基板本体６１のリード６６の形成面の上に
は、絶縁性の接着層７６を介して、半導体素子６４が接
着されている。また、図３（Ｂ）に二点鎖線で示すよう
に、半導体素子６４の下に、各リード６６の一部が位置
している。なお、リード６６における半導体素子６４の
下に位置する大きさは、図示されるものに限定されない
ので、種々のサイズの半導体素子を使用することができ
る。また、半導体素子６４の下には、必ずしも全てのリ
ード６６が部分的に存在しなくてもよく、半導体素子の
サイズ又は形状に応じて、半導体素子６４の下に、少な
くとも一つのリード６６が部分的に存在する場合であっ
てもよい。
【００６３】半導体素子６４の複数の電極７８のそれぞ
れと各リード６６とは、ワイヤ８０を介して電気的に接
続されている。
【００６４】本実施形態は、リード６６の配置を特徴と
する。上述したように、リード６６には幅広領域６６ａ
が形成されており、隣同士のリード６６において、各幅
広領域６６ａは互い違い（千鳥状）になっている。こう
することで、リード６６を一箇所に集中させることがで
き、基板６２を小さくすることができる。
【００６５】本実施形態においても、基板６２が種々の
サイズの半導体素子に対応できるので、基板の共用化を
図ることができる。このことは、コスト削減につなが
る。また、半導体素子６４の下に位置するリード６６
は、半導体素子６４に接近しているので、ワイヤ８０を
最も短くすることができる。これにより、モールド樹脂
により樹脂封止しても、ワイヤ８０の切断可能性を低く
することができる。
【００６６】なお、本実施形態は、ＢＧＡ型のパッケー
ジ、更にはチップ・サイズ／スケール・パッケージ（ C
hip Size/Scale Package）等に適用することもできる。
【００６７】（第３実施形態）図４は、本発明の第３実
施形態に係る半導体装置用基板を示す図である。同図に
おいて、基板１００は、基板本体１０２に複数のリード
１０４、１０６が形成されたものである。リード１０
４、１０６は、基板本体１０２の外周部から中央部の方
向に放射状に延びている。ただし、リード１０４、１０
６は、基板本体１０２の中央に至る手前で終端してお
り、基板本体１０２の中央部には、リードが形成されて
いない。
【００６８】また、図３（Ｂ）に示すリード６６に形成
されたスルーホール７３と同様の構成で、リード１０
４、１０６には、スルーホール１０４ａ、１０６ａが形
成されている。なお、基板本体１０２の裏面には、各リ
ード１０４、１０６と導通するように、図３（Ａ）に示
す導電部６８と同様の構成で、導電部（図示せず）が形
成されている。放射状に形成されたリード１０４、１０
６によれば、中央側よりも外周側において幅を広くでき
るので、外周部付近にスルーホール１０４ａ、１０６ａ
が形成されている。
【００６９】リード１０４は、基板本体１０２の４つの
角部付近から中央部方向に延びており、リード１０６
は、基板本体１０２の４つの辺の付近から形成されてい
る。なお、全てのリードのうちで、リード１０４は、基
板本体１０２の対角線に最も近い（対角線上を含む）も
のである。
【００７０】本実施形態では、リード１０４が、これ以
外のリード１０６よりも、基板本体１０２の中央方向に
突出して形成されている。放射状に形成されたリード１
０４、１０６では、中央側において密集するので、所定
の幅を維持するには、少数のリードのみを長くすること
しかできない。そこで、本実施形態では、基板本体１０
２の対角線に最も近い（対角線上を含む）リード１０４
が、選択的に長くなっている。また、リード１０４は、
基板１００に取り付けられる半導体素子１０８の角部に
向けて延びており、先端部が半導体素子１０８の下に位
置するようになっている。
【００７１】こうすることで、半導体素子１０８の角部
にリード１０４を近づけることができる。一般的に、半
導体素子の電極は、角部から内側に向かって離れた位置
にある。本実施形態によれば、角部にリード１０４を近
づけることができ、角部を通るボンディングワイヤの長
さを短くすることができる。そして、半導体素子１０８
の各辺を通るボンディングワイヤとの長さを一定にする
ことができる。こうすることで、その後の樹脂封止時に
樹脂によってボンディングワイヤに加えられる力を小さ
くできるとともに、モールディング不良を防止すること
ができる。
【００７２】また、本実施形態でも、基板１００には、
半導体素子１０８とはサイズ及び形状の異なる半導体素
子１０９を取り付けることができ、基板１００の共用化
を図ることができる。
【００７３】（第４実施形態）図５（Ａ）及び図５
（Ｂ）は、本発明の第４実施形態に係る半導体装置用基
板を示す図であり、それぞれ一方の面及び他方の面を示
す。本実施形態は、上記実施形態に、更に適用できるも
のである。
【００７４】図５（Ａ）に示すように、この基板１４０
は、基板本体１４２の一方の面に、複数（４つ）のリー
ド１４４ａ〜１４４ｄを有し、図５（Ｂ）に示すよう
に、他方の面に複数（４つ）の導電部１４６ａ〜１４６
ｄを有する。リード１４４ａ〜１４４ｄのそれぞれと導
電部１４６ａ〜１４６ｄのそれぞれとは、一対一の関係
で対応して、基板本体１４２に形成された貫通孔（図示
せず）を介して電気的に接続されている。また、導電部
１４６は、０．５ｍｍピッチで形成されている。
【００７５】本実施形態によれば、すべてのリード１４
４ａ〜１４４ｄと半導体素子の電極とを接続し、全ての
導電部１４６ａ〜１４６ｄにハンダボールを設けること
ができる以外に、一つおきにハンダボールを設けること
もできる。
【００７６】例えば、図５（Ａ）において、リード１４
４ａ、１４４ｃに半導体素子の電極を接続し、これらに
対応する導電部１４６ａ、１４６ｃにハンダボールを設
けることもできる。
【００７７】全ての導電部１４６ａ〜１４６ｄにハンダ
ボールを設ければ、０．５ｍｍピッチの外部端子を形成
することができ、一つおきの導電部１４６ａ、１４６ｃ
にハンダボールを設ければ、１．０ｍｍピッチの外部端
子を形成することができる。
【００７８】こうして、外部端子の異なるピッチに対応
して、基板１４０を共用化することができる。
【００７９】なお、さらに多数のリード及び導電部を形
成した場合には、二つ又はそれ以上を飛ばして使用し、
ピッチをさらに大きくしてもよい。
【００８０】本実施形態を、上記実施形態に適用すれ
ば、ワイヤの切断可能性を低くすることに加えて、外部
端子のピッチを適宜変更することができる。
【００８１】次に、図６には、本発明を適用した半導体
装置１１００を実装した回路基板１０００が示されてい
る。回路基板には例えばガラスエポキシ基板等の有機系
基板を用いることが一般的である。回路基板には例えば
銅からなる配線パターンが所望の回路となるように形成
されていて、それらの配線パターンと半導体装置のバン
プとを機械的に接続することでそれらの電気的導通を図
る。
【００８２】そして、この回路基板１０００を備える電
子機器として、図７には、ノート型パーソナルコンピュ
ータ１２００が示されている。
【００８３】なお、本発明を応用して、半導体装置と同
様に多数のバンプを必要とする面実装用の電子部品（能
動部品か受動部品かを問わない）を製造することもでき
る。電子部品として、例えば、抵抗器、コンデンサ、コ
イル、発振器、フィルタ、温度センサ、サーミスタ、バ
リスタ、ボリューム又はヒューズなどがある。
【００８４】
【図面の簡単な説明】
【図１】図１（Ａ）及び図１（Ｂ）は、本発明の第１実
施形態に係る半導体装置を示す図である。
【図２】図２（Ａ）〜図２（Ｃ）は、本実施形態に係る
半導体装置の製造方法を示す図である。
【図３】図３（Ａ）は、本発明の第２実施形態に係る半
導体装置を示す図であり、図３（Ｂ）は、その半導体装
置に用いられる基板を示す図である。
【図４】図４は、本発明の第３実施形態に係る半導体装
置用基板を示す図である。
【図５】図５（Ａ）及び図５（Ｂ）は、本発明の第４実
施形態に係る半導体装置用基板を示す図であり、それぞ
れ一方の面及び他方の面を示す。
【図６】図６は、本発明を適用した半導体装置を実装し
た回路基板を示す図である。
【図７】図７は、本発明に係る電子機器を示す図であ
る。
【符号の説明】
１０ 半導体装置 １２ 基板 １４ 半導体素子 １８ 基板本体 ２０、２２、２４ リード ２６ 導電部 ２８ 導電層 ３０ ハンダ ３２ 絶縁シート ３４ ワイヤ ３６ 半導体素子 ３８ 貫通孔 ３９ スルーホール

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子が取り付けられて半導体装置
    を構成する半導体装置用基板であって、 基板本体と、該基板本体における前記半導体素子の取付
    面に支持されて前記半導体素子とワイヤボンディングさ
    れる複数のリードと、各リードに電気的に接続されて外
    部端子の少なくとも一部をなす導電部と、を有し、 少なくとも一つの前記リードは、前記半導体素子のサイ
    ズに応じて、一部が前記半導体素子の下に位置し、残り
    が前記半導体素子の外側に位置する半導体装置用基板。
  2. 【請求項２】 請求項１記載の半導体装置用基板におい
    て、 前記導電部は、前記基板本体の側端面から、前記半導体
    素子の前記取付面の反対面にかけて形成される半導体装
    置用基板。
  3. 【請求項３】 請求項１記載の半導体装置用基板におい
    て、 前記基板本体には、各リードに対応して少なくとも一つ
    の貫通孔が形成され、 前記導電部は、前記半導体素子の前記取付面の反対面に
    形成され、前記貫通孔を介して、各リードに電気的に接
    続される半導体装置用基板。
  4. 【請求項４】 請求項３記載の半導体装置用基板におい
    て、 前記貫通孔は、各リードを貫通するスルーホールと連通
    して形成され、 各リードは、前記貫通孔を形成するために少なくとも一
    つの幅広領域を有し、 前記複数のリードは、それぞれの幅広領域が互い違いに
    位置するように形成される半導体装置用基板。
  5. 【請求項５】 請求項３記載の半導体装置用基板におい
    て、 前記複数のリードは、前記基板本体の外周部から中央部
    の方向に放射状に延びる半導体装置用基板。
  6. 【請求項６】 請求項５記載の半導体装置用基板におい
    て、 前記複数のリードのうち、取り付けられる前記半導体素
    子の各角部の方向に延びるリードは、残りのリードより
    も前記基板本体の前記中央部の方向に突出する半導体装
    置用基板。
  7. 【請求項７】 請求項５又は請求項６記載の半導体装置
    用基板において、 各リードに対応して一つの前記貫通孔を有し、 前記貫通孔は、前記基板本体の前記外周部側において、
    各リードを貫通するスルーホールと連通する半導体装置
    用基板。
  8. 【請求項８】 複数の電極を有する半導体素子と、一方
    の面に支持される複数のリードと各リードに電気的に接
    続されて外部端子の少なくとも一部をなす導電部とを有
    する基板と、を含み、 前記半導体素子は、前記基板における前記リードの形成
    面に取り付けられ、 少なくとも一つの前記リードは、一部が前記半導体素子
    の下に位置し、残りが前記半導体素子の外側に位置し、 前記半導体素子の各電極と各リードとがワイヤボンディ
    ングされる半導体装置。
  9. 【請求項９】 請求項８記載の半導体装置において、 前記半導体素子は、前記電極を有する面とは反対側面で
    前記基板に取り付けられ、 前記半導体素子の各電極と各リードとはワイヤにて接続
    され、 前記半導体素子の下に一部が位置する前記リードは、前
    記半導体素子の外側で前記ワイヤにて接続される半導体
    装置。
  10. 【請求項１０】 請求項８又は請求項９記載の半導体装
    置において、 前記半導体素子と前記基板との間に絶縁部材が介在する
    半導体装置。
  11. 【請求項１１】 請求項８から請求項１０のいずれかに
    記載の半導体装置において、 前記基板として、請求項１から請求項７のいずれかに記
    載された半導体装置用基板が用いられる半導体装置。
  12. 【請求項１２】 請求項８記載の半導体装置において、 前記導電部は、前記基板における前記リードの形成面と
    は別の面に形成され、 前記基板は各導電部に対応する貫通孔を有し、各貫通孔
    を介して各導電部と各リードとが電気的に接続され、 前記複数の導電部は、所定のピッチで配置され、 少なくとも一つおきの前記導電部にのみ前記外部端子が
    形成される半導体装置。
  13. 【請求項１３】 一方の面に支持される複数のリードと
    各リードに電気的に接続されて外部端子の少なくとも一
    部をなす導電部とを有する基板を用意する工程と、 少なくとも一つの前記リードの一部の上に半導体素子を
    載せて、該半導体素子を前記基板に取り付ける工程と、 前記半導体素子の電極と前記リードとをワイヤボンディ
    ングする工程と、 を含む半導体装置の製造方法。
  14. 【請求項１４】 請求項１３記載の半導体装置の製造方
    法において、 前記半導体素子を、前記電極を有する面とは反対側面で
    前記基板に取り付け、 前記半導体素子の前記電極と前記リードとをワイヤにて
    接続し、 前記半導体素子の下に一部が位置する前記リードを、前
    記半導体素子の外側で前記ワイヤにて前記電極に接続す
    る半導体装置の製造方法。
  15. 【請求項１５】 請求項８から請求項１２のいずれかに
    記載の半導体装置が実装された回路基板を有する電子機
    器。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7091606B2 (en) * 2000-01-31 2006-08-15 Sanyo Electric Co., Ltd. Circuit device and manufacturing method of circuit device and semiconductor module
US6548328B1 (en) * 2000-01-31 2003-04-15 Sanyo Electric Co., Ltd. Circuit device and manufacturing method of circuit device
US6800836B2 (en) * 2000-07-10 2004-10-05 Canon Kabushiki Kaisha Image pickup device, radiation image pickup device and image processing system
JP4407785B2 (ja) * 2000-10-24 2010-02-03 ソニー株式会社 半導体装置及びその検査方法
TW575949B (en) * 2001-02-06 2004-02-11 Hitachi Ltd Mixed integrated circuit device, its manufacturing method and electronic apparatus
JP3675364B2 (ja) * 2001-05-30 2005-07-27 ソニー株式会社 半導体装置用基板その製造方法および半導体装置
US6724083B2 (en) * 2001-07-16 2004-04-20 Ars Electronics Co., Ltd. Method of producing semiconductor packages by cutting via holes into half when separating substrate
SG102639A1 (en) * 2001-10-08 2004-03-26 Micron Technology Inc Apparatus and method for packing circuits
EP1357605A1 (en) * 2002-04-22 2003-10-29 Scientek Corporation Image sensor semiconductor package with castellation
SG142115A1 (en) * 2002-06-14 2008-05-28 Micron Technology Inc Wafer level packaging
US20040021213A1 (en) * 2002-08-05 2004-02-05 Low Shin Shern Thermally-enhanced integrated circuit package
SG119185A1 (en) 2003-05-06 2006-02-28 Micron Technology Inc Method for packaging circuits and packaged circuits
JP2004349316A (ja) * 2003-05-20 2004-12-09 Renesas Technology Corp 半導体装置及びその製造方法
TWI236103B (en) * 2003-10-28 2005-07-11 South Epitaxy Corp Flip-chip LED package structure
DE102004020580A1 (de) * 2004-04-27 2005-11-17 Infineon Technologies Ag Verfahren zur Herstellung eines BGA-Chipmoduls und BGA-Chipmodul
KR100653605B1 (ko) * 2005-11-15 2006-12-06 삼성전자주식회사 메탈 코어 히트싱크를 구비하는 반도체 칩 패키지와 그를포함하는 반도체 모듈
TWI314774B (en) * 2006-07-11 2009-09-11 Siliconware Precision Industries Co Ltd Semiconductor package and fabrication method thereof
US8159830B2 (en) * 2009-04-17 2012-04-17 Atmel Corporation Surface mounting chip carrier module

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AT399799B (de) * 1991-06-11 1995-07-25 Bernecker Erwin Aus einzelnen baugruppen bestehende elektrische anlage
US5976912A (en) * 1994-03-18 1999-11-02 Hitachi Chemical Company, Ltd. Fabrication process of semiconductor package and semiconductor package
JP3541491B2 (ja) 1994-06-22 2004-07-14 セイコーエプソン株式会社 電子部品
US5508556A (en) * 1994-09-02 1996-04-16 Motorola, Inc. Leaded semiconductor device having accessible power supply pad terminals
KR0141952B1 (ko) * 1994-12-19 1998-06-01 문정환 반도체 패키지 및 그 제조방법
JP3825475B2 (ja) * 1995-06-30 2006-09-27 株式会社 東芝 電子部品の製造方法
JP3123638B2 (ja) * 1995-09-25 2001-01-15 株式会社三井ハイテック 半導体装置
EP0794616B1 (en) * 1996-03-08 2003-01-29 Matsushita Electric Industrial Co., Ltd. An electronic part and a method of production thereof
JP2810647B2 (ja) * 1996-04-30 1998-10-15 山一電機株式会社 Ｉｃパッケージ

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