JPH10341438A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH10341438A JPH10341438A JP15133997A JP15133997A JPH10341438A JP H10341438 A JPH10341438 A JP H10341438A JP 15133997 A JP15133997 A JP 15133997A JP 15133997 A JP15133997 A JP 15133997A JP H10341438 A JPH10341438 A JP H10341438A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/42—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals characterised by implementation details or hardware specially adapted for video compression or decompression, e.g. dedicated software implementation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N19/00—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals
- H04N19/60—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding
- H04N19/61—Methods or arrangements for coding, decoding, compressing or decompressing digital video signals using transform coding in combination with predictive coding
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Compression Of Band Width Or Redundancy In Fax (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】
【課題】簡単な制御でありながら、全体の処理時間を短
くすることが可能な画像処理装置を提供する。 【解決手段】前段第1メモリ21a及び前段第2メモリ
22aのいずれもが空でなければ、前段へのビジー信号
xbusy0をアクティブにして、前段からのデータブロック
の送出を中断させている。後段第1メモリ21b及び後
段第2メモリ22bのいずれもがそれぞれのデータブロ
ックで満たされている間は、後段制御部26は、前段制
御部23へのビジー信号xbusy2をアクティブにする。こ
れに応答して、前段制御部23は、データブロックを前
段バタフライ演算部25から後段制御部26へと送出さ
れることを中断させる。
くすることが可能な画像処理装置を提供する。 【解決手段】前段第1メモリ21a及び前段第2メモリ
22aのいずれもが空でなければ、前段へのビジー信号
xbusy0をアクティブにして、前段からのデータブロック
の送出を中断させている。後段第1メモリ21b及び後
段第2メモリ22bのいずれもがそれぞれのデータブロ
ックで満たされている間は、後段制御部26は、前段制
御部23へのビジー信号xbusy2をアクティブにする。こ
れに応答して、前段制御部23は、データブロックを前
段バタフライ演算部25から後段制御部26へと送出さ
れることを中断させる。
Description
【0001】
【発明の属する技術分野】この発明は、画像を複数の画
像ブロックに分割して、これらの画像ブロック毎に、画
像ブロックを符号化して、画像データを形成したり、こ
の画像データを復号化して、画像ブロックを形成する画
像処理装置に関し、特に離散コサイン変換(以下、DC
T(Discrete Cosine Transform)と称す)、及び逆離散
コサイン変換(以下、IDCT(Inverse Discrete Cosi
ne Transform)と称す)を行う画像処理装置に関する。
像ブロックに分割して、これらの画像ブロック毎に、画
像ブロックを符号化して、画像データを形成したり、こ
の画像データを復号化して、画像ブロックを形成する画
像処理装置に関し、特に離散コサイン変換(以下、DC
T(Discrete Cosine Transform)と称す)、及び逆離散
コサイン変換(以下、IDCT(Inverse Discrete Cosi
ne Transform)と称す)を行う画像処理装置に関する。
【0002】
【従来の技術】一般に、動画像の圧縮及び伸長の方法と
して、DCT及びIDCTを適用したものが知られてい
る。この様な方法においては、2次元の動画像をN×N
画素からなる正方形の各ブロック(以下画像ブロックと
称す)に分割し、各画像ブロック毎に、画像ブロックに
対応する画像データにDCTやIDCTを施すことで、
画像データを圧縮したり伸長する方法である。実際の画
像には、高周波数成分(例えば輪郭の部分)が少ないた
め、DCTによって画像データを周波数成分に分解する
と、画像の再生のために本質的に必要とされる低周波数
成分だけを抽出することができ、これによってブロック
の画像データが圧縮される。
して、DCT及びIDCTを適用したものが知られてい
る。この様な方法においては、2次元の動画像をN×N
画素からなる正方形の各ブロック(以下画像ブロックと
称す)に分割し、各画像ブロック毎に、画像ブロックに
対応する画像データにDCTやIDCTを施すことで、
画像データを圧縮したり伸長する方法である。実際の画
像には、高周波数成分(例えば輪郭の部分)が少ないた
め、DCTによって画像データを周波数成分に分解する
と、画像の再生のために本質的に必要とされる低周波数
成分だけを抽出することができ、これによってブロック
の画像データが圧縮される。
【0003】DCT及びIDCTは、次の各式(1),
(2)で表される。
(2)で表される。
【0004】
【数1】
【0005】
【数2】
【0006】ただし、N;ブロックの行及び列の画素数
であって、ブロック内の全画素数がN×Nとなる F(u,v);DCTによって得られる画像データであっ
て、u,vがブロック内の位置を表す f(x,y);IDCTによって得られる画像データであっ
て、x,yがブロック内の位置を表す また、上記各式(1),(2)におけるC(k)は、次の
式(3)で表される。
であって、ブロック内の全画素数がN×Nとなる F(u,v);DCTによって得られる画像データであっ
て、u,vがブロック内の位置を表す f(x,y);IDCTによって得られる画像データであっ
て、x,yがブロック内の位置を表す また、上記各式(1),(2)におけるC(k)は、次の
式(3)で表される。
【0007】
【数3】
【0008】上記各式(1),(2)を比較すると明ら
かな様に、DCTとIDCTは本質的に同一の変換であ
り、同一の回路構成において、係数を交換するだけで、
両者を実現することができる。このため、以降は、主
に、IDCTについて説明するが、DCTについても同
様のことが言える。
かな様に、DCTとIDCTは本質的に同一の変換であ
り、同一の回路構成において、係数を交換するだけで、
両者を実現することができる。このため、以降は、主
に、IDCTについて説明するが、DCTについても同
様のことが言える。
【0009】上記式(2)は、2次元のIDCTを表し
ているが、一般には、次の式(5)によって表される1
次元のIDCTを2回行っている。この式(5)は、式
(2)を次の様に変形して導かれたものである。
ているが、一般には、次の式(5)によって表される1
次元のIDCTを2回行っている。この式(5)は、式
(2)を次の様に変形して導かれたものである。
【0010】
【数4】
【0011】
【数5】
【0012】この式(5)の1次元のIDCTを2回行
う場合、行(水平)方向の1次元のIDCTを行い、次
いで、この変換結果に対して列(垂直)方向の1次元の
IDCTを行い、これによって2次元のIDCTの変換
結果と同等のものを得る。
う場合、行(水平)方向の1次元のIDCTを行い、次
いで、この変換結果に対して列(垂直)方向の1次元の
IDCTを行い、これによって2次元のIDCTの変換
結果と同等のものを得る。
【0013】この1次元のIDCTの変換式、つまり上
記式(5)は、コサイン関数を係数とする単純な積和演
算であるから、この式(5)を実行するための回路構成
が簡単となり、2次元のIDCTを容易に実現すること
ができる。この様に1次元の変換を2回実行して、2次
元の変換に代えることは、特開平7−200539号公
報や特開平8−44709号公報に開示されている。
記式(5)は、コサイン関数を係数とする単純な積和演
算であるから、この式(5)を実行するための回路構成
が簡単となり、2次元のIDCTを容易に実現すること
ができる。この様に1次元の変換を2回実行して、2次
元の変換に代えることは、特開平7−200539号公
報や特開平8−44709号公報に開示されている。
【0014】図19は、画像の圧縮及び伸長の標準規格
であるMPEG規格に基づくIDCTの画像処理装置を
概略的に示している。この画像処理装置では、N×N画
素からなる各画像ブロック毎に、符号化された画像デー
タを入力しており、更に詳しくは、この画像データが最
高6つのデータブロック(輝度や色度等別に設定され
る)からなるマクロブロックによって表されるので、N
×N画素からなる各画像ブロック毎に、マクロブロック
を構成する各データブロックを順次入力している。各デ
ータブロックは、VLD(Variable Length Decoding)
部101→IS(Inverse Scan)部102→IQ(Inve
rse Quantisation)部103→IDCT(Inverse DC
T)部104→MC(Motion Compensation)部105と
言う順序で伝達され、各部で、それぞれの処理を施され
る。
であるMPEG規格に基づくIDCTの画像処理装置を
概略的に示している。この画像処理装置では、N×N画
素からなる各画像ブロック毎に、符号化された画像デー
タを入力しており、更に詳しくは、この画像データが最
高6つのデータブロック(輝度や色度等別に設定され
る)からなるマクロブロックによって表されるので、N
×N画素からなる各画像ブロック毎に、マクロブロック
を構成する各データブロックを順次入力している。各デ
ータブロックは、VLD(Variable Length Decoding)
部101→IS(Inverse Scan)部102→IQ(Inve
rse Quantisation)部103→IDCT(Inverse DC
T)部104→MC(Motion Compensation)部105と
言う順序で伝達され、各部で、それぞれの処理を施され
る。
【0015】VLD部101、IS部102、IQ部1
03及びIDCT部104は、各データブロックを1つ
ずつ処理し、前段での処理を終了してから、自己の処理
を行う。また、最後段のMC部105は、マクロブロッ
クを構成する全ての各データブロックを入力すると、記
憶部106からの1つ前のマクロブロックを構成する各
データブロックとの間で、MC処理を行って、N×N画
素からなる画像ブロックに対応する画像データを形成
し、この画像データを出力する。
03及びIDCT部104は、各データブロックを1つ
ずつ処理し、前段での処理を終了してから、自己の処理
を行う。また、最後段のMC部105は、マクロブロッ
クを構成する全ての各データブロックを入力すると、記
憶部106からの1つ前のマクロブロックを構成する各
データブロックとの間で、MC処理を行って、N×N画
素からなる画像ブロックに対応する画像データを形成
し、この画像データを出力する。
【0016】制御部107は、各部101〜105を統
括的に制御しており、各部101〜104毎に、データ
ブロックの処理時間が異なり、また最後段のMC部10
5のみがマクロブロック単位の処理を行うので、各部1
01〜105にそれぞれの処理のタイミングを逐次指示
する。
括的に制御しており、各部101〜104毎に、データ
ブロックの処理時間が異なり、また最後段のMC部10
5のみがマクロブロック単位の処理を行うので、各部1
01〜105にそれぞれの処理のタイミングを逐次指示
する。
【0017】図20は、IDCT部104の構成を示し
ている。このIDCT部104は、2つの1次元のID
CT部111,112、これらの間の転置メモリ113
及び制御部114を備えており、1次元のIDCT部1
11によって、データブロックに1次元のIDCTを施
し、この変換結果を転置メモリ113に一旦蓄えてか
ら、1次元のIDCT部112によって、転置メモリ1
13内の変換結果に1次元のIDCTを施し、これによ
って2次元のIDCTの変換結果と同等のものを出力す
る。制御部114は、各部111〜113を統括的に制
御している。
ている。このIDCT部104は、2つの1次元のID
CT部111,112、これらの間の転置メモリ113
及び制御部114を備えており、1次元のIDCT部1
11によって、データブロックに1次元のIDCTを施
し、この変換結果を転置メモリ113に一旦蓄えてか
ら、1次元のIDCT部112によって、転置メモリ1
13内の変換結果に1次元のIDCTを施し、これによ
って2次元のIDCTの変換結果と同等のものを出力す
る。制御部114は、各部111〜113を統括的に制
御している。
【0018】図21は、図19の各部101,103,
104,105の処理を示すタイミングチャートであ
る。ただし、IS部102の処理は、その処理時間が他
の各部の処理時間と比較して極めて短いので、省略され
ている。
104,105の処理を示すタイミングチャートであ
る。ただし、IS部102の処理は、その処理時間が他
の各部の処理時間と比較して極めて短いので、省略され
ている。
【0019】このタイミングチャートから明らかな様
に、第1データブロックB1について、VLD部101
の処理を終了してから、IQ部103の処理を開始し、
これを終了してから、IDCT部104の処理を開始
し、これを終了しから、第2データブロックB2につい
ての各部101〜104までの処理を開始し、これを終
了してから、第3データブロックB3についても処理を
開始している。また、1つのマクロブロックを構成する
第1乃至第3データブロックB1〜B3について、IDC
T部104の処理を終了してから、MC部105の処理
を行っている。
に、第1データブロックB1について、VLD部101
の処理を終了してから、IQ部103の処理を開始し、
これを終了してから、IDCT部104の処理を開始
し、これを終了しから、第2データブロックB2につい
ての各部101〜104までの処理を開始し、これを終
了してから、第3データブロックB3についても処理を
開始している。また、1つのマクロブロックを構成する
第1乃至第3データブロックB1〜B3について、IDC
T部104の処理を終了してから、MC部105の処理
を行っている。
【0020】
【発明が解決しようとする課題】ところで、先に述べた
様に1つのデータブロックについて、VLD部101、
IQ部103及びIDCT部104の各処理を順次行う
ので、制御部107は、各部101〜104の処理のタ
イミングを制御せねばならない。また、MC部105
は、記憶部106からのデータブロックとIDCT部1
04からのデータブロックを加算するので、制御部10
7によって、両者のタイミングを一致させねばならな
い。
様に1つのデータブロックについて、VLD部101、
IQ部103及びIDCT部104の各処理を順次行う
ので、制御部107は、各部101〜104の処理のタ
イミングを制御せねばならない。また、MC部105
は、記憶部106からのデータブロックとIDCT部1
04からのデータブロックを加算するので、制御部10
7によって、両者のタイミングを一致させねばならな
い。
【0021】しかしながら、この様なタイミング制御を
制御部107に全て任せると、この制御部107の複雑
化を招いた。
制御部107に全て任せると、この制御部107の複雑
化を招いた。
【0022】同様に、図20のIDCT部104におい
ても、各1次元のIDCT部111,112の処理のタ
イミング制御を制御部114に任せるので、この制御部
114の複雑化を招いた。
ても、各1次元のIDCT部111,112の処理のタ
イミング制御を制御部114に任せるので、この制御部
114の複雑化を招いた。
【0023】なお、1つの1次元のIDCT部のみによ
って、データブロックを2回繰り返して処理することも
可能であるが、この場合は、制御部114が更に複雑化
してしまう。
って、データブロックを2回繰り返して処理することも
可能であるが、この場合は、制御部114が更に複雑化
してしまう。
【0024】また、図21のタイミングチャートから明
らかな様に、最も長い時間を要するIDCT部104の
処理が各データブロック間で離間しており、この離間し
た各時間t1,t2,……が無駄であって、全体の処理時
間が長くなっていることは明らかである。
らかな様に、最も長い時間を要するIDCT部104の
処理が各データブロック間で離間しており、この離間し
た各時間t1,t2,……が無駄であって、全体の処理時
間が長くなっていることは明らかである。
【0025】そこで、この発明の課題は、この様な従来
の課題を解決するものであって、簡単な制御でありなが
ら、全体の処理時間を短くすることが可能な画像処理装
置を提供することを目的とする。
の課題を解決するものであって、簡単な制御でありなが
ら、全体の処理時間を短くすることが可能な画像処理装
置を提供することを目的とする。
【0026】
【課題を解決するための手段】上記課題を解決するため
に、請求項1の発明は、画像を分割してなる複数の画像
ブロック毎に、画像ブロックを符号化してなる複数のデ
ータブロックを入力し、これらのデータブロックを順次
処理して復号化する複数のステップを有し、これらのス
テップには、逆離散コサイン変換を含む画像処理装置に
おいて、各ステップの処理を行う一連の各処理部を備
え、各処理部は、データブロックを受け取れないとき
に、ビジー信号を前段に伝達して、ビジー信号を受け取
ったときに、後段へのデータブロックの伝達を中断し、
各処理部のうちの逆離散コサイン変換を行う処理部は、
複数のデータブロックを一旦記憶する記憶手段と、記憶
手段内の各データブロックについて、逆離散コサイン変
換を順次行う演算手段と、記憶手段に各データブロック
を順次記憶させ、この記憶手段がデータブロックで満た
されているときには、ビジー信号を前段に送出する制御
手段とを備えている。
に、請求項1の発明は、画像を分割してなる複数の画像
ブロック毎に、画像ブロックを符号化してなる複数のデ
ータブロックを入力し、これらのデータブロックを順次
処理して復号化する複数のステップを有し、これらのス
テップには、逆離散コサイン変換を含む画像処理装置に
おいて、各ステップの処理を行う一連の各処理部を備
え、各処理部は、データブロックを受け取れないとき
に、ビジー信号を前段に伝達して、ビジー信号を受け取
ったときに、後段へのデータブロックの伝達を中断し、
各処理部のうちの逆離散コサイン変換を行う処理部は、
複数のデータブロックを一旦記憶する記憶手段と、記憶
手段内の各データブロックについて、逆離散コサイン変
換を順次行う演算手段と、記憶手段に各データブロック
を順次記憶させ、この記憶手段がデータブロックで満た
されているときには、ビジー信号を前段に送出する制御
手段とを備えている。
【0027】この様な構成によれば、複数のデータブロ
ック、つまりマクロブロックを構成する各データブロッ
クを復号化して、画像ブロックを形成しており、各ステ
ップの処理を行う一連の各処理部は、データブロックを
受け取れないときに、ビジー信号を前段に伝達して、ビ
ジー信号を受け取ったときに、後段へのデータブロック
の伝達を中断するので、データブロックを前段から後段
へと速やかに伝達することができる。
ック、つまりマクロブロックを構成する各データブロッ
クを復号化して、画像ブロックを形成しており、各ステ
ップの処理を行う一連の各処理部は、データブロックを
受け取れないときに、ビジー信号を前段に伝達して、ビ
ジー信号を受け取ったときに、後段へのデータブロック
の伝達を中断するので、データブロックを前段から後段
へと速やかに伝達することができる。
【0028】また、逆離散コサイン変換を行う処理部
は、複数のデータブロックを順次記憶しつつ、これらの
データブロックについて、逆離散コサイン変換を順次行
って、処理されたデータブロックを消去し、更なるデー
タブロックの記憶が不可能なときには、ビジー信号を前
段に送出している。これによって、各データブロック間
に時間間隔が入ることなく、各データブロックの処理を
連続的に行うことができる。
は、複数のデータブロックを順次記憶しつつ、これらの
データブロックについて、逆離散コサイン変換を順次行
って、処理されたデータブロックを消去し、更なるデー
タブロックの記憶が不可能なときには、ビジー信号を前
段に送出している。これによって、各データブロック間
に時間間隔が入ることなく、各データブロックの処理を
連続的に行うことができる。
【0029】逆離散コサイン変換を行う処理部として、
1次元の逆離散コサイン変換を2回繰り返すものを適用
することができる。このためには、請求項2に記載の様
に、記憶手段は、第1及び第2記憶手段からなり、第1
及び第2記憶手段毎に、複数のデータブロックを一旦記
憶し、演算手段は、1次元の逆離散コサイン変換を行う
第1及び第2演算手段からなり、各データブロック毎
に、データブロックを第1記憶手段に記憶し、このデー
タブロックに対する1次元の逆離散コサイン変換を第1
演算手段によって行ってから、このデータブロックを第
2記憶手段内に移し、このデータブロックに対する1次
元の逆離散コサイン変換を第2演算手段によって行い、
これによってデータブロックに対する2次元の逆離散コ
サイン変換を行う。
1次元の逆離散コサイン変換を2回繰り返すものを適用
することができる。このためには、請求項2に記載の様
に、記憶手段は、第1及び第2記憶手段からなり、第1
及び第2記憶手段毎に、複数のデータブロックを一旦記
憶し、演算手段は、1次元の逆離散コサイン変換を行う
第1及び第2演算手段からなり、各データブロック毎
に、データブロックを第1記憶手段に記憶し、このデー
タブロックに対する1次元の逆離散コサイン変換を第1
演算手段によって行ってから、このデータブロックを第
2記憶手段内に移し、このデータブロックに対する1次
元の逆離散コサイン変換を第2演算手段によって行い、
これによってデータブロックに対する2次元の逆離散コ
サイン変換を行う。
【0030】
【発明の実施の形態】以下、この発明の実施形態を添付
図面を参照して説明する。図1は、この発明の画像処理
装置の第1実施形態を概略的に示している。この画像処
理装置は、画像ブロックを符号化することにより形成さ
れた複数のデータブロック、つまりマクロブロックを構
成する複数のデータブロックを順次入力して、これらの
データブロックを復号化するものであって、2次元の逆
離散コサイン変換(IDCT)の処理を含んでいる。
図面を参照して説明する。図1は、この発明の画像処理
装置の第1実施形態を概略的に示している。この画像処
理装置は、画像ブロックを符号化することにより形成さ
れた複数のデータブロック、つまりマクロブロックを構
成する複数のデータブロックを順次入力して、これらの
データブロックを復号化するものであって、2次元の逆
離散コサイン変換(IDCT)の処理を含んでいる。
【0031】各データブロックは、VLD部11→IS
部12→IQ部13→IDCT部14→MC部15と言
う順序で伝達され、各部で、それぞれの処理を施され
る。各部11〜15は、データブロックを受け取れない
ときに、ビジー信号xbusyを該各部の前段に伝達して、
ビジー信号xbusyを受け取ったときに、後段へのデータ
ブロックの伝達を中断するので、データブロックを前段
から後段へと速やかに伝達することができる。
部12→IQ部13→IDCT部14→MC部15と言
う順序で伝達され、各部で、それぞれの処理を施され
る。各部11〜15は、データブロックを受け取れない
ときに、ビジー信号xbusyを該各部の前段に伝達して、
ビジー信号xbusyを受け取ったときに、後段へのデータ
ブロックの伝達を中断するので、データブロックを前段
から後段へと速やかに伝達することができる。
【0032】例えば、各部11〜15は、少なくとも1
つのデータブロックを一旦蓄えるメモリを備えており、
このメモリ内のデータブロックを処理し、このデータブ
ロックをメモリから消去したときに、次の新たなデータ
ブロックをメモリに受け取り、このメモリ内にデータブ
ロックが在る間は、ビジー信号xbusyを前段に伝達す
る。
つのデータブロックを一旦蓄えるメモリを備えており、
このメモリ内のデータブロックを処理し、このデータブ
ロックをメモリから消去したときに、次の新たなデータ
ブロックをメモリに受け取り、このメモリ内にデータブ
ロックが在る間は、ビジー信号xbusyを前段に伝達す
る。
【0033】したがって、各部11〜15は、それぞれ
が自立的に、自己のタイミングで処理を進行させること
になる。このため、制御部17の負担は、非常に軽くな
り、その構成も簡単なもので済む。
が自立的に、自己のタイミングで処理を進行させること
になる。このため、制御部17の負担は、非常に軽くな
り、その構成も簡単なもので済む。
【0034】また、IDCT部14は、第1メモリ21
及び第2メモリ22を備えており、IQ部13からの各
データブロックを第1及び第2メモリ21,22に交互
に記憶すると共に、これらのデータブロックに2次元の
IDCTを順次施し、この処理を終了したデータブロッ
クをメモリから消去して、新たなるデータブロックを該
メモリに記憶する。この結果、このIDCT部14によ
る各データブロックの処理を間断なく進行させることが
可能になる。ただし、第1及び第2メモリ21,22内
の各データブロックのいずれについても、処理を終了し
ていなければ、IDCT部14は、前段のIQ部13へ
のビジー信号xbusyをアクティブにすることになる。
及び第2メモリ22を備えており、IQ部13からの各
データブロックを第1及び第2メモリ21,22に交互
に記憶すると共に、これらのデータブロックに2次元の
IDCTを順次施し、この処理を終了したデータブロッ
クをメモリから消去して、新たなるデータブロックを該
メモリに記憶する。この結果、このIDCT部14によ
る各データブロックの処理を間断なく進行させることが
可能になる。ただし、第1及び第2メモリ21,22内
の各データブロックのいずれについても、処理を終了し
ていなければ、IDCT部14は、前段のIQ部13へ
のビジー信号xbusyをアクティブにすることになる。
【0035】図2は、図1の各部11,13,14,1
5の処理を示すタイミングチャートである。ただし、I
S部12の処理時間は、他の各部の処理時間と比較して
極めて短いので、このIS部12の処理が省略されてい
る。
5の処理を示すタイミングチャートである。ただし、I
S部12の処理時間は、他の各部の処理時間と比較して
極めて短いので、このIS部12の処理が省略されてい
る。
【0036】このタイミングチャートから明らかな様
に、VLD部11及びIQ部13の処理は、第1及び第
2データブロックB1,B2まで連続して行われている。
これは、第1及び第2データブロックB1,B2がIDC
T部14の第1及び第2メモリ21,22に記憶された
ときに、このIDCT部14から前段へのビジー信号xb
usyがアクティブにされたためで、これに応答してVL
D部11及びIQ部13の処理が停止している。
に、VLD部11及びIQ部13の処理は、第1及び第
2データブロックB1,B2まで連続して行われている。
これは、第1及び第2データブロックB1,B2がIDC
T部14の第1及び第2メモリ21,22に記憶された
ときに、このIDCT部14から前段へのビジー信号xb
usyがアクティブにされたためで、これに応答してVL
D部11及びIQ部13の処理が停止している。
【0037】IDCT部14の第1メモリ21内の第1
データブロックB1の処理が終了し、この第1データブ
ロックB1が消去されたときには、このIDCT部14
から前段へのビジー信号xbusyが非アクティブにされる
ので、VLD部11及びIQ部13の処理が第3データ
ブロックB3まで進行し、これに伴って、この第3デー
タブロックB3がIDCT部14の第1メモリ21に記
憶される。
データブロックB1の処理が終了し、この第1データブ
ロックB1が消去されたときには、このIDCT部14
から前段へのビジー信号xbusyが非アクティブにされる
ので、VLD部11及びIQ部13の処理が第3データ
ブロックB3まで進行し、これに伴って、この第3デー
タブロックB3がIDCT部14の第1メモリ21に記
憶される。
【0038】また、1つのマクロブロックを構成する第
1乃至第3データブロックB1〜B3について、IDCT
部14の処理が終了すると、MC部15の処理が開始さ
れる。
1乃至第3データブロックB1〜B3について、IDCT
部14の処理が終了すると、MC部15の処理が開始さ
れる。
【0039】この様にIDCT部14に第1及び第2メ
モリ21,22を設け、これらのメモリ21,22に各
データブロックを交互に記憶させ、これらのデータブロ
ックを順次処理して行けば、このIDCT部14による
各データブロックの処理を連続させることができ、全体
の処理時間が短くなる。
モリ21,22を設け、これらのメモリ21,22に各
データブロックを交互に記憶させ、これらのデータブロ
ックを順次処理して行けば、このIDCT部14による
各データブロックの処理を連続させることができ、全体
の処理時間が短くなる。
【0040】図3は、IDCT部14の構成を示してい
る。このIDCT部14では、行方向の1次元のIDC
T、及び列方向の1次元のIDCTを順次行うことによ
って、2次元のIDCTの変換結果と同等のものを得て
おり、行方向の1次元のIDCTを行うために、前段第
1メモリ21a、前段第2メモリ22a、前段制御部2
3、前段演算部24、及び前段バタフライ演算部25を
備えると共に、列方向の1次元のIDCTを行うため
に、後段第1メモリ21b、後段第2メモリ22b、後
段制御部26、後段演算部27、後段バタフライ演算部
28及び丸め処理部29を備えている。
る。このIDCT部14では、行方向の1次元のIDC
T、及び列方向の1次元のIDCTを順次行うことによ
って、2次元のIDCTの変換結果と同等のものを得て
おり、行方向の1次元のIDCTを行うために、前段第
1メモリ21a、前段第2メモリ22a、前段制御部2
3、前段演算部24、及び前段バタフライ演算部25を
備えると共に、列方向の1次元のIDCTを行うため
に、後段第1メモリ21b、後段第2メモリ22b、後
段制御部26、後段演算部27、後段バタフライ演算部
28及び丸め処理部29を備えている。
【0041】後段のMC部15からのビジー信号xbusym
cは、後段制御部26及び後段バタフライ演算部28に
加えられ、後段制御部26から出力されたビジー信号x
busy2は、前段制御部23及び前段バタフライ演算
部25に加えられ、前段制御部23から出力されたビジ
ー信号xbusy0は、前段のIQ部13に加えられ
る。
cは、後段制御部26及び後段バタフライ演算部28に
加えられ、後段制御部26から出力されたビジー信号x
busy2は、前段制御部23及び前段バタフライ演算
部25に加えられ、前段制御部23から出力されたビジ
ー信号xbusy0は、前段のIQ部13に加えられ
る。
【0042】また、前段制御部23及び後段制御部26
は、前段のVLD部11、IS部12及びIQ部13を
経て伝達されて来たデータブロックを受け取り、このデ
ータブロックをMC部15へと送出する。
は、前段のVLD部11、IS部12及びIQ部13を
経て伝達されて来たデータブロックを受け取り、このデ
ータブロックをMC部15へと送出する。
【0043】前段制御部23は、前段のIQ部13から
のデータブロック(12ビット/1画素)を入力して、
このデータブロックを前段第1メモリ21aに記憶し、
データブロックの終了を示すブロック終了信号EOBを最
後に入力した時点で、このデータブロックの記憶を終了
する。同様に、前段制御部23は、次のデータブロック
を入力すると、このデータブロックを前段第2メモリ2
2aに記憶し、このデータブロックの終了を示すブロッ
ク終了信号EOBに応答して、このデータブロックの記憶
を終了する。
のデータブロック(12ビット/1画素)を入力して、
このデータブロックを前段第1メモリ21aに記憶し、
データブロックの終了を示すブロック終了信号EOBを最
後に入力した時点で、このデータブロックの記憶を終了
する。同様に、前段制御部23は、次のデータブロック
を入力すると、このデータブロックを前段第2メモリ2
2aに記憶し、このデータブロックの終了を示すブロッ
ク終了信号EOBに応答して、このデータブロックの記憶
を終了する。
【0044】前段第1メモリ21a及び前段第2メモリ
22aのいずれもがそれぞれのデータブロックで満たさ
れている間は、前段制御部23は、前段のIQ部13へ
のビジー信号xbusy0をアクティブにする。これに応答し
て、前段のIQ部13は、データブロックを後段のID
CT部14に送出することを中断する。
22aのいずれもがそれぞれのデータブロックで満たさ
れている間は、前段制御部23は、前段のIQ部13へ
のビジー信号xbusy0をアクティブにする。これに応答し
て、前段のIQ部13は、データブロックを後段のID
CT部14に送出することを中断する。
【0045】また、前段制御部23は、データブロック
を前段第1メモリ21aに記憶すると、このデータブロ
ックを読み出して前段演算部24に与える。この際、デ
ータブロックが1画像ブロックのN×N画素分(例えば
8×8=64画素分)のデータで満たされていなけれ
ば、満たされていない分を「0」に置き換えた状態で、
1画像ブロックの8×8画素分のデータを前段演算部2
4に与える。
を前段第1メモリ21aに記憶すると、このデータブロ
ックを読み出して前段演算部24に与える。この際、デ
ータブロックが1画像ブロックのN×N画素分(例えば
8×8=64画素分)のデータで満たされていなけれ
ば、満たされていない分を「0」に置き換えた状態で、
1画像ブロックの8×8画素分のデータを前段演算部2
4に与える。
【0046】前段演算部24は、このデータに対して後
に述べる積和演算を施し、この変換結果を前段バタフラ
イ演算部25に与える。この前段バタフライ演算部25
は、この変換結果についての加算及び減算を繰り返し、
丸め処理並びにビット切り捨てを行ってから、この変換
結果を後段制御部26に送出する。
に述べる積和演算を施し、この変換結果を前段バタフラ
イ演算部25に与える。この前段バタフライ演算部25
は、この変換結果についての加算及び減算を繰り返し、
丸め処理並びにビット切り捨てを行ってから、この変換
結果を後段制御部26に送出する。
【0047】この前段第1メモリ21a内のデータブロ
ックの処理に際し、この前段第1メモリ21aが空にな
ると、前段制御部23は、前段のIQ部13へのビジー
信号xbusy0を非アクティブにする。これに応答して、前
段のIQ部13からは更に次のデータブロックが送出さ
れるので、前段制御部23は、このデータブロックを空
となった前段第1メモリ21aに記憶する。
ックの処理に際し、この前段第1メモリ21aが空にな
ると、前段制御部23は、前段のIQ部13へのビジー
信号xbusy0を非アクティブにする。これに応答して、前
段のIQ部13からは更に次のデータブロックが送出さ
れるので、前段制御部23は、このデータブロックを空
となった前段第1メモリ21aに記憶する。
【0048】また、前段第1メモリ21a内のデータブ
ロックの処理が終了すると、引き続いて、前段制御部2
3は、前段第2メモリ22a内のデータブロックを読み
出し、このデータブロックが1画像ブロックの8×8画
素分のデータで満たされていなければ、満たされていな
い分を「0」に置き換えた状態で、1画像ブロックの8
×8画素分のデータを前段演算部24に与える。
ロックの処理が終了すると、引き続いて、前段制御部2
3は、前段第2メモリ22a内のデータブロックを読み
出し、このデータブロックが1画像ブロックの8×8画
素分のデータで満たされていなければ、満たされていな
い分を「0」に置き換えた状態で、1画像ブロックの8
×8画素分のデータを前段演算部24に与える。
【0049】前段演算部24は、このデータに対して後
に述べる積和演算を施し、この変換結果を前段バタフラ
イ演算部25に与える。この前段バタフライ演算部25
は、この変換結果についての加算及び減算を繰り返し、
丸め処理並びにビット切り捨てを行ってから、この変換
結果を後段制御部26に送出する。
に述べる積和演算を施し、この変換結果を前段バタフラ
イ演算部25に与える。この前段バタフライ演算部25
は、この変換結果についての加算及び減算を繰り返し、
丸め処理並びにビット切り捨てを行ってから、この変換
結果を後段制御部26に送出する。
【0050】この前段第2メモリ22a内のデータブロ
ックの読み出しに際しても、この第2メモリ22aが空
になると、前段のIQ部13へのビジー信号xbusy0を非
アクティブにして、前段のIQ部13からのデータブロ
ックの送出を可能にする。
ックの読み出しに際しても、この第2メモリ22aが空
になると、前段のIQ部13へのビジー信号xbusy0を非
アクティブにして、前段のIQ部13からのデータブロ
ックの送出を可能にする。
【0051】したがって、前段のIQ部13からのデー
タブロック(12ビット/1画素)を前段第1メモリ2
1a及び前段第2メモリ22aのいずれかに記憶しつ
つ、このデータブロックについての演算処理を進め、1
次元のIDCT(列方向)を施されたデータブロック
(16ビット/1画素)を後段制御部26に送出してい
る。
タブロック(12ビット/1画素)を前段第1メモリ2
1a及び前段第2メモリ22aのいずれかに記憶しつ
つ、このデータブロックについての演算処理を進め、1
次元のIDCT(列方向)を施されたデータブロック
(16ビット/1画素)を後段制御部26に送出してい
る。
【0052】また、前段第1メモリ21a及び前段第2
メモリ22aのいずれもが空でなければ、前段のIQ部
13へのビジー信号xbusy0をアクティブにして、このI
Q部13からのデータブロックの送出を中断させてい
る。
メモリ22aのいずれもが空でなければ、前段のIQ部
13へのビジー信号xbusy0をアクティブにして、このI
Q部13からのデータブロックの送出を中断させてい
る。
【0053】なお、後段制御部26からのビジー信号xb
usy2がアクティブであると、前段制御部23は、前段演
算部24及び前段バタフライ演算部25の処理を中断さ
せて、後段制御部26へのデータブロックの送出を中断
させる。
usy2がアクティブであると、前段制御部23は、前段演
算部24及び前段バタフライ演算部25の処理を中断さ
せて、後段制御部26へのデータブロックの送出を中断
させる。
【0054】次に、後段制御部26は、前段バタフライ
演算部25からの各データブロック(16ビット/1画
素)を順次入力し、これらのデータブロックを後段第1
メモリ21b及び後段第2メモリ22bに振り分けて記
憶させる共に、これらのメモリ21b,22b内の各デ
ータを後段演算部27に順次与える。
演算部25からの各データブロック(16ビット/1画
素)を順次入力し、これらのデータブロックを後段第1
メモリ21b及び後段第2メモリ22bに振り分けて記
憶させる共に、これらのメモリ21b,22b内の各デ
ータを後段演算部27に順次与える。
【0055】後段第1メモリ21b及び後段第2メモリ
22bのいずれもがそれぞれのデータブロックで満たさ
れている間は、後段制御部26は、前段制御部23への
ビジー信号xbusy2をアクティブにする。これに応答し
て、前段制御部23は、データブロックを前段バタフラ
イ演算部25から後段制御部26へと送出されることを
中断させる。
22bのいずれもがそれぞれのデータブロックで満たさ
れている間は、後段制御部26は、前段制御部23への
ビジー信号xbusy2をアクティブにする。これに応答し
て、前段制御部23は、データブロックを前段バタフラ
イ演算部25から後段制御部26へと送出されることを
中断させる。
【0056】後段制御部26は、後段第1メモリ21b
及び後段第2メモリ22b内の各データを後段演算部2
7へと順次与える。その度に、後段演算部27は、デー
タに対して後に述べる積和演算を施し、この変換結果を
後段バタフライ演算部28に与える。後段バタフライ演
算部28は、この変換結果についての加算及び減算を繰
り返し、この変換結果を後段制御部26に送出する。丸
め処理部29は、この変換結果について、1画素当たり
上位11ビットを削除して、1画素当たり上位9ビット
に設定し(−256≦画素の値≦256に収めるた
め)、その結果をデータブロックとして後段のMC部1
5に送出する。
及び後段第2メモリ22b内の各データを後段演算部2
7へと順次与える。その度に、後段演算部27は、デー
タに対して後に述べる積和演算を施し、この変換結果を
後段バタフライ演算部28に与える。後段バタフライ演
算部28は、この変換結果についての加算及び減算を繰
り返し、この変換結果を後段制御部26に送出する。丸
め処理部29は、この変換結果について、1画素当たり
上位11ビットを削除して、1画素当たり上位9ビット
に設定し(−256≦画素の値≦256に収めるた
め)、その結果をデータブロックとして後段のMC部1
5に送出する。
【0057】したがって、前段バタフライ演算部25か
らのデータブロック(16ビット/1画素)を後段第1
メモリ21b及び後段第2メモリ22bのいずれかに記
憶しつつ、このデータブロックについての演算処理を進
め、1次元のIDCT(行方向)を再び施されたデータ
ブロックであって、前段及び後段を合わせると、2次元
のIDCTを施してなるデータブロック(9ビット/1
画素)を後段のMC部15に送出する。
らのデータブロック(16ビット/1画素)を後段第1
メモリ21b及び後段第2メモリ22bのいずれかに記
憶しつつ、このデータブロックについての演算処理を進
め、1次元のIDCT(行方向)を再び施されたデータ
ブロックであって、前段及び後段を合わせると、2次元
のIDCTを施してなるデータブロック(9ビット/1
画素)を後段のMC部15に送出する。
【0058】また、後段第1メモリ21b及び後段第2
メモリ22bのいずれもが空きでなければ、前段制御部
23へのビジー信号xbusy2をアクティブにして、前段バ
タフライ演算部25からのデータブロックの送出を中断
させている。
メモリ22bのいずれもが空きでなければ、前段制御部
23へのビジー信号xbusy2をアクティブにして、前段バ
タフライ演算部25からのデータブロックの送出を中断
させている。
【0059】なお、後段のMC部15からのビジー信号
xbusymcがアクティブであると、後段制御部26は、後
段第1メモリ21b及び後段第2メモリ22bが共に一
杯になったときに、前段制御部23へのビジー信号xbus
y2をアクティブにする。また、後段制御部26は、後段
演算部27及び後段バタフライ演算部28の処理を中断
させて、後段のMC部15へのデータブロックの送出を
停止させる。
xbusymcがアクティブであると、後段制御部26は、後
段第1メモリ21b及び後段第2メモリ22bが共に一
杯になったときに、前段制御部23へのビジー信号xbus
y2をアクティブにする。また、後段制御部26は、後段
演算部27及び後段バタフライ演算部28の処理を中断
させて、後段のMC部15へのデータブロックの送出を
停止させる。
【0060】図4は、IDCT部14における各信号を
示すタイミングチャートであり、この実施形態では、全
ての制御信号がローアクティブとなっている。
示すタイミングチャートであり、この実施形態では、全
ての制御信号がローアクティブとなっている。
【0061】このタイミングチャートにおいて、IDC
T部14における前段に入力される各信号として、図4
(b)のブロック番号信号bkin、図4(c)のアドレス
信号adrin、図4(d)のデータ信号din、図4(e)の
書き込み信号xwrtin、図4(f)のブロック終了信号EO
Bが有り、データ信号dinによって示される2つのデータ
ブロックB1,B2を入力すると、これら入力の終了の度
に、ブロック終了信号EOBがアクティブとなり、これら
のデータブロックB1,B2によって、前段第1メモリ2
1a及び前段第2メモリ22aのいずれもが満たされ、
ビジー信号xbusy0がアクティブとなって、前段のIQ部
13からのデータブロックの送出が中断される。
T部14における前段に入力される各信号として、図4
(b)のブロック番号信号bkin、図4(c)のアドレス
信号adrin、図4(d)のデータ信号din、図4(e)の
書き込み信号xwrtin、図4(f)のブロック終了信号EO
Bが有り、データ信号dinによって示される2つのデータ
ブロックB1,B2を入力すると、これら入力の終了の度
に、ブロック終了信号EOBがアクティブとなり、これら
のデータブロックB1,B2によって、前段第1メモリ2
1a及び前段第2メモリ22aのいずれもが満たされ、
ビジー信号xbusy0がアクティブとなって、前段のIQ部
13からのデータブロックの送出が中断される。
【0062】IDCT部14における前段から後段へと
伝達される各信号として、図4(h)のブロック番号信
号vbkout、図4(i)のアドレス信号adrs、図4(j)
のデータ信号vdata(各データブロックを示す)、図4
(k)の有効信号xvwout、及び図4(l)のブロック完
了信号xvendが有り、有効信号xvwoutがアクティブのと
きに、アドレス信号adrs及びデータ信号vdataが有効と
なる。これらの(h)〜(l)において、データブロッ
クB1を示すデータ信号vdataの伝達期間を一点鎖線b1
によって示し、またデータブロックB2を示すデータ信
号vdataの伝達期間を一点鎖線b2によって示す。
伝達される各信号として、図4(h)のブロック番号信
号vbkout、図4(i)のアドレス信号adrs、図4(j)
のデータ信号vdata(各データブロックを示す)、図4
(k)の有効信号xvwout、及び図4(l)のブロック完
了信号xvendが有り、有効信号xvwoutがアクティブのと
きに、アドレス信号adrs及びデータ信号vdataが有効と
なる。これらの(h)〜(l)において、データブロッ
クB1を示すデータ信号vdataの伝達期間を一点鎖線b1
によって示し、またデータブロックB2を示すデータ信
号vdataの伝達期間を一点鎖線b2によって示す。
【0063】一点鎖線b1のデータブロックB1を示すデ
ータ信号vdataの伝達期間の途中で、前段第1メモリ2
1aが空となって、図4(g)のビジー信号xbusy0が非
アクティブとなり、前段第1メモリ21aへのデータブ
ロックの書き込みが可能となって、図4(d)のデータ
ブロックB3によって、前段第1メモリ21aが満たさ
れる。このとき、前段第2メモリ22aが空となるか
ら、図4(g)のビジー信号xbusy0の非アクティブが保
持される。
ータ信号vdataの伝達期間の途中で、前段第1メモリ2
1aが空となって、図4(g)のビジー信号xbusy0が非
アクティブとなり、前段第1メモリ21aへのデータブ
ロックの書き込みが可能となって、図4(d)のデータ
ブロックB3によって、前段第1メモリ21aが満たさ
れる。このとき、前段第2メモリ22aが空となるか
ら、図4(g)のビジー信号xbusy0の非アクティブが保
持される。
【0064】同様に、IDCT部14における後段から
MC部15へと伝達される各信号として、図4(n)の
ブロック番号信号bkout、図4(o)のアドレス信号adr
out、図4(p)のデータ信号idcout(各データブロッ
クを示す)、図4(q)の有効信号xwrtout、及び図4
(r)のブロック完了信号xidctedが有り、有効信号xwr
toutがアクティブのときに、アドレス信号adrout及びデ
ータ信号idcoutが有効となる。これらの(n)〜(r)
において、データブロックB1を示すデータ信号idcout
の伝達期間を一点鎖線b1によって示し、データブロッ
クB2を示すデータ信号idcoutの伝達期間を一点鎖線b2
によって示し、データブロックB3を示すデータ信号idc
outの伝達期間を一点鎖線b3によって示す。
MC部15へと伝達される各信号として、図4(n)の
ブロック番号信号bkout、図4(o)のアドレス信号adr
out、図4(p)のデータ信号idcout(各データブロッ
クを示す)、図4(q)の有効信号xwrtout、及び図4
(r)のブロック完了信号xidctedが有り、有効信号xwr
toutがアクティブのときに、アドレス信号adrout及びデ
ータ信号idcoutが有効となる。これらの(n)〜(r)
において、データブロックB1を示すデータ信号idcout
の伝達期間を一点鎖線b1によって示し、データブロッ
クB2を示すデータ信号idcoutの伝達期間を一点鎖線b2
によって示し、データブロックB3を示すデータ信号idc
outの伝達期間を一点鎖線b3によって示す。
【0065】また、図4(s)のビジー信号xbusymcが
アクティブになると、IDCT部14における後段の出
力が中断される。更に、ここでは、図4(m)のビジー
信号xbusy2がアクティブとなっていないものの、後段第
1メモリ21b及び後段第2メモリ22bのいずれもが
空きでなければ、このビジー信号xbusy2がアクティブと
なって、前段の出力が中断される。
アクティブになると、IDCT部14における後段の出
力が中断される。更に、ここでは、図4(m)のビジー
信号xbusy2がアクティブとなっていないものの、後段第
1メモリ21b及び後段第2メモリ22bのいずれもが
空きでなければ、このビジー信号xbusy2がアクティブと
なって、前段の出力が中断される。
【0066】なお、各ビジー信号がアクティブとなった
時点では、IDCT部14における各メモリへのアドレ
ス信号が出力されているので、このビジー信号のアクテ
ィブの時点から1サイクル遅れのビジー信号を形成し
て、この1サイクル遅れのビジー信号に応答して、各メ
モリの出力を受ける各レジスタの入力を止め、これによ
って各メモリの出力の欠落を防いでいる。
時点では、IDCT部14における各メモリへのアドレ
ス信号が出力されているので、このビジー信号のアクテ
ィブの時点から1サイクル遅れのビジー信号を形成し
て、この1サイクル遅れのビジー信号に応答して、各メ
モリの出力を受ける各レジスタの入力を止め、これによ
って各メモリの出力の欠落を防いでいる。
【0067】図5は、この画像処理装置のIDCT部1
4における前段制御部23の構成を示している。同図に
おいて、前段のIQ部13からのデータブロックを示す
データ信号din及びアドレス信号adrinは、各アドレス生
成部31,32のいずれかを通じて前段第1メモリ21
a及び前段第2メモリ22aのいずれかに記憶される。
4における前段制御部23の構成を示している。同図に
おいて、前段のIQ部13からのデータブロックを示す
データ信号din及びアドレス信号adrinは、各アドレス生
成部31,32のいずれかを通じて前段第1メモリ21
a及び前段第2メモリ22aのいずれかに記憶される。
【0068】例えば、データブロックを示すデータ信号
din及びアドレス信号adrinがアドレス生成部31を通じ
て前段第1メモリ21aに記憶される。これに伴い、フ
ラグレジスタアレイ33には、アドレス信号adrinが蓄
積される。
din及びアドレス信号adrinがアドレス生成部31を通じ
て前段第1メモリ21aに記憶される。これに伴い、フ
ラグレジスタアレイ33には、アドレス信号adrinが蓄
積される。
【0069】入力状態部35は、データブロックの終了
を示すブロック終了信号EOBを入力すると、1画像ブロ
ックの8×8画素分のデータを順次指示し得る入力アド
レスカウンタ信号Iadrをアドレス生成回路36に加え、
これに応答してアドレス生成回路36からアドレス生成
回路31へと読み出しアドレス信号Radisが供給され、
このアドレス生成回路31から前段第1メモリ21aへ
と読み出し用のアドレスAddressが指示されて、この前
段第1メモリ21aからデータブロックが出力され、こ
のデータブロックがそのデータ配列を変更されてリオー
ダ部37に書き込まれる。
を示すブロック終了信号EOBを入力すると、1画像ブロ
ックの8×8画素分のデータを順次指示し得る入力アド
レスカウンタ信号Iadrをアドレス生成回路36に加え、
これに応答してアドレス生成回路36からアドレス生成
回路31へと読み出しアドレス信号Radisが供給され、
このアドレス生成回路31から前段第1メモリ21aへ
と読み出し用のアドレスAddressが指示されて、この前
段第1メモリ21aからデータブロックが出力され、こ
のデータブロックがそのデータ配列を変更されてリオー
ダ部37に書き込まれる。
【0070】ここで、データブロックが1画像ブロック
の8×8画素分のデータで満たされていなければ、満た
されていない分を「0」に置き換えねばならない。この
ために、フラグレジスタアレイ33にも、入力アドレス
カウンタ信号Iadrを加え、アドレス信号adrinを出力さ
せる。このフラグレジスタアレイ33からアドレス信号
adrinが出力される限り、前段第1メモリ21aからデ
ータブロックが出力される。入力アドレスカウンタ信号
Iadrが1画像ブロックの8×8画素分のデータを順次指
示するものであるから、入力アドレスカウンタ信号Iadr
の途中で、前段第1メモリ21aからのデータブロック
が途絶えると、データブロックが1画像ブロックの8×
8画素分のデータで満たされていないことになり、フラ
グレジスタアレイ33からのアドレス信号adrinも途絶
える。そこで、入力アドレスカウンタ信号Iadrの途中
で、フラグレジスタアレイ33からのアドレス信号adri
nが途絶えたときには、フラッグFreg2を「0」に切り換
え、入力アドレスカウンタ信号Iadrが終了するまで、デ
ータブロックに引き続いて、「0」をリオーダ部37に
書き込み、このリオーダ部37内のデータを1画像ブロ
ックの8×8画素分のデータで満たす。
の8×8画素分のデータで満たされていなければ、満た
されていない分を「0」に置き換えねばならない。この
ために、フラグレジスタアレイ33にも、入力アドレス
カウンタ信号Iadrを加え、アドレス信号adrinを出力さ
せる。このフラグレジスタアレイ33からアドレス信号
adrinが出力される限り、前段第1メモリ21aからデ
ータブロックが出力される。入力アドレスカウンタ信号
Iadrが1画像ブロックの8×8画素分のデータを順次指
示するものであるから、入力アドレスカウンタ信号Iadr
の途中で、前段第1メモリ21aからのデータブロック
が途絶えると、データブロックが1画像ブロックの8×
8画素分のデータで満たされていないことになり、フラ
グレジスタアレイ33からのアドレス信号adrinも途絶
える。そこで、入力アドレスカウンタ信号Iadrの途中
で、フラグレジスタアレイ33からのアドレス信号adri
nが途絶えたときには、フラッグFreg2を「0」に切り換
え、入力アドレスカウンタ信号Iadrが終了するまで、デ
ータブロックに引き続いて、「0」をリオーダ部37に
書き込み、このリオーダ部37内のデータを1画像ブロ
ックの8×8画素分のデータで満たす。
【0071】このリオーダ部37内のデータは、後に述
べる前段演算部24による演算のために、4ビット×2
ワードずつにスライスされて、各スライスデータISLVa
が前段演算部24に送出される。
べる前段演算部24による演算のために、4ビット×2
ワードずつにスライスされて、各スライスデータISLVa
が前段演算部24に送出される。
【0072】一方、入力状態部35は、データブロック
の終了を示すブロック終了信号EOBに応答して、1画像
ブロックの8×8画素分のデータを順次指示する入力ア
ドレスカウンタ信号Iadrを出力するだけでなく、前段第
1メモリ21a及び前段第2メモリ22aの状態、つま
り両者が空である状態ST0、いずれかがデータで満たさ
れている状態ST1、両者がデータで満たされている状態S
T2を判定し、状態ST2になると、前段のIQ部13への
ビジー信号xbusy0をアクティブにしている。
の終了を示すブロック終了信号EOBに応答して、1画像
ブロックの8×8画素分のデータを順次指示する入力ア
ドレスカウンタ信号Iadrを出力するだけでなく、前段第
1メモリ21a及び前段第2メモリ22aの状態、つま
り両者が空である状態ST0、いずれかがデータで満たさ
れている状態ST1、両者がデータで満たされている状態S
T2を判定し、状態ST2になると、前段のIQ部13への
ビジー信号xbusy0をアクティブにしている。
【0073】この様な各状態の判定は、図6に示す各遷
移条件に基づいて行われる。この図6から明らかな様
に、入力状態35は、初期の状態で、待機していれば、
両者が空である状態ST0であると判定し、ブロック終了
信号EOBがアクティブになると、いずれかがデータで満
たされている状態ST1であると判定し、再びブロック終
了信号EOBがアクティブになり、入力アドレスカウンタ
信号Iadr<63、つまり1画像ブロックの8×8画素分
のデータを順次指示する入力アドレスカウンタ信号Iadr
の出力を終了していなければ、両者がデータで満たされ
ている状態ST2であると判定する。また、状態ST2のとき
に、入力アドレスカウンタ信号Iadr=63、つまり入力
アドレスカウンタ信号Iadrの出力を終了すれば、いずれ
かがデータで満たされている状態ST1であると判定し、
更に状態ST1のときに、再び入力アドレスカウンタ信号I
adr=63となり、かつブロック終了信号EOBが非アクテ
ィブであれば、両者が空である状態ST0であると判定す
る。
移条件に基づいて行われる。この図6から明らかな様
に、入力状態35は、初期の状態で、待機していれば、
両者が空である状態ST0であると判定し、ブロック終了
信号EOBがアクティブになると、いずれかがデータで満
たされている状態ST1であると判定し、再びブロック終
了信号EOBがアクティブになり、入力アドレスカウンタ
信号Iadr<63、つまり1画像ブロックの8×8画素分
のデータを順次指示する入力アドレスカウンタ信号Iadr
の出力を終了していなければ、両者がデータで満たされ
ている状態ST2であると判定する。また、状態ST2のとき
に、入力アドレスカウンタ信号Iadr=63、つまり入力
アドレスカウンタ信号Iadrの出力を終了すれば、いずれ
かがデータで満たされている状態ST1であると判定し、
更に状態ST1のときに、再び入力アドレスカウンタ信号I
adr=63となり、かつブロック終了信号EOBが非アクテ
ィブであれば、両者が空である状態ST0であると判定す
る。
【0074】また、入力状態部35は、後段からのビジ
ー信号xbusy2を入力すると、入力アドレスカウンタ信号
Iadrの出力を停止するものの、状態ST2になるまでは、
ビジー信号xbusy0をアクティブにせず、状態ST2になっ
てから、ビジー信号xbusy0をアクティブにする。これに
よって、前段第1メモリ21a及び前段第2メモリ22
aが共にデータで満たされるまで、前段からのデータブ
ロックの送出が続行され、効率の良い動作が可能とな
る。
ー信号xbusy2を入力すると、入力アドレスカウンタ信号
Iadrの出力を停止するものの、状態ST2になるまでは、
ビジー信号xbusy0をアクティブにせず、状態ST2になっ
てから、ビジー信号xbusy0をアクティブにする。これに
よって、前段第1メモリ21a及び前段第2メモリ22
aが共にデータで満たされるまで、前段からのデータブ
ロックの送出が続行され、効率の良い動作が可能とな
る。
【0075】出力状態部39は、図7に示す様に入力状
態部35からの入力アドレスカウンタ信号Iadrが一定の
値となるまで待機の状態ST0を保ち、引き続いて演算結
果を出力する状態ST1になると、出力アドレスカウンタ
信号Oadrを出力して、後段へのデータの出力を指示す
る。更に、出力状態部39は、出力アドレスカウンタ信
号Oadrの出力を終了してから、出力フラッグWaitFlagが
アクティブになるか、入力状態部35からの信号によっ
て状態ST0が指示されると、待機の状態ST0に戻る。
態部35からの入力アドレスカウンタ信号Iadrが一定の
値となるまで待機の状態ST0を保ち、引き続いて演算結
果を出力する状態ST1になると、出力アドレスカウンタ
信号Oadrを出力して、後段へのデータの出力を指示す
る。更に、出力状態部39は、出力アドレスカウンタ信
号Oadrの出力を終了してから、出力フラッグWaitFlagが
アクティブになるか、入力状態部35からの信号によっ
て状態ST0が指示されると、待機の状態ST0に戻る。
【0076】また、出力状態部39は、後段からのビジ
ー信号xbusy2を入力すると、出力アドレスカウンタ信号
Oadrの出力を停止する。
ー信号xbusy2を入力すると、出力アドレスカウンタ信号
Oadrの出力を停止する。
【0077】この出力アドレスカウンタ信号Oadrは、ア
ドレス信号に変換されて、このアドレス信号が後段へと
出力される。
ドレス信号に変換されて、このアドレス信号が後段へと
出力される。
【0078】制御信号生成部40は、入力状態部35か
らの入力アドレスカウンタ信号Iadrに基づいて制御信号
Controlを形成し、この制御信号Controlを出力する。
らの入力アドレスカウンタ信号Iadrに基づいて制御信号
Controlを形成し、この制御信号Controlを出力する。
【0079】ブロック番号制御部41は、前段からブロ
ック番号信号bkinを入力し、ブロック番号信号vbkoutを
後段へと送出する。
ック番号信号bkinを入力し、ブロック番号信号vbkoutを
後段へと送出する。
【0080】なお、前段制御部23における各レジス
タ、各フラッグレジスタアレイ及び各アドレス生成部の
動作条件を図8、図9、図10及び図11に示してお
く。
タ、各フラッグレジスタアレイ及び各アドレス生成部の
動作条件を図8、図9、図10及び図11に示してお
く。
【0081】また、ここでは、前段制御部23を示して
いるが、後段制御部26も略同様の構成であり、両者の
違いとしては、前段制御部23には12ビット/1画素
のデータブロックが入力されるのに対して、後段制御部
26には16ビット/1画素のデータブロックが入力さ
れ、また後段制御部26では各フラグレジスタアレイ3
3,34が省略される。
いるが、後段制御部26も略同様の構成であり、両者の
違いとしては、前段制御部23には12ビット/1画素
のデータブロックが入力されるのに対して、後段制御部
26には16ビット/1画素のデータブロックが入力さ
れ、また後段制御部26では各フラグレジスタアレイ3
3,34が省略される。
【0082】図12は、この画像処理装置のIDCT部
14における前段演算部24の構成を示している。この
前段演算部24は、先に述べた様にデータブロックに対
して1次元のIDCT(行方向)を施すものであって、
この1次元のIDCTをDA(Distributed Arithmeti
c)法によって行っている。このDA法のために、前段
制御部23では、先に述べた様に各リオーダ部37,3
8によってデータブロックを4ビット×2ワードずつに
スライスし、各スライスデータISLVaを前段演算部24
に送出している。
14における前段演算部24の構成を示している。この
前段演算部24は、先に述べた様にデータブロックに対
して1次元のIDCT(行方向)を施すものであって、
この1次元のIDCTをDA(Distributed Arithmeti
c)法によって行っている。このDA法のために、前段
制御部23では、先に述べた様に各リオーダ部37,3
8によってデータブロックを4ビット×2ワードずつに
スライスし、各スライスデータISLVaを前段演算部24
に送出している。
【0083】これらのスライスデータISLVaは、前段演
算部24の各積和演算処理部51〜54の列、及び各積
和演算処理部55〜58の列のいずれかに与えられる。
算部24の各積和演算処理部51〜54の列、及び各積
和演算処理部55〜58の列のいずれかに与えられる。
【0084】各積和演算処理部51〜54の列は、スラ
イスデータISLVaを与えられると、次式(6)の積和演
算をDA法によって行う。同様に、各積和演算処理部5
5〜58の列は、スライスデータISLVaを与えられる
と、次式(7)の積和演算をDA法によって行う。これ
らの式(6),(7)の積和演算は、上式(5)の変形
であり、1次元のIDCTを表している。
イスデータISLVaを与えられると、次式(6)の積和演
算をDA法によって行う。同様に、各積和演算処理部5
5〜58の列は、スライスデータISLVaを与えられる
と、次式(7)の積和演算をDA法によって行う。これ
らの式(6),(7)の積和演算は、上式(5)の変形
であり、1次元のIDCTを表している。
【0085】
【数6】
【0086】
【数7】
【0087】ただし、Ci=cos(iπ/16)である。
【0088】この様な演算を行うと、前段演算部24
は、その演算結果を20ビット分のタイミングを遅らせ
てから前段バタフライ演算部25に送出する。
は、その演算結果を20ビット分のタイミングを遅らせ
てから前段バタフライ演算部25に送出する。
【0089】図13は、前段演算部24の各積和演算処
理部51〜54を示している。ここでは、各スライスデ
ータISLVaを2ワードずつ入力し、これらのスライスデ
ータISLVaについて、各部分積を同時に求めるので、上
式(6)における係数行列C4,C2,……に対応する各デ
ータを記憶した各ROM61,62を備えている。
理部51〜54を示している。ここでは、各スライスデ
ータISLVaを2ワードずつ入力し、これらのスライスデ
ータISLVaについて、各部分積を同時に求めるので、上
式(6)における係数行列C4,C2,……に対応する各デ
ータを記憶した各ROM61,62を備えている。
【0090】2ワードの各スライスデータISLVaは、各
ROM61,62のアドレスとして入力され、これらの
ROM61,62からそれぞれの部分積が出力される。
これらの部分積を加算器63で加算して、この和を1段
目のレジスタ64に蓄え、次の2ワードの各スライスデ
ータISLVaの入力の段階で、この和を加算器65を介し
て2段目のレジスタ66に蓄え、更に次の段階で、1段
目と2段目のレジスタ64,66の和を加算して2段目
のレジスタ66に蓄え、ここから出力する。
ROM61,62のアドレスとして入力され、これらの
ROM61,62からそれぞれの部分積が出力される。
これらの部分積を加算器63で加算して、この和を1段
目のレジスタ64に蓄え、次の2ワードの各スライスデ
ータISLVaの入力の段階で、この和を加算器65を介し
て2段目のレジスタ66に蓄え、更に次の段階で、1段
目と2段目のレジスタ64,66の和を加算して2段目
のレジスタ66に蓄え、ここから出力する。
【0091】各部分積の加算は、下位ビットから行って
おり、2段目のレジスタ66の和を加算器65に戻すと
きに、2ビットだけシフトしてから加算を行う。また、
前段バタフライ演算部25で丸め処理を行うため、この
演算結果に0.5を加える必要があり、その定数を各積
和演算処理部51〜54で加算している。更に、下位の
2ビットについては、ビット精度を持たせるため、2×
2=4ビットだけ保持するための各レジスタlowregを設
けており、これらのレジスタlowregと2段目のレジスタ
66を合わせた20ビットを演算結果として出力してい
る。この20ビットである理由は、精度を評価した結果
である。
おり、2段目のレジスタ66の和を加算器65に戻すと
きに、2ビットだけシフトしてから加算を行う。また、
前段バタフライ演算部25で丸め処理を行うため、この
演算結果に0.5を加える必要があり、その定数を各積
和演算処理部51〜54で加算している。更に、下位の
2ビットについては、ビット精度を持たせるため、2×
2=4ビットだけ保持するための各レジスタlowregを設
けており、これらのレジスタlowregと2段目のレジスタ
66を合わせた20ビットを演算結果として出力してい
る。この20ビットである理由は、精度を評価した結果
である。
【0092】また、後段制御部26からのビジー信号xb
usy2がアクティブになると、各レジスタからの出力が中
断される。
usy2がアクティブになると、各レジスタからの出力が中
断される。
【0093】図14は、前段演算部24の各積和演算処
理部55〜58を示している。これらの演算処理部55
〜58は、図13の各演算処理部51〜54と略同等の
構成であるが、2段目のレジスタ66の初期値を「0」
に設定している点が異なる。
理部55〜58を示している。これらの演算処理部55
〜58は、図13の各演算処理部51〜54と略同等の
構成であるが、2段目のレジスタ66の初期値を「0」
に設定している点が異なる。
【0094】なお、ここでは、前段演算部24を示して
いるが、後段演算部27も略同様の構成でり、両者の違
いとしては、各積和演算処理部51〜54、及び各積和
演算処理部55〜58の構成にある。後段演算部27の
各積和演算処理部51〜54は、図15に示す様に構成
されており、図13の各演算処理部51〜54と異なる
点は定数を2段目のレジスタ66に蓄えることなく加算
し、かつ精度獲得のため加算している定数が異なり、従
って加算するビット数が異なる。更に、後段演算部27
の各積和演算処理部55〜58は、図16に示す様に構
成されており、図14の各演算処理部55〜58と異な
る点は定数の加算部分を除いたことにある。
いるが、後段演算部27も略同様の構成でり、両者の違
いとしては、各積和演算処理部51〜54、及び各積和
演算処理部55〜58の構成にある。後段演算部27の
各積和演算処理部51〜54は、図15に示す様に構成
されており、図13の各演算処理部51〜54と異なる
点は定数を2段目のレジスタ66に蓄えることなく加算
し、かつ精度獲得のため加算している定数が異なり、従
って加算するビット数が異なる。更に、後段演算部27
の各積和演算処理部55〜58は、図16に示す様に構
成されており、図14の各演算処理部55〜58と異な
る点は定数の加算部分を除いたことにある。
【0095】前段バタフライ演算部25は、図17に示
す様に構成されており、前段演算部24からの各データ
a,bを順次入力し、a+bの加算処理と、a−bの減
算処理を繰り返し、加算のときに「1」を加え、減算の
ときにはa−bに手を加えない。これは、a=α+p、
b=β+q(α,βは整数部、p,qは小数部)とする
と、図18(a),(b)のグラフの斜線の範囲で正確
に一致し、かつ簡単な回路で実現できるため、有効な方
法である。
す様に構成されており、前段演算部24からの各データ
a,bを順次入力し、a+bの加算処理と、a−bの減
算処理を繰り返し、加算のときに「1」を加え、減算の
ときにはa−bに手を加えない。これは、a=α+p、
b=β+q(α,βは整数部、p,qは小数部)とする
と、図18(a),(b)のグラフの斜線の範囲で正確
に一致し、かつ簡単な回路で実現できるため、有効な方
法である。
【0096】また、前段バタフライ演算部25は、加算
処理の結果の21ビットから16ビットへのビット切り
捨てを行い、減算処理の結果の21ビットから16ビッ
トへのビット切り捨てを行う。
処理の結果の21ビットから16ビットへのビット切り
捨てを行い、減算処理の結果の21ビットから16ビッ
トへのビット切り捨てを行う。
【0097】こうして求められた演算結果は、データ信
号vdataとして、後段制御部26へと送出される。
号vdataとして、後段制御部26へと送出される。
【0098】なお、後段バタフライ演算部28も、前段
バタフライ演算部25と同様の演算を行うが、ビット切
り捨てを行わない点が異なる。
バタフライ演算部25と同様の演算を行うが、ビット切
り捨てを行わない点が異なる。
【0099】この後段バタフライ演算部28でのビット
切り捨てを行わない代わりに、丸め処理部29は、後段
バタフライ演算部28からの演算結果の上位11ビット
を取って、9ビットのデータ信号idcoutを形成し、これ
を出力する。これは、−256<データ信号idcoutの値
<256に収めるためである。
切り捨てを行わない代わりに、丸め処理部29は、後段
バタフライ演算部28からの演算結果の上位11ビット
を取って、9ビットのデータ信号idcoutを形成し、これ
を出力する。これは、−256<データ信号idcoutの値
<256に収めるためである。
【0100】
【発明の効果】以上説明した様に、請求項1の発明によ
れば、複数のデータブロック、つまりマクロブロックを
構成する各データブロックを復号化して、画像ブロック
を形成しており、各ステップの処理を行う一連の各処理
部は、データブロックを受け取れないときに、ビジー信
号を前段に伝達して、ビジー信号を受け取ったときに、
後段へのデータブロックの伝達を中断するので、データ
ブロックを前段から後段へと速やかに伝達することがで
きる。
れば、複数のデータブロック、つまりマクロブロックを
構成する各データブロックを復号化して、画像ブロック
を形成しており、各ステップの処理を行う一連の各処理
部は、データブロックを受け取れないときに、ビジー信
号を前段に伝達して、ビジー信号を受け取ったときに、
後段へのデータブロックの伝達を中断するので、データ
ブロックを前段から後段へと速やかに伝達することがで
きる。
【0101】また、逆離散コサイン変換を行う処理部
は、複数のデータブロックを順次記憶しつつ、これらの
データブロックについて、逆離散コサイン変換を順次行
って、処理されたデータブロックを消去し、更なるデー
タブロックの記憶が不可能なときには、ビジー信号を前
段に送出している。これによって、各データブロック間
に時間間隔が入ることなく、各データブロックの処理を
連続的に行うことができる。
は、複数のデータブロックを順次記憶しつつ、これらの
データブロックについて、逆離散コサイン変換を順次行
って、処理されたデータブロックを消去し、更なるデー
タブロックの記憶が不可能なときには、ビジー信号を前
段に送出している。これによって、各データブロック間
に時間間隔が入ることなく、各データブロックの処理を
連続的に行うことができる。
【0102】請求項2に記載の様に、逆離散コサイン変
換を行う処理部として、1次元の逆離散コサイン変換を
2回繰り返しても構わない。
換を行う処理部として、1次元の逆離散コサイン変換を
2回繰り返しても構わない。
【図1】この発明の画像処理装置の第1実施形態を概略
的に示すブロック図
的に示すブロック図
【図2】図1の装置における各部の処理を示すタイミン
グチャート
グチャート
【図3】図1の装置におけるIDCT部を示すブロック
図
図
【図4】図3のIDCT部における各信号を示すタイミ
ングチャート
ングチャート
【図5】図4のIDCT部における前段制御部を示すブ
ロック図
ロック図
【図6】図5の前段制御部における入力状態部の遷移状
態を示す図
態を示す図
【図7】図5の前段制御部における出力状態部の遷移状
態を示す図
態を示す図
【図8】図5の前段制御部におけるレジスタの動作条件
を示す図
を示す図
【図9】図5の前段制御部における他のレジスタの動作
条件を示す図
条件を示す図
【図10】図5の前段制御部におけるフラグレジスタア
レイの動作条件を示す図
レイの動作条件を示す図
【図11】図5の前段制御部におけるアドレス生成部の
動作条件を示す図
動作条件を示す図
【図12】図4のIDCT部における前段演算部を示す
ブロック図
ブロック図
【図13】図12の前段演算部における積和演算処理部
を示すブロック図
を示すブロック図
【図14】図12の前段演算部における他の積和演算処
理部を示すブロック図
理部を示すブロック図
【図15】後段演算部における積和演算処理部を示すブ
ロック図
ロック図
【図16】後段演算部における他の積和演算処理部を示
すブロック図
すブロック図
【図17】図4のIDCT部における前段バタフライ演
算部を示すブロック図
算部を示すブロック図
【図18】(a)は図17の前段バタフライ演算部によ
る加算処理を説明するために用いたグラフ、(b)は図
17の前段バタフライ演算部による減算処理を説明する
ために用いたグラフ
る加算処理を説明するために用いたグラフ、(b)は図
17の前段バタフライ演算部による減算処理を説明する
ために用いたグラフ
【図19】MPEG規格に基づくIDCTの画像処理装
置を概略的に示すブロック図
置を概略的に示すブロック図
【図20】図19の画像処理装置における従来のIDC
T部を示すブロック図
T部を示すブロック図
【図21】図19の各部の処理を示すタイミングチャー
ト
ト
11 VLD部 12 IS部 13 IQ部 14 IDCT部 15 MC部 16 記憶部 17 制御部 21 第1メモリ 21a 前段第1メモリ 21b 後段第1メモリ 22 第2メモリ 22a 前段第2メモリ 22b 後段第2メモリ 23 前段制御部 24 前段演算部 25 前段バタフライ演算部 26 後段制御部 27 後段演算部 28 後段バタフライ演算部 29 丸め処理部
Claims (2)
- 【請求項1】 画像を分割してなる複数の画像ブロック
毎に、画像ブロックを符号化してなる複数のデータブロ
ックを入力し、これらのデータブロックを順次処理して
復号化する複数のステップを有し、これらのステップに
は、2次元の逆離散コサイン変換を含む画像処理装置に
おいて、 各ステップの処理を行う一連の各処理部を備え、各処理
部は、データブロックを受け取れないときに、ビジー信
号を前段に伝達して、ビジー信号を受け取ったときに、
後段へのデータブロックの伝達を中断し、 各処理部のうちの逆離散コサイン変換を行う処理部は、 複数のデータブロックを一旦記憶する記憶手段と、 記憶手段内の各データブロックについて、逆離散コサイ
ン変換を順次行う演算手段と、 記憶手段に各データブロックを順次記憶させ、この記憶
手段がデータブロックで満たされているときには、ビジ
ー信号を前段に送出する制御手段とを備える画像処理装
置。 - 【請求項2】 記憶手段は、第1及び第2記憶手段から
なり、第1及び第2記憶手段毎に、複数のデータブロッ
クを一旦記憶し、 演算手段は、1次元の逆離散コサイン変換を行う第1及
び第2演算手段からなり、 各データブロック毎に、データブロックを第1記憶手段
に記憶し、このデータブロックに対する1次元の逆離散
コサイン変換を第1演算手段によって行ってから、この
データブロックを第2記憶手段内に移し、このデータブ
ロックに対する1次元の逆離散コサイン変換を第2演算
手段によって行い、これによってデータブロックに対す
る2次元の逆離散コサイン変換を行う請求項1に記載の
画像処理装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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