JPH0851202A - 半導体双方向性スイッチおよびその駆動方法 - Google Patents
半導体双方向性スイッチおよびその駆動方法Info
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- JPH0851202A JPH0851202A JP6185704A JP18570494A JPH0851202A JP H0851202 A JPH0851202 A JP H0851202A JP 6185704 A JP6185704 A JP 6185704A JP 18570494 A JP18570494 A JP 18570494A JP H0851202 A JPH0851202 A JP H0851202A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 230000002457 bidirectional effect Effects 0.000 title claims abstract description 14
- 238000000034 method Methods 0.000 title claims description 9
- 239000000758 substrate Substances 0.000 claims abstract description 42
- 239000010410 layer Substances 0.000 claims description 37
- 239000002344 surface layer Substances 0.000 claims description 13
- 241001474791 Proboscis Species 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 8
- 238000002347 injection Methods 0.000 description 12
- 239000007924 injection Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 4
- 239000000969 carrier Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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Abstract
(57)【要約】
【目的】双方向性スイッチにおいて半導体基板を浮遊電
位にすることによって、高耐圧、低オン電圧、低ターン
オフ損失および高速スイッチング特性を得る。 【構成】電極を持たないｐ形基板１上にｎ領域２が設け
られ、このｎ領域２の上部の一部に一組の相対するｐウ
エル領域５１と５２およびｐ領域１１とが設けられ、さ
らに、このｐウエル領域内にｎ+ 領域４１と４２が設け
られ、ｐウエル領域の表面には絶縁膜６１と６２を介し
てゲート電極７１と７２が設けられ、ｎ+ 領域の表面の
一部とｐ+ コンタクト領域の表面には主電極８１と８２
が設けられている。
位にすることによって、高耐圧、低オン電圧、低ターン
オフ損失および高速スイッチング特性を得る。 【構成】電極を持たないｐ形基板１上にｎ領域２が設け
られ、このｎ領域２の上部の一部に一組の相対するｐウ
エル領域５１と５２およびｐ領域１１とが設けられ、さ
らに、このｐウエル領域内にｎ+ 領域４１と４２が設け
られ、ｐウエル領域の表面には絶縁膜６１と６２を介し
てゲート電極７１と７２が設けられ、ｎ+ 領域の表面の
一部とｐ+ コンタクト領域の表面には主電極８１と８２
が設けられている。
Description
【０００１】
【産業上の利用分野】この発明は電力変換機器などに使
用される電圧駆動自己消弧形の半導体双方向性スイッチ
およびその駆動方法に関する。
用される電圧駆動自己消弧形の半導体双方向性スイッチ
およびその駆動方法に関する。
【０００２】
【従来の技術】図５は従来の電圧駆動自己消弧形双方向
性スイッチの例で、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮ
Ｓ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯ
Ｌ．ＥＤ−２７，ＮＯ．２，ｐｐ３８０─３８７に記載
されたＴＲＩＭＯＳとよばれている素子の断面構造を示
す。この素子の構造は横型ＤＭＯＳＦＥＴを逆直列に接
続したものと考えることができるが、動作としては双方
向性ＭＯＳサイリスタと考えられる。同図において、ｎ
形半導体領域（ｎ- 領域）２の上部の一部に設けられた
１組の相対する第１のｐ形ウエル領域（ｐウエル領域）
３１と第２のｐ形ウエル領域３２が形成され、これらの
ｐウエル領域の上部の一部に一対の高濃度ｎ形半導体領
域（ｎ+ 領域）４１と４２が設けられ、このｎ+ 領域４
１と４２の一部に接しｐウエル領域３１と３２の内側に
高濃度ｐ形コンタクト領域（ｐ+ コンタクト領域）５１
と５２を含んでいる。また、ｐウエル領域３１と３２の
間のｎ - 領域２の中央部に中濃度ｎ形半導体領域（ｎ領
域）１２が設けられている。ｎ + 領域４１または４２と
ｎ- 領域２に挟まれたｐウエル領域３１と３２上に絶縁
膜（ゲート酸化膜など）を介してゲート電極７１と７２
が設けられ、これらのゲート電極は共通のゲート端子Ｇ
と接続している。また、ｎ+ 領域４１と４２はｐ + コン
タクト領域５１と５２にそれぞれ第１主電極８１と第２
主電極８２により接続され、これらの主電極は主端子Ｔ
１およびＴ２にそれぞれ接続している。上記のｎ- 領域
２は荷電粒子（電子および正孔）のドリフト領域を示
す。前記で説明した構造は横型ＤＭＯＳＦＥＴを逆直列
に接続したものと考えることができるが、動作としては
バイポーラモードも含むため、双方向性ＩＧＢＴあるい
はサイリスタとして考えられる。即ち、いま第１主電極
Ｔ１に負電位，第２主電極Ｔ２に正電位を印加した場合
を考える。主電極Ｔ１に対して正のしきい値以上の電圧
をゲート端子Ｇに印加するとゲート電極７１直下のｐウ
エル領域３１の表面に反転層が形成され、ｎ+ 領域４１
からｎ- 領域２に電子が注入される。この反転層は通常
チャネルと呼ばれている。この電子の注入により第２主
電極Ｔ２側のｐウエル領域３２より正孔が注入される。
さらにこの正孔電流がｐウエル領域３１に流れ込むとｐ
ウエル領域３１の抵抗による電位降下でｎ+ 領域４１と
の接合が順方向にバイアスされ、ｎ+ 領域４１からの電
子の注入を招き、ゲート端子Ｇにしきい値以上の電圧を
印加しなくてもオン状態を維持しサイリスタ動作を行
う。また、この素子は主電極Ｔ１およびＴ２が対称であ
るため双方向性スイッチとして使用できる。図６は従来
の一方向性高耐圧スイッチの例でｎ領域１２に相当する
領域をｐウエル領域３１と３２の外側に包むように設け
て、ｎ- 領域２を短縮している所謂リーチスルータイプ
の構造を示している。
性スイッチの例で、ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮ
Ｓ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯ
Ｌ．ＥＤ−２７，ＮＯ．２，ｐｐ３８０─３８７に記載
されたＴＲＩＭＯＳとよばれている素子の断面構造を示
す。この素子の構造は横型ＤＭＯＳＦＥＴを逆直列に接
続したものと考えることができるが、動作としては双方
向性ＭＯＳサイリスタと考えられる。同図において、ｎ
形半導体領域（ｎ- 領域）２の上部の一部に設けられた
１組の相対する第１のｐ形ウエル領域（ｐウエル領域）
３１と第２のｐ形ウエル領域３２が形成され、これらの
ｐウエル領域の上部の一部に一対の高濃度ｎ形半導体領
域（ｎ+ 領域）４１と４２が設けられ、このｎ+ 領域４
１と４２の一部に接しｐウエル領域３１と３２の内側に
高濃度ｐ形コンタクト領域（ｐ+ コンタクト領域）５１
と５２を含んでいる。また、ｐウエル領域３１と３２の
間のｎ - 領域２の中央部に中濃度ｎ形半導体領域（ｎ領
域）１２が設けられている。ｎ + 領域４１または４２と
ｎ- 領域２に挟まれたｐウエル領域３１と３２上に絶縁
膜（ゲート酸化膜など）を介してゲート電極７１と７２
が設けられ、これらのゲート電極は共通のゲート端子Ｇ
と接続している。また、ｎ+ 領域４１と４２はｐ + コン
タクト領域５１と５２にそれぞれ第１主電極８１と第２
主電極８２により接続され、これらの主電極は主端子Ｔ
１およびＴ２にそれぞれ接続している。上記のｎ- 領域
２は荷電粒子（電子および正孔）のドリフト領域を示
す。前記で説明した構造は横型ＤＭＯＳＦＥＴを逆直列
に接続したものと考えることができるが、動作としては
バイポーラモードも含むため、双方向性ＩＧＢＴあるい
はサイリスタとして考えられる。即ち、いま第１主電極
Ｔ１に負電位，第２主電極Ｔ２に正電位を印加した場合
を考える。主電極Ｔ１に対して正のしきい値以上の電圧
をゲート端子Ｇに印加するとゲート電極７１直下のｐウ
エル領域３１の表面に反転層が形成され、ｎ+ 領域４１
からｎ- 領域２に電子が注入される。この反転層は通常
チャネルと呼ばれている。この電子の注入により第２主
電極Ｔ２側のｐウエル領域３２より正孔が注入される。
さらにこの正孔電流がｐウエル領域３１に流れ込むとｐ
ウエル領域３１の抵抗による電位降下でｎ+ 領域４１と
の接合が順方向にバイアスされ、ｎ+ 領域４１からの電
子の注入を招き、ゲート端子Ｇにしきい値以上の電圧を
印加しなくてもオン状態を維持しサイリスタ動作を行
う。また、この素子は主電極Ｔ１およびＴ２が対称であ
るため双方向性スイッチとして使用できる。図６は従来
の一方向性高耐圧スイッチの例でｎ領域１２に相当する
領域をｐウエル領域３１と３２の外側に包むように設け
て、ｎ- 領域２を短縮している所謂リーチスルータイプ
の構造を示している。
【０００３】
【発明が解決しようとする課題】この素子において、高
耐圧を実現するには図５のｎ- 領域２を高比抵抗にする
必要があり、高比抵抗にすると低い電圧でも空乏層端１
３が伸長し、空乏層のストッパーの働きをするｎ領域１
２を越えて、高電位側のｐウエル領域３２に到達し所謂
パンチスルー現象が発生し、素子は阻止状態が維持出来
なくなる。これを防ぐために図５のｎ- 領域２を長くす
ると、荷電粒子のドリフト領域が長くなり、素子のオン
電圧が増加するという不都合が生じる。バイポーラモー
ドで動作する素子に対しオン電圧を低減するには、通
常、図６の様なリーチスルータイプの素子設計を行う。
これは空乏層のストッパーの働きをするｎ領域１２を設
けることにより、ｎ- 領域２の短縮を図りながらパンチ
スルー現象を防止できる。しかし、この構造はｐウエル
領域３２周辺に設けたｎ領域１２でゲートしきい値が増
加し、導通時にゲート電圧を異常に高くせねばならず、
双方向性スイッチでは実用的でない。さらに、２つのゲ
ート電極７１と７２が共通接続されているため、基準電
位側の主電極Ｔ１に対しゲート電位を与えると他方の高
電位側主電極Ｔ２とゲート電極８２との間の電位が大き
くなりゲート酸化膜が破壊するという不都合が生じる。
このため、従来素子は高耐圧には不向きで中耐圧程度の
応用に限定される。
耐圧を実現するには図５のｎ- 領域２を高比抵抗にする
必要があり、高比抵抗にすると低い電圧でも空乏層端１
３が伸長し、空乏層のストッパーの働きをするｎ領域１
２を越えて、高電位側のｐウエル領域３２に到達し所謂
パンチスルー現象が発生し、素子は阻止状態が維持出来
なくなる。これを防ぐために図５のｎ- 領域２を長くす
ると、荷電粒子のドリフト領域が長くなり、素子のオン
電圧が増加するという不都合が生じる。バイポーラモー
ドで動作する素子に対しオン電圧を低減するには、通
常、図６の様なリーチスルータイプの素子設計を行う。
これは空乏層のストッパーの働きをするｎ領域１２を設
けることにより、ｎ- 領域２の短縮を図りながらパンチ
スルー現象を防止できる。しかし、この構造はｐウエル
領域３２周辺に設けたｎ領域１２でゲートしきい値が増
加し、導通時にゲート電圧を異常に高くせねばならず、
双方向性スイッチでは実用的でない。さらに、２つのゲ
ート電極７１と７２が共通接続されているため、基準電
位側の主電極Ｔ１に対しゲート電位を与えると他方の高
電位側主電極Ｔ２とゲート電極８２との間の電位が大き
くなりゲート酸化膜が破壊するという不都合が生じる。
このため、従来素子は高耐圧には不向きで中耐圧程度の
応用に限定される。
【０００４】この発明の目的は、前記の問題点を解決
し、高耐圧、低オン電圧、低ターンオフ損失および高速
スイッチングを実現し、高性能な半導体双方向性スイッ
チおよびその駆動方法を提供することにある。
し、高耐圧、低オン電圧、低ターンオフ損失および高速
スイッチングを実現し、高性能な半導体双方向性スイッ
チおよびその駆動方法を提供することにある。
【０００５】
【課題を解決するための手段】この発明は前記の目的を
達成するために、第１導電形半導体基板上に設けられた
第２導電形半導体領域と、該第２導電形半導体領域の表
層の一部に設けられた少なくとも１組の相対する第１お
よび第２の第１導電形ウエル領域と、該第１導電形ウエ
ル領域の表層の一部に設けられた第２導電形高濃度半導
体領域と、前記相対する第１および第２の第１導電形ウ
エル領域に挟まれた前記第２導電形半導体領域の表層の
一部に設けられた少なくとも１つの第１導電形半導体領
域と、前記第２導電形高濃度半導体領域と前記第２導電
形半導体領域との間の前記第１および第２のそれぞれの
第１導電形ウエル領域上に絶縁層を介してそれぞれ設け
られた第１および第２のゲート電極と、前記第１および
第２の第１導電形ウエル領域と前記第２導電形高濃度半
導体領域とをそれぞれ電気的に接続する第１および第２
の主電極を有し、前記第１導電形半導体基板をフローテ
ングとする。また、第１導電形半導体基板上に設けられ
た第２導電形半導体領域と、該第２導電形半導体領域の
表層の一部に設けられた少なくとも１組の相対する第１
および第２の第１導電形ウエル領域と、該第１導電形ウ
エル領域の表層の一部に設けられた第２導電形高濃度半
導体領域と、前記相対する第１および第２の第１導電形
ウエル領域に挟まれた前記第２導電形半導体領域の表層
の一部に設けられた少なくとも１つの第１導電形半導体
領域と、前記第１導電形ウエル領域に最も近い該第１導
電形半導体領域と前記第２導電形高濃度領域とに挟まれ
た前記第２導電形半導体領域と前記第１および第２のそ
れぞれの第１導電形ウエル領域上に絶縁層を介して形成
された第１および第２のゲート電極と、前記第１および
第２のそれぞれの第１導電形ウエル領域と前記第２導電
形高濃度半導体領域とをそれぞれ電気的に接続する第１
および第２の主電極を有し、前記第１導電形半導体基板
をフローテングとすると効果的である。また、この素子
の駆動方法は第１のゲート電極にゲートしきい値以上の
電圧を印加し、０または所定の遅延時間の後に第２のゲ
ート電極にゲートしきい値以下の電圧を印加して素子を
オンさせ、第２のゲート電極にゲートしきい値以上の電
圧を印加し、０または所定の遅延時間の後、第１のゲー
ト電極にゲートしきい値以下の電圧を印加して素子をオ
フさせる。さらに、第１のゲート電極にゲートしきい値
以上の電圧を印加し、０または所定の遅延時間の後に第
２のゲート電極に第２導電型半導体領域の表面に反転層
が形成される電圧を印加して素子をオンさせ、第２のゲ
ート電極にゲートしきい値以上の電圧を印加し、０また
は所定の遅延時間の後に第１のゲート電極にゲートしき
い値以下の電圧を印加して素子をオフさせてもよい。
達成するために、第１導電形半導体基板上に設けられた
第２導電形半導体領域と、該第２導電形半導体領域の表
層の一部に設けられた少なくとも１組の相対する第１お
よび第２の第１導電形ウエル領域と、該第１導電形ウエ
ル領域の表層の一部に設けられた第２導電形高濃度半導
体領域と、前記相対する第１および第２の第１導電形ウ
エル領域に挟まれた前記第２導電形半導体領域の表層の
一部に設けられた少なくとも１つの第１導電形半導体領
域と、前記第２導電形高濃度半導体領域と前記第２導電
形半導体領域との間の前記第１および第２のそれぞれの
第１導電形ウエル領域上に絶縁層を介してそれぞれ設け
られた第１および第２のゲート電極と、前記第１および
第２の第１導電形ウエル領域と前記第２導電形高濃度半
導体領域とをそれぞれ電気的に接続する第１および第２
の主電極を有し、前記第１導電形半導体基板をフローテ
ングとする。また、第１導電形半導体基板上に設けられ
た第２導電形半導体領域と、該第２導電形半導体領域の
表層の一部に設けられた少なくとも１組の相対する第１
および第２の第１導電形ウエル領域と、該第１導電形ウ
エル領域の表層の一部に設けられた第２導電形高濃度半
導体領域と、前記相対する第１および第２の第１導電形
ウエル領域に挟まれた前記第２導電形半導体領域の表層
の一部に設けられた少なくとも１つの第１導電形半導体
領域と、前記第１導電形ウエル領域に最も近い該第１導
電形半導体領域と前記第２導電形高濃度領域とに挟まれ
た前記第２導電形半導体領域と前記第１および第２のそ
れぞれの第１導電形ウエル領域上に絶縁層を介して形成
された第１および第２のゲート電極と、前記第１および
第２のそれぞれの第１導電形ウエル領域と前記第２導電
形高濃度半導体領域とをそれぞれ電気的に接続する第１
および第２の主電極を有し、前記第１導電形半導体基板
をフローテングとすると効果的である。また、この素子
の駆動方法は第１のゲート電極にゲートしきい値以上の
電圧を印加し、０または所定の遅延時間の後に第２のゲ
ート電極にゲートしきい値以下の電圧を印加して素子を
オンさせ、第２のゲート電極にゲートしきい値以上の電
圧を印加し、０または所定の遅延時間の後、第１のゲー
ト電極にゲートしきい値以下の電圧を印加して素子をオ
フさせる。さらに、第１のゲート電極にゲートしきい値
以上の電圧を印加し、０または所定の遅延時間の後に第
２のゲート電極に第２導電型半導体領域の表面に反転層
が形成される電圧を印加して素子をオンさせ、第２のゲ
ート電極にゲートしきい値以上の電圧を印加し、０また
は所定の遅延時間の後に第１のゲート電極にゲートしき
い値以下の電圧を印加して素子をオフさせてもよい。
【０００６】
【作用】電極がない浮遊電位状態（フローティング）の
ｐ形半導体基板（ｐ- 基板）を有する前記素子では、低
電位側ｐウエル領域から伸びる空乏層端がｐ- 基板に到
達すると低電位側主電極と高電位側主電極の間の電位に
なり、また、ｐ- 基板にも空乏層が伸びる。そのため、
ｐ- 基板が低電位側ｐウエル領域と電気的に接続されて
いる場合およびｐ- 基板がない場合に比べ、ｐ- 基板側
からｎ- 領域に伸びる空乏層端の伸びは小さくなり、高
電位側ｐウエル領域に到達しにくくなり、所謂、パンチ
スルー現象が発生しにくくなるため、素子を高電圧化で
きる。さらに、前記素子は導通時には低電位側ＭＯＳＦ
ＥＴをオンさせ、高電位側ｐウエル領域からｎ- 領域へ
の正孔の注入を起こすことにより、所謂、バイポーラモ
ードになり、低オン電圧にでき、電流遮断時には高電位
側ＭＯＳＦＥＴをオンさせ、高電位側ｐウエル領域から
ｎ- 領域への正孔の注入を停止することにより、ユニポ
ーラモードになり、低ターンオフ損失および高速スイッ
チングにできる。つぎに、前記素子の動作について述べ
る。第１主電極の電位が第２主電極の電位より低い場
合、第１ゲート電極にゲートしきい値以上の電圧を印加
し、低電圧側ＭＯＳＦＥＴをオンし、０または有限の遅
延時間の後に第２ゲート電極にゲートしきい値以下の電
圧を印加することで、高電圧側ＭＯＳＦＥＴをオフし、
ｐウエル領域からの少数キャリアの注入を起こさせ、素
子をオン状態にする。つぎに、第２ゲート電極にゲート
しきい値以上の電圧を印加することにより高電位側ＭＯ
ＳＦＥＴをオンして、前記少数キャリアの注入を停止さ
せ、０または有限の遅延時間の後第１ゲート電極にゲー
トしきい値以下の電圧を印加し、低電位側ＭＯＳＦＥＴ
をオフし、素子をオフ状態にする。また、ｐウエル領域
とｐ領域に挟まれたｎ - 領域上にゲート電極が配設され
ている素子ではこのｎ- 領域に反転層が形成される電圧
をゲート電極に印加することによりｐ領域からの少数キ
ャリアの注入が加わり、より一層のオン電圧の低減が図
れる。また、第１主電極の電位が第２主電極の電位より
高い場合は、第１ゲート電極と第２ゲート電極の働きを
入れ換えることで、同様の動作をする。
ｐ形半導体基板（ｐ- 基板）を有する前記素子では、低
電位側ｐウエル領域から伸びる空乏層端がｐ- 基板に到
達すると低電位側主電極と高電位側主電極の間の電位に
なり、また、ｐ- 基板にも空乏層が伸びる。そのため、
ｐ- 基板が低電位側ｐウエル領域と電気的に接続されて
いる場合およびｐ- 基板がない場合に比べ、ｐ- 基板側
からｎ- 領域に伸びる空乏層端の伸びは小さくなり、高
電位側ｐウエル領域に到達しにくくなり、所謂、パンチ
スルー現象が発生しにくくなるため、素子を高電圧化で
きる。さらに、前記素子は導通時には低電位側ＭＯＳＦ
ＥＴをオンさせ、高電位側ｐウエル領域からｎ- 領域へ
の正孔の注入を起こすことにより、所謂、バイポーラモ
ードになり、低オン電圧にでき、電流遮断時には高電位
側ＭＯＳＦＥＴをオンさせ、高電位側ｐウエル領域から
ｎ- 領域への正孔の注入を停止することにより、ユニポ
ーラモードになり、低ターンオフ損失および高速スイッ
チングにできる。つぎに、前記素子の動作について述べ
る。第１主電極の電位が第２主電極の電位より低い場
合、第１ゲート電極にゲートしきい値以上の電圧を印加
し、低電圧側ＭＯＳＦＥＴをオンし、０または有限の遅
延時間の後に第２ゲート電極にゲートしきい値以下の電
圧を印加することで、高電圧側ＭＯＳＦＥＴをオフし、
ｐウエル領域からの少数キャリアの注入を起こさせ、素
子をオン状態にする。つぎに、第２ゲート電極にゲート
しきい値以上の電圧を印加することにより高電位側ＭＯ
ＳＦＥＴをオンして、前記少数キャリアの注入を停止さ
せ、０または有限の遅延時間の後第１ゲート電極にゲー
トしきい値以下の電圧を印加し、低電位側ＭＯＳＦＥＴ
をオフし、素子をオフ状態にする。また、ｐウエル領域
とｐ領域に挟まれたｎ - 領域上にゲート電極が配設され
ている素子ではこのｎ- 領域に反転層が形成される電圧
をゲート電極に印加することによりｐ領域からの少数キ
ャリアの注入が加わり、より一層のオン電圧の低減が図
れる。また、第１主電極の電位が第２主電極の電位より
高い場合は、第１ゲート電極と第２ゲート電極の働きを
入れ換えることで、同様の動作をする。
【０００７】
【実施例】図１は本発明の第１の実施例で素子構造断面
図と空乏層端を示す図である。比抵抗１００Ωｃｍのｐ
- 基板１上にドーズ量が６×１０12ｃｍ2 の燐（Ｐ）を
イオン注入し、熱処理（拡散）により５μｍのｎ- 領域
２を形成する。このｎ- 領域２の一部の表面から、ドー
ズ量が１×１０13ｃｍ2 のボロン（Ｂ）をイオン注入
し、相対するｐウエル領域３１と３２、複数のｐ形半導
体領域（ｐ領域）１１を形成し、ドーズ量が８×１０13
ｃｍ2 のボロン（Ｂ）をイオン注入し、高濃度ｐ形コン
タクト領域（ｐ+ コンタクト領域）５１と５２を形成す
る。このｐウエル領域３１と３２の一部の表面から、ド
ーズ量が１０15ｃｍ2 の砒素（Ａｓ）をイオン注入し、
一対のｎ+ 領域４１と４２を形成する。イオン注入後、
熱処理で各領域の深さを調整する。ｎ+ 領域４１または
４２とｎ- 領域２に挟まれたｐウエル領域５１と５２上
に、２５０Åの厚さの酸化膜や窒化膜などの絶縁膜６１
と６２を介して、４５００Åの厚さの多結晶シリコン膜
で形成されたゲート電極７１と７２が設けられる。ｐ+
コンタクト領域５１と５２の表面とｎ+ 領域４１と４２
の表面の一部にはアルミニウム（Ａｌ）などで形成され
た主電極８１と８２が設けられている。また、必ずしも
このｐ+ コンタクト領域５１と５２は設けなくてもよ
い。また、ゲート電極７１と７２にはゲート端子（Ｇ１
とＧ２）９１と９２および主電極８１と８２には主端子
（Ｔ１とＴ２）１０１と１０２が接続している。この実
施例と従来例の一つである図５との異なる点はｎ- 領域
２の下部にｐ- 基板１が存在しこれがフローティング状
態にあり、基板電位を固定するための電極を持たない点
と、ｎ領域１２ではなく複数のｐ領域１１がｎ- 領域２
の表層に形成されている点と，ゲート電極７１と７２が
２つに分かれそれぞれＧ１、Ｇ２に接続されている点の
３点である。以下にこの素子の動作時の空乏層について
説明する。図１の点線は主電極８１に低電位，主電極８
２に高電位を与えた場合の空乏層端１３を示したもの
で、同図（ａ）は比較的電位差が小さい場合で、ｐウエ
ル領域３１から延びた空乏層端１３はｐ- 基板１に到達
しておらず、基板電位はフローティングであるため、空
乏化していないｎ- 領域２の電位に追従し、ｎ- 領域２
とｐ- 基板１の接合を挟んでできた空乏層端１３は熱平
衡状態の電位に等しい。同図（ｂ）は電位差が大きい場
合で、空乏層端１３がｐ- 基板１に到達するとｐ- 基板
１とｎ- 領域２の間の接合に形成されている電位障壁が
低下し、所謂パンチスルー現象によりｐ- 基板１の正孔
は空乏化したｎ- 領域２を通りｐウエル領域３１に流れ
込み、正孔が枯渇した領域（ｐ- 基板内にできる）に空
乏層ができる。このため、ｐ- 基板１の電位はもはや空
乏化していないｎ-領域２の電位に追従しなくなる。さ
らに主電極間の電位差が増加すると、ｐ- 基板１の電位
は上昇するもののｎ- 領域２の電位上昇よりは低く、そ
の落差でｐ-基板１とｎ- 領域２の両側に空乏層端１３
が伸展する。ｐ- 基板１の低電位側にあるｐウエル領域
３１直下の部分ではｐ- 基板１側の空乏層端１３は殆ど
伸びず、高電位側にあるｐウエル領域３２直下の部分で
はｐ- 基板１側の空乏層端１３が大きく伸びる。
図と空乏層端を示す図である。比抵抗１００Ωｃｍのｐ
- 基板１上にドーズ量が６×１０12ｃｍ2 の燐（Ｐ）を
イオン注入し、熱処理（拡散）により５μｍのｎ- 領域
２を形成する。このｎ- 領域２の一部の表面から、ドー
ズ量が１×１０13ｃｍ2 のボロン（Ｂ）をイオン注入
し、相対するｐウエル領域３１と３２、複数のｐ形半導
体領域（ｐ領域）１１を形成し、ドーズ量が８×１０13
ｃｍ2 のボロン（Ｂ）をイオン注入し、高濃度ｐ形コン
タクト領域（ｐ+ コンタクト領域）５１と５２を形成す
る。このｐウエル領域３１と３２の一部の表面から、ド
ーズ量が１０15ｃｍ2 の砒素（Ａｓ）をイオン注入し、
一対のｎ+ 領域４１と４２を形成する。イオン注入後、
熱処理で各領域の深さを調整する。ｎ+ 領域４１または
４２とｎ- 領域２に挟まれたｐウエル領域５１と５２上
に、２５０Åの厚さの酸化膜や窒化膜などの絶縁膜６１
と６２を介して、４５００Åの厚さの多結晶シリコン膜
で形成されたゲート電極７１と７２が設けられる。ｐ+
コンタクト領域５１と５２の表面とｎ+ 領域４１と４２
の表面の一部にはアルミニウム（Ａｌ）などで形成され
た主電極８１と８２が設けられている。また、必ずしも
このｐ+ コンタクト領域５１と５２は設けなくてもよ
い。また、ゲート電極７１と７２にはゲート端子（Ｇ１
とＧ２）９１と９２および主電極８１と８２には主端子
（Ｔ１とＴ２）１０１と１０２が接続している。この実
施例と従来例の一つである図５との異なる点はｎ- 領域
２の下部にｐ- 基板１が存在しこれがフローティング状
態にあり、基板電位を固定するための電極を持たない点
と、ｎ領域１２ではなく複数のｐ領域１１がｎ- 領域２
の表層に形成されている点と，ゲート電極７１と７２が
２つに分かれそれぞれＧ１、Ｇ２に接続されている点の
３点である。以下にこの素子の動作時の空乏層について
説明する。図１の点線は主電極８１に低電位，主電極８
２に高電位を与えた場合の空乏層端１３を示したもの
で、同図（ａ）は比較的電位差が小さい場合で、ｐウエ
ル領域３１から延びた空乏層端１３はｐ- 基板１に到達
しておらず、基板電位はフローティングであるため、空
乏化していないｎ- 領域２の電位に追従し、ｎ- 領域２
とｐ- 基板１の接合を挟んでできた空乏層端１３は熱平
衡状態の電位に等しい。同図（ｂ）は電位差が大きい場
合で、空乏層端１３がｐ- 基板１に到達するとｐ- 基板
１とｎ- 領域２の間の接合に形成されている電位障壁が
低下し、所謂パンチスルー現象によりｐ- 基板１の正孔
は空乏化したｎ- 領域２を通りｐウエル領域３１に流れ
込み、正孔が枯渇した領域（ｐ- 基板内にできる）に空
乏層ができる。このため、ｐ- 基板１の電位はもはや空
乏化していないｎ-領域２の電位に追従しなくなる。さ
らに主電極間の電位差が増加すると、ｐ- 基板１の電位
は上昇するもののｎ- 領域２の電位上昇よりは低く、そ
の落差でｐ-基板１とｎ- 領域２の両側に空乏層端１３
が伸展する。ｐ- 基板１の低電位側にあるｐウエル領域
３１直下の部分ではｐ- 基板１側の空乏層端１３は殆ど
伸びず、高電位側にあるｐウエル領域３２直下の部分で
はｐ- 基板１側の空乏層端１３が大きく伸びる。
【０００８】前記のようにｐウエル領域３２直下の部分
のｐ- 基板１側の空乏層端１３は大きく伸びるが、ｐ-
基板電位はｐウエル領域３１に比較して高電位であるた
め、ｐ- 基板１が低電位側にあるｐウエル領域３１と電
気的に接続され低電位に固定している場合に比較して、
ｐ- 基板１とｐウエル領域３２の電位差は小さく、ｎ -
領域２側に伸びる空乏層端１３の伸びは小さくなる。こ
のためｐ- 基板１側から伸びた空乏層端１３が高電位側
にあるｐウエル領域３２に到達することが防止され、パ
ンチスルー現象の発生を防ぐことができる。一方、ｎ-
領域２内に形成されたｐ領域１１はｐ- 基板１と同様フ
ローティングであるため、ｐ領域１１の電位はｎ- 領域
２とｐウエル領域３１の電位の間の電位となり、この電
位差によりｎ- 領域２内に空乏層端１３が伸展する。こ
の伸展した空乏層端１３がｐ- 基板１側から伸びた空乏
層と繋がると高電位側にあるｐウエル領域３２周辺を除
いたｎ- 領域２は完全に空乏化し高電圧を維持すること
ができる。空乏化していないｎ- 領域２の広さが狭い場
合には、ｐウエル領域３１，ｎ- 領域２，ｐウエル領域
３２によって形成されるｐｎｐトランジスタの電流増幅
率が高くなり耐圧が低下する恐れがある。しかし、これ
はゲート電極７２が主電極８２に対し正の電位を印加し
主電極８２側にある高電位側のＭＯＳＦＥＴをオンさ
せ、ｎ- 領域２とｐウエル領域３２を短絡することによ
り、正孔の注入を抑えて電流増幅率を低くし、耐圧の低
下を防止することができる。この素子は主電極８１およ
び８２を有する構造が全く対称であるため、２つの主電
極間の電位が逆である場合にも高電圧を維持することが
できる。つぎに、この素子を導通状態にするには、主電
極８１に低電位，主電極８２に高電位を印加した場合に
はゲート電極７１に主電極８１に対し正の電圧を印加し
低電位側のＭＯＳＦＥＴを導通させれば良い。この時、
主電極８２側のゲートがオフ状態であれば、低電位側の
ＭＯＳＦＥＴから注入された電子によりｐウエル領域３
１，ｎ- 領域２，ｐウエル領域３２によって形成される
ｐｎｐトランジスタのベース電流が供給されたことにな
り、このベース電流によりｐウエル領域３２から正孔が
注入される。従ってこの素子は主電極８２側のゲートが
オフ状態であればバイポーラ動作即ちＩＧＢＴ動作（ま
たはサイリスタ動作）させることが出来る。一方主電極
８２側のゲートがオン状態であればｐｎｐトランジスタ
のベース電流は高電位側のＭＯＳＦＥＴによりバイパス
され正孔の注入は発生せず、この素子はユニポーラ動作
即ちＭＯＳＦＥＴ動作させることが出来る。このため、
この素子は定常的なオン状態ではオン電圧の低いＩＧＢ
Ｔ動作（またはサイリスタ動作）を行わせ、ターンオフ
直前に低ターンオフ損失のＭＯＳＦＥＴモードに切り換
えることにより、低オン電圧と低ターンオフ損失の両立
を図り、また、高速スイッチング動作も可能である。
のｐ- 基板１側の空乏層端１３は大きく伸びるが、ｐ-
基板電位はｐウエル領域３１に比較して高電位であるた
め、ｐ- 基板１が低電位側にあるｐウエル領域３１と電
気的に接続され低電位に固定している場合に比較して、
ｐ- 基板１とｐウエル領域３２の電位差は小さく、ｎ -
領域２側に伸びる空乏層端１３の伸びは小さくなる。こ
のためｐ- 基板１側から伸びた空乏層端１３が高電位側
にあるｐウエル領域３２に到達することが防止され、パ
ンチスルー現象の発生を防ぐことができる。一方、ｎ-
領域２内に形成されたｐ領域１１はｐ- 基板１と同様フ
ローティングであるため、ｐ領域１１の電位はｎ- 領域
２とｐウエル領域３１の電位の間の電位となり、この電
位差によりｎ- 領域２内に空乏層端１３が伸展する。こ
の伸展した空乏層端１３がｐ- 基板１側から伸びた空乏
層と繋がると高電位側にあるｐウエル領域３２周辺を除
いたｎ- 領域２は完全に空乏化し高電圧を維持すること
ができる。空乏化していないｎ- 領域２の広さが狭い場
合には、ｐウエル領域３１，ｎ- 領域２，ｐウエル領域
３２によって形成されるｐｎｐトランジスタの電流増幅
率が高くなり耐圧が低下する恐れがある。しかし、これ
はゲート電極７２が主電極８２に対し正の電位を印加し
主電極８２側にある高電位側のＭＯＳＦＥＴをオンさ
せ、ｎ- 領域２とｐウエル領域３２を短絡することによ
り、正孔の注入を抑えて電流増幅率を低くし、耐圧の低
下を防止することができる。この素子は主電極８１およ
び８２を有する構造が全く対称であるため、２つの主電
極間の電位が逆である場合にも高電圧を維持することが
できる。つぎに、この素子を導通状態にするには、主電
極８１に低電位，主電極８２に高電位を印加した場合に
はゲート電極７１に主電極８１に対し正の電圧を印加し
低電位側のＭＯＳＦＥＴを導通させれば良い。この時、
主電極８２側のゲートがオフ状態であれば、低電位側の
ＭＯＳＦＥＴから注入された電子によりｐウエル領域３
１，ｎ- 領域２，ｐウエル領域３２によって形成される
ｐｎｐトランジスタのベース電流が供給されたことにな
り、このベース電流によりｐウエル領域３２から正孔が
注入される。従ってこの素子は主電極８２側のゲートが
オフ状態であればバイポーラ動作即ちＩＧＢＴ動作（ま
たはサイリスタ動作）させることが出来る。一方主電極
８２側のゲートがオン状態であればｐｎｐトランジスタ
のベース電流は高電位側のＭＯＳＦＥＴによりバイパス
され正孔の注入は発生せず、この素子はユニポーラ動作
即ちＭＯＳＦＥＴ動作させることが出来る。このため、
この素子は定常的なオン状態ではオン電圧の低いＩＧＢ
Ｔ動作（またはサイリスタ動作）を行わせ、ターンオフ
直前に低ターンオフ損失のＭＯＳＦＥＴモードに切り換
えることにより、低オン電圧と低ターンオフ損失の両立
を図り、また、高速スイッチング動作も可能である。
【０００９】図２は第２の実施例を示したもので、図１
と同じ部分には同じ符号を付けてあり、これらについて
は図１で説明したのでここでは説明を省略する。図１と
異なる点はｐ領域１１が複数ではなく単一の領域になっ
ている点である。この場合はこのｐ領域内に中性領域が
存在し同電位の領域が横方向に広がると電界集中が発生
し耐圧が低下するため最大の印加電圧でこのｐ領域１１
が完全に空乏化するよう不純物濃度および拡散深さを注
意深く設計する必要がある。
と同じ部分には同じ符号を付けてあり、これらについて
は図１で説明したのでここでは説明を省略する。図１と
異なる点はｐ領域１１が複数ではなく単一の領域になっ
ている点である。この場合はこのｐ領域内に中性領域が
存在し同電位の領域が横方向に広がると電界集中が発生
し耐圧が低下するため最大の印加電圧でこのｐ領域１１
が完全に空乏化するよう不純物濃度および拡散深さを注
意深く設計する必要がある。
【００１０】図３は第３の実施例を示したもので、図１
および図２と同じ部分には同じ符号を付けてある。図２
と異なる点はゲート電極７１、７２がｎ- 領域２および
ｐ領域１１の一部にも絶縁膜６１、６２を介して設けら
れている点である。この素子ではオン期間に高電位側の
ゲート電極７２に高電位側の主電極８２に対し負の電位
を印加することにより、高電位側のｐウエル領域３２と
ｐ領域１１をｎ- 領域２上に形成された反転層で接続す
ることによりｐ領域１１から正孔の注入を行うことが可
能となり、より低いオン電圧を得ることができる。ま
た、ｎ- 領域２のライフタイムを短縮し、高速スイッチ
ング動作が可能になる。図４はこの素子のゲート駆動方
式の一実施例でタイミングチャートを示す。同図（ａ）
は主電極８１の電位が主電極８２の電位より低い場合を
示し、初期状態は素子が非導通でゲート電極７１の電位
ＶG1はゲートしきい値以下、ゲート電極７２の電位ＶG2
はゲートしきい値以上の状態である。ここで、ＶG1をゲ
ートしきい値以上にし、ｐウエル領域３１にチャネルを
形成し、遅延時間τ１後、ＶG2をゲートしきい値以下に
してｐウエル領域３２に形成したチャネルを消滅させ、
ｐウエル領域３２からｎ- 領域２への正孔の注入を発生
させ、素子を導通させる。次に、ＶG2をゲートしきい値
以上にしてｐウエル領域３２にチャネルを形成し、ｐウ
エル領域３２からの正孔の注入を停止させ、遅延時間τ
２後、ＶG1をゲートしきい値以下にし、ｐウエル領域３
１のチャネルを消滅させ、電子の注入を停止させ、素子
を阻止状態にする。ここで、ＶG1とＶG2の切替え遅れ時
間τ１とτ２は０でも良いが特にτ２は１００ｎｓ〜１
μｓ程度の値にしてオン期間に注入された少数キャリア
が消滅してからオフさせることによりより一層ターンオ
フ損失を低減することができる。上記の駆動方法は第
１、第２および第３のいずれの実施例にも適用できる。
しかし、第３の実施例には、ＶG2に前述のゲートしきい
値以下の電位を与える代わりにｎ- 領域２の表面に反転
層が出来る電位を与える駆動方法を採用することで、ｐ
ウエル領域３２とｐ領域１１が反転層で結ばれ、ｐ領域
１１からｎ- 領域２への正孔の注入が追加され、導通時
のオン電圧を一層低減できる。同図（ｂ）は主電極８１
の電位が主電極８２の電位より高い場合で、前記のゲー
ト電極７１と７２の働きを逆転することにより同様の動
作を得ることができる。また、基板がｎ形で素子を構成
する各層、各領域の導電形が前記素子と異なる場合は、
電位を逆転させることで同様の制御が可能であることは
言うまでもない。
および図２と同じ部分には同じ符号を付けてある。図２
と異なる点はゲート電極７１、７２がｎ- 領域２および
ｐ領域１１の一部にも絶縁膜６１、６２を介して設けら
れている点である。この素子ではオン期間に高電位側の
ゲート電極７２に高電位側の主電極８２に対し負の電位
を印加することにより、高電位側のｐウエル領域３２と
ｐ領域１１をｎ- 領域２上に形成された反転層で接続す
ることによりｐ領域１１から正孔の注入を行うことが可
能となり、より低いオン電圧を得ることができる。ま
た、ｎ- 領域２のライフタイムを短縮し、高速スイッチ
ング動作が可能になる。図４はこの素子のゲート駆動方
式の一実施例でタイミングチャートを示す。同図（ａ）
は主電極８１の電位が主電極８２の電位より低い場合を
示し、初期状態は素子が非導通でゲート電極７１の電位
ＶG1はゲートしきい値以下、ゲート電極７２の電位ＶG2
はゲートしきい値以上の状態である。ここで、ＶG1をゲ
ートしきい値以上にし、ｐウエル領域３１にチャネルを
形成し、遅延時間τ１後、ＶG2をゲートしきい値以下に
してｐウエル領域３２に形成したチャネルを消滅させ、
ｐウエル領域３２からｎ- 領域２への正孔の注入を発生
させ、素子を導通させる。次に、ＶG2をゲートしきい値
以上にしてｐウエル領域３２にチャネルを形成し、ｐウ
エル領域３２からの正孔の注入を停止させ、遅延時間τ
２後、ＶG1をゲートしきい値以下にし、ｐウエル領域３
１のチャネルを消滅させ、電子の注入を停止させ、素子
を阻止状態にする。ここで、ＶG1とＶG2の切替え遅れ時
間τ１とτ２は０でも良いが特にτ２は１００ｎｓ〜１
μｓ程度の値にしてオン期間に注入された少数キャリア
が消滅してからオフさせることによりより一層ターンオ
フ損失を低減することができる。上記の駆動方法は第
１、第２および第３のいずれの実施例にも適用できる。
しかし、第３の実施例には、ＶG2に前述のゲートしきい
値以下の電位を与える代わりにｎ- 領域２の表面に反転
層が出来る電位を与える駆動方法を採用することで、ｐ
ウエル領域３２とｐ領域１１が反転層で結ばれ、ｐ領域
１１からｎ- 領域２への正孔の注入が追加され、導通時
のオン電圧を一層低減できる。同図（ｂ）は主電極８１
の電位が主電極８２の電位より高い場合で、前記のゲー
ト電極７１と７２の働きを逆転することにより同様の動
作を得ることができる。また、基板がｎ形で素子を構成
する各層、各領域の導電形が前記素子と異なる場合は、
電位を逆転させることで同様の制御が可能であることは
言うまでもない。
【００１１】図３に示した実施例はｐ領域１１が１つの
場合を示したが、これに限らずｐ領域１１を複数として
もよい。この場合、複数のｐ領域１１のうちｐウエル領
域３１および３２に最も近いｐ領域１１上に絶縁膜６
１、６２を介してゲート電極７１および７２が設けられ
る。
場合を示したが、これに限らずｐ領域１１を複数として
もよい。この場合、複数のｐ領域１１のうちｐウエル領
域３１および３２に最も近いｐ領域１１上に絶縁膜６
１、６２を介してゲート電極７１および７２が設けられ
る。
【００１２】
【発明の効果】この素子では完全に対称な構造により双
方向のスイッチングが可能であり、しかも順及び逆方向
の特性を完全に対称にすることができる。また、耐圧は
両方の方向に対し共通のｎ- 領域で保持し、半導体基板
を浮遊電位にすることにより短いｎ- 領域で双方向の高
耐圧を得る事ができ、しかも、導通時にはバイポーラモ
ードになるため低オン電圧が実現できる。また、電流を
遮断する場合にはユニポーラモードに近い動作をさせ、
しかも、ｎ- 領域のライフタイムを短縮することによっ
て、低ターンオフ損失で高速スイッチング動作が可能に
なる。
方向のスイッチングが可能であり、しかも順及び逆方向
の特性を完全に対称にすることができる。また、耐圧は
両方の方向に対し共通のｎ- 領域で保持し、半導体基板
を浮遊電位にすることにより短いｎ- 領域で双方向の高
耐圧を得る事ができ、しかも、導通時にはバイポーラモ
ードになるため低オン電圧が実現できる。また、電流を
遮断する場合にはユニポーラモードに近い動作をさせ、
しかも、ｎ- 領域のライフタイムを短縮することによっ
て、低ターンオフ損失で高速スイッチング動作が可能に
なる。
【図１】第１の実施例における素子断面構造図と空乏層
の伸びを示す図。
の伸びを示す図。
【図２】第２の実施例における素子断面構造図。
【図３】第３の実施例における素子断面構造図。
【図４】本発明におけるゲートの駆動方法を示すタイミ
ングチャート。
ングチャート。
【図５】従来の双方向スイッチにおける素子断面構造
図。
図。
【図６】従来の一方向性高耐圧スイッチにおける素子断
面構造図。
面構造図。
１ ｐ- 基板 ２ ｎ- 領域 ３１ ｐウエル領域 ３２ ｐウエル領域 ４１ ｎ+ 領域 ４２ ｎ+ 領域 ５１ ｐ+ コンタクト領域 ５２ ｐ+ コンタクト領域 ６１ 絶縁膜 ６２ 絶縁膜 ７１ ゲート電極 ７２ ゲート電極 ８１ 主電極 ８２ 主電極 ９１ ゲート端子 ９２ ゲート端子 １０１ 主端子 １０２ 主端子 １１ ｐ領域 １２ ｎ領域 １３ 空乏層端
Claims (4)
- 【請求項１】第１導電形半導体基板上に設けられた第２
導電形半導体領域と、該第２導電形半導体領域の表層の
一部に設けられた少なくとも１組の相対する第１および
第２の第１導電形ウエル領域と、該第１導電形ウエル領
域の表層の一部に設けられた第２導電形高濃度半導体領
域と、前記相対する第１および第２の第１導電形ウエル
領域に挟まれた前記第２導電形半導体領域の表層の一部
に設けられた少なくとも１つの第１導電形半導体領域
と、前記第２導電形高濃度半導体領域と前記第２導電形
半導体領域との間の前記第１および第２のそれぞれの第
１導電形ウエル領域上に絶縁層を介してそれぞれ設けら
れた第１および第２のゲート電極と、前記第１および第
２の第１導電形ウエル領域と前記第２導電形高濃度半導
体領域とをそれぞれ電気的に接続する第１および第２の
主電極を有し、前記第１導電形半導体基板をフローテン
グとしたことを特徴とする半導体双方向性スイッチ。 - 【請求項２】第１導電形半導体基板上に設けられた第２
導電形半導体領域と、該第２導電形半導体領域の表層の
一部に設けられた少なくとも１組の相対する第１および
第２の第１導電形ウエル領域と、該第１導電形ウエル領
域の表層の一部に設けられた第２導電形高濃度半導体領
域と、前記相対する第１および第２の第１導電形ウエル
領域に挟まれた前記第２導電形半導体領域の表層の一部
に設けられた少なくとも１つの第１導電形半導体領域
と、前記第１導電形ウエル領域に最も近い該第１導電形
半導体領域と前記第２導電形高濃度領域とに挟まれた前
記第２導電形半導体領域と前記第１および第２のそれぞ
れの第１導電形ウエル領域上に絶縁層を介して形成され
た第１および第２のゲート電極と、前記第１および第２
のそれぞれの第１導電形ウエル領域と前記第２導電形高
濃度半導体領域とをそれぞれ電気的に接続する第１およ
び第２の主電極を有し、前記第１導電形半導体基板をフ
ローテングとしたことを特徴とする半導体双方向性スイ
ッチ。 - 【請求項３】第１のゲート電極にゲートしきい値以上の
電圧を印加し、０または所定の遅延時間の後に第２のゲ
ート電極にゲートしきい値以下の電圧を印加してオン
し、第２のゲート電極にゲートしきい値以上の電圧を印
加し、０または所定の遅延時間の後、第１のゲート電極
にゲートしきい値以下の電圧を印加してオフすることを
特徴とする請求項１または２記載の半導体双方向性スイ
ッチの駆動方法。 - 【請求項４】第１のゲート電極にゲートしきい値以上の
電圧を印加し、０または所定の遅延時間の後に第２のゲ
ート電極に第２導電型半導体領域の表面に反転層が形成
される電圧を印加してオンし、第２のゲート電極にゲー
トしきい値以上の電圧を印加し、０または所定の遅延時
間の後に第１のゲート電極にゲートしきい値以下の電圧
を印加してオフすることを特徴とする請求項２記載の半
導体双方向性スイッチの駆動方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18570494A JP3183055B2 (ja) | 1994-08-08 | 1994-08-08 | 半導体双方向性スイッチおよびその駆動方法 |
| DE19528998A DE19528998C2 (de) | 1994-08-08 | 1995-08-07 | Bidirektionaler Halbleiterschalter und Verfahren zu seiner Steuerung |
| US08/512,381 US5585650A (en) | 1994-08-08 | 1995-08-08 | Semiconductor bidirectional switch and method of driving the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18570494A JP3183055B2 (ja) | 1994-08-08 | 1994-08-08 | 半導体双方向性スイッチおよびその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0851202A true JPH0851202A (ja) | 1996-02-20 |
| JP3183055B2 JP3183055B2 (ja) | 2001-07-03 |
Family
ID=16175410
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18570494A Expired - Fee Related JP3183055B2 (ja) | 1994-08-08 | 1994-08-08 | 半導体双方向性スイッチおよびその駆動方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5585650A (ja) |
| JP (1) | JP3183055B2 (ja) |
| DE (1) | DE19528998C2 (ja) |
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| JP2008145899A (ja) * | 2006-12-13 | 2008-06-26 | Hitachi Ltd | 半導体装置およびそれを用いたプラズマディスプレイ装置 |
| WO2011064955A1 (ja) * | 2009-11-30 | 2011-06-03 | パナソニック株式会社 | 双方向スイッチ |
| JP2011176921A (ja) * | 2010-02-23 | 2011-09-08 | Panasonic Corp | ２線式交流スイッチ |
| JP2017054968A (ja) * | 2015-09-10 | 2017-03-16 | 株式会社東芝 | 半導体装置及びその駆動方法 |
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| US6288603B1 (en) | 2000-06-16 | 2001-09-11 | Stmicroelectronics S.R.L. | High-voltage bidirectional switch made using high-voltage MOS transistors |
| DE10211543B4 (de) * | 2002-03-15 | 2005-06-30 | Infineon Technologies Ag | Schaltungsanordnung mit einem Feldeffekttransistor und Verfahren zum Betrieb der Schaltungsanordnung |
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-
1994
- 1994-08-08 JP JP18570494A patent/JP3183055B2/ja not_active Expired - Fee Related
-
1995
- 1995-08-07 DE DE19528998A patent/DE19528998C2/de not_active Expired - Fee Related
- 1995-08-08 US US08/512,381 patent/US5585650A/en not_active Expired - Lifetime
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| WO2011064955A1 (ja) * | 2009-11-30 | 2011-06-03 | パナソニック株式会社 | 双方向スイッチ |
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Also Published As
| Publication number | Publication date |
|---|---|
| DE19528998A1 (de) | 1996-02-15 |
| JP3183055B2 (ja) | 2001-07-03 |
| US5585650A (en) | 1996-12-17 |
| DE19528998C2 (de) | 2002-09-12 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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