JPH0832594A

JPH0832594A - Ａｔｍセル分配回路

Info

Publication number: JPH0832594A
Application number: JP16425094A
Authority: JP
Inventors: 貴紀 ▲蔵▼野; Takanori Kurano; Masato Kobayashi; 正人小林; Kazuo Iguchi; 一雄井口; Shinji Ota; 眞治太田; Yutaka Watanabe; 裕渡邉; Hitoshi Uematsu; 仁上松; Hiromi Ueda; 裕巳上田
Original assignee: Fujitsu Ltd; NEC Corp; Nippon Telegraph and Telephone Corp
Current assignee: Fujitsu Ltd; NEC Corp; Nippon Telegraph and Telephone Corp
Priority date: 1994-07-15
Filing date: 1994-07-15
Publication date: 1996-02-02

Abstract

(57)【要約】【目的】ＡＴＭセル分配回路において、分配数が増加
してもメモリ量またはメモリアクセス速度が増加するこ
とのないようにする。【構成】到来するセルを時系列的に蓄積する第一メモ
リと、この第一メモリから読出されたセルを分配数Ｎ個
分複写して出力する第二メモリと、この第二メモリから
読出されたセルのヘッダ情報をそのセルの複写順序にし
たがって書換えるヘッダ変換部とを備える。【効果】分配数が異なるセル分配回路を容易に提供す
ることができる。サービス形態に合わせたセル分配を行
い、余分なセルを生成することなく、装置内部のスルー
プットの増加を抑えることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＡＴＭ(Asynchronous Tr
asfer Mode: 非同期転送モード) 通信方式に利用する。
本発明はセル（固定長パケット）を用いた同報通信に利
用できる。本発明は同一セルを異なる伝送路を介して伝
送するルートダイバーシチ通信に利用できる。本発明は
セルの分配に利用する。

【０００２】

【従来の技術】ＡＴＭ(Asynchronous Trasfer Mode: 非
同期転送モード) 通信方式において、同一のセルを複数
Ｎ個の宛先に転送する１：Ｎ接続サービスや同一のセル
を複数の通信経路を用いて転送するルートダイバーシチ
方式を実現するためにＡＴＭセル分配回路が用いられて
いる。

【０００３】この従来例を図８ないし図１２を参照して
説明する。図８は従来のＡＴＭセル分配回路のブロック
構成図である。図９は入力バッファ型セル多重回路のブ
ロック構成図である。図１０は出力バッファ型セル多重
回路のブロック構成図である。図１１はヘッダ変換部の
ブロック構成図である。図１２は従来例装置の分配数と
バッファ量との関係を示す図である。横軸にバッファ量
をとり、縦軸にセル廃棄率をとる。従来のＡＴＭセル分
配回路は、図８に示すように、１本の入力信号線Ｓを物
理的にＮ本の信号線Ｓ₁〜Ｓ_nに分岐することにより、
入力した全てのＡＴＭセルをＮ個に複製し、Ｎ本のそれ
ぞれの信号線Ｓ₁〜Ｓ_nに対してヘッダ変換部７₁〜７
_n、すなわちＶＰＩ(Virtual Path Identifier: 仮想パ
ス識別子) またはＶＣＩ(Virtual Channel Identifier:
仮想チャネル識別子) の変換を行う回路を持ち、ヘッダ
変換後のＮ個のセルをＮ：１のＡＴＭセル多重回路８で
多重することにより実現している。このようなＡＴＭセ
ル分配回路の例は、特開平２−３４０６０号公報または
特開平２−１６１８５１号公報に開示されている。

【０００４】Ｎ：１のＡＴＭセル多重回路８の構成とし
ては、図９に示すように、Ｎ本の信号線Ｓ₁〜Ｓ_nそれ
ぞれにメモリ９₁〜９_nを有し、これらＮ個のメモリ９
₁〜９_nの出力から１本を選択する選択回路１３で構成
される入力バッファ型のセル多重回路と、図１０に示す
ように、Ｎ本の入力をセルインターリーブ多重回路１４
によりセル単位の多重を行い、Ｎ倍の速度にしてこれを
１個のメモリ１５に書込み、出力側の速度で読出す出力
バッファ型のセル多重回路がある。

【０００５】また、ヘッダ変換部７₁〜７_nとしては、
図１１に示すように、主信号上の入力ＶＰＩ（あるいは
ＶＣＩ）の値を抽出するヘッダ抽出回路１６と、抽出し
たすなわち変換前のＶＰＩ（あるいはＶＣＩ）の値をア
ドレスとして入力し、変換後のＶＰＩ（あるいはＶＣ
Ｉ）の値をデータとしてあらかじめ書込んでおくヘッダ
変換メモリテーブル１７と、このヘッダ変換メモリテー
ブル１７の出力データを主信号上のセルのＶＰＩ（ある
いはＶＣＩ）の領域にオーバーライトする書込回路１８
により構成されている。

【０００６】

【発明が解決しようとする課題】このような従来例装置
において、入力バッファ型セル多重回路では、図１２に
示すように、分配数Ｎが大きくなるにしたがってバッフ
ァ量が増加してしまう。出力バッファ型セル多重回路で
は、分配数Ｎが大きくなるとこれに比例してバッファの
メモリアクセス速度が増加してしまう。

【０００７】また、ヘッダ変換部も分配数Ｎに比例して
回路規模が増加し、ヘッダ変換部の構成自体もメモリテ
ーブルで構成しているため、回路規模が大きくなってし
まう。

【０００８】本発明は、このような背景に行われたもの
であって、同報通信またはルートダイバーシチに適する
ＡＴＭセル分配回路を提供することを目的とする。本発
明は、分配数に依存することなく、分配数が増加しても
メモリ量またはメモリアクセス速度が増加することのな
いＡＴＭセル分配回路を提供することを目的とする。本
発明は、加入者端末装置または既存のＡＴＭ交換装置に
実装することができるＡＴＭセル分配回路を提供するこ
とを目的とする。本発明は、提供するサービス形態に応
じてセル分配数を変更することができるＡＴＭセル分配
回路を提供することを目的とする。本発明は、送信セル
のヘッダの一部のみを効率的に変更することができるＡ
ＴＭセル分配回路を提供することを目的とする。

【０００９】本発明は、同報通信またはルートダイバー
シチを行うに便利な通信網を提供することを目的とす
る。本発明は、ＡＴＭセル分配回路を実装した通信端末
装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明の第一の観点はＡ
ＴＭセル分配回路であり、その特徴とするところは、セ
ルが到来する入力端子と、この入力端子に到来するセル
を時系列的に蓄積する第一メモリと、この第一メモリか
ら読出されたセルを分配数Ｎ個分複写して出力する第二
メモリと、この第二メモリから読出されたセルのヘッダ
情報の少なくとも一部を書換えるヘッダ変換部とを備え
るところにある。

【００１１】前記ヘッダ変換部には一つの出力端子が設
けられることが望ましい。

【００１２】前記第一メモリの出力に現れるセルのヘッ
ダを抽出するヘッダ抽出部と、このヘッダ抽出部が抽出
するヘッダ情報にしたがって必要な複写数を出力する分
配数テーブルと、この複写数にしたがって前記第二メモ
リの複写数を制御する第二メモリ制御部とを備えること
が望ましい。

【００１３】前記分配数テーブルに与える情報は、前記
ヘッダ抽出部が抽出したヘッダ情報のうちのＶＰＩまた
はＶＣＩ情報であり、前記分配数テーブルは、このＶＰ
ＩまたはＶＣＩ対応に分配数が記憶されることが望まし
い。

【００１４】前記ヘッダ変換部は、前記第二メモリ制御
部に制御され、前記第二メモリから読出されるセルの複
写順序にしたがってそのヘッダ内容を順次一部づつ変更
する手段を含むことが望ましい。

【００１５】本発明の第二の観点は、このＡＴＭセル分
配回路が網入口または網内に配置されたＡＴＭ通信網で
ある。

【００１６】本発明の第三の観点は、このＡＴＭセル分
配回路が配置された通信端末装置である。

【００１７】本発明の第四の観点はＡＴＭ多重化装置で
あり、このＡＴＭセル分配回路が配置されたことを特徴
とする。

【００１８】本発明の第五の観点はＡＴＭ交換装置であ
り、このＡＴＭ分配回路が配置されたことを特徴とす
る。

【００１９】

【作用】入力端子にセルが到来するとこのセルは、時系
列的に第一メモリに蓄積される。この第一メモリから読
出されたセルは、第二メモリにより分配数Ｎ個分複写さ
れる。この第二メモリから読出されたセルは、ヘッダ情
報の少なくとも一部が書換えられて出力端子から出力さ
れる。

【００２０】すなわち、セルが入力端子に到来すると、
第一メモリに時系列的に書込まれる。第一メモリにセル
があらかじめ定められた数蓄積されると、第一メモリ制
御部は第二メモリ制御部にセル書込通知信号を転送す
る。第二メモリ制御部では、このセル書込通知信号を受
信すると、このとき第二メモリにおいてセルの複写が行
われていなければ、第一メモリからのセルの転送を受け
入れる。第二メモリでは、あらかじめ設定された分配数
にしたがってこのセルを複写する。

【００２１】出力端子は一つであることがよい。これに
より、既存の加入者端末またはＡＴＭ交換機に実装する
ことができる。したがって、出力端子からは分配数Ｎ個
の宛先の異なるセルがＮ個時分割多重されて送出され
る。

【００２２】第一メモリの出力に現れるセルのヘッダか
らヘッダ情報を抽出し、このヘッダ情報にしたがって必
要な複写数を出力することがよい。これにより、サービ
ス形態のことなるさまざまなサービスに対応することが
できるし、余分なセルを生成することもなくなる。例え
ば、ヘッダ情報に含まれるＶＰＩまたはＶＣＩ対応に分
配数が記憶された分配数テーブルを備えるようにするこ
とで実現できる。

【００２３】出力端子からは分配数Ｎ個の宛先の異なる
セルがＮ個時分割多重されて送出されるが、そのヘッダ
情報は、複写順序にしたがってそのヘッダ内容を順次一
部づつ変更すればよい。これにより、カウンタその他の
簡単な手段によりヘッダ情報を書換えることができる。
すなわち、従来のようにセルのＶＰＩまたはＶＣＩ毎に
ヘッダ情報を書換えるための特定の情報を記憶しておく
のではなく、セルが複写された順番の情報を利用してＶ
ＰＩまたはＶＣＩの一部を書換えることにより異なるヘ
ッダ情報を持ったセルを所望の分配数生成しそれを宛先
情報とすればよい。

【００２４】本発明装置は、ＡＴＭ通信網あるいは通信
端末装置に実装して用いることがよい。

【００２５】

【実施例】本発明実施例の構成を図１を参照して説明す
る。図１は本発明実施例装置のブロック構成図である。

【００２６】本発明はＡＴＭセル分配回路であり、その
特徴とするところは、セルが到来する入力端子１０と、
この入力端子１０に到来するセルを時系列的に蓄積する
第一メモリ１と、この第一メモリ１から読出されたセル
を分配数Ｎ個分複写して出力する第二メモリ２と、この
第二メモリ２から読出されたセルのヘッダ情報の少なく
とも一部を書換えるヘッダ変換部３とを備えるところに
ある。ヘッダ変換部３には一つの出力端子２０が設けら
れている。

【００２７】次に、本発明実施例の動作を説明する。入
力端子１０からは、主信号すなわちＡＴＭセル信号と、
有効セル（空きセルでないセル：分配対象セル）である
ことを示す有効セルパルス信号が入力される。主信号は
第一メモリ１に入力され、有効セルパルス信号は第一メ
モリ制御部１１に入力される。第一メモリ制御部１１
は、有効セルパルス信号を受信すると、主信号上のセル
を第一メモリ１に書込む。第一メモリ１が論理的にＦＩ
ＦＯ動作となるように第一メモリ制御部１１は書込また
は読出制御を行う。また、第一メモリ制御部１１は書込
みを完了する（セルがメモリに滞留している）と第一メ
モリ制御部１１は第二メモリ制御部１２にセル書込通知
信号（セル滞留通知信号）を出力し、第二メモリ制御部
１２はこの信号を受信すると、第一メモリ１に蓄積され
ているセルを第二メモリ２に書込む。書込むと同時に第
二メモリ制御部１２は、第二メモリ２内のセルを繰り返
しＮ回（分配数であらかじめ設定）読出す。Ｎ回読出し
が完了するまでは第一メモリ１から第二メモリ２へのセ
ルの書込みは行われない。第二メモリ制御部１２はＮ回
の読出しが完了すると、セルコピー完了通知信号を第一
メモリ制御部１１に出力する。第一メモリ制御部１１は
このとき第一メモリ１にセルが書込まれていてセル書込
通知信号を出力している状態であれば第一メモリ１から
セルを読出し、第二メモリ２に転送する。第二メモリ制
御部１２はセル書込通知信号を受信し、セルの複写が完
了している状態では、第一メモリ１からの転送セルを第
二メモリ２に書込む。以下、これを繰り返すことによ
り、入力セルをＮ個複製して出力する。第二メモリ２か
ら出力されたセルおよび有効セルを示す有効セルパルス
は、第二メモリ制御部１２からのセルコピーカウント値
とともにヘッダ変換部３に入力され、順次ヘッダ変換さ
れて出力端子２０に出力される。

【００２８】図１に示した本発明実施例装置のセルの流
れを図２に示す。図２はセルの流れを示す図である。入
力されたセルａ、ｂ、ｃは第一メモリ１から第二メモリ
２に順次転送され、一つずつ所望の数だけ複写されて出
力される。複写中は第一メモリ１から第二メモリ２への
セルの転送は行われない。複写が行われておらず、セル
書込通知信号があるとき第一メモリ１から第二メモリ２
へのセルの転送が行われる。

【００２９】次に、図３を参照してヘッダ変換部３の動
作を説明する。図３はヘッダ変換部３のブロック構成図
である。第二メモリ制御部１２からのセルコピーカウン
ト値はそのまま書込回路１８に入力され、書込回路１８
は、特定のタイミング（セルのヘッダ内のＶＰＩあるい
はＶＣＩを示すタイミング）のときに、特定のビット位
置にカウント値を挿入する。ここで、入力されるＶＰＩ
またはＶＣＩの値において、カウント値が入力される領
域は全て“０”である必要がある。なぜならば、この領
域にはカウント値が上書きされるためである。例えば、
１２ビットあるＶＰＩ領域の上位４ビットを全て“０”
とし、この領域に０〜１５までのカウント値を書込むこ
とができる。すなわち、この場合の分配数Ｎは最大１６
まで可能である。

【００３０】図４を参照して分配数テーブル６を説明す
る。図４は分配数テーブル６およびヘッダ抽出部５を説
明するための図である。分配数テーブル６には、ＶＰＩ
あるいはＶＣＩ毎に第二メモリ制御部１２におけるセル
コピーカウント値を設定し、ヘッダ抽出部５により第一
メモリ１の出力からＶＰＩあるいはＶＣＩを抽出して分
配数テーブル６に渡し、分配数テーブル６から分配数を
読出して第二メモリ制御部１２に渡し、第二メモリ制御
部１２はこの分配数にしたがって第二メモリ２でのセル
分配数（セル複写数）を制御する。

【００３１】また、この分配数テーブル６をデュアルポ
ートＲＡＭで構成することにより、第二メモリ制御部１
２が分配数テーブル６をアクセス中に、このテーブルの
内容を設定あるいは変更することができる。

【００３２】次に、他の本発明実施例を図５を参照して
説明する。図５は他の本発明実施例を示す図である。図
５に示すように、図１に示した第一メモリ１および第二
メモリ２を一つのメモリ３１として構成し、図１に示し
た第一メモリ制御部１１および第二メモリ制御部１２を
一つのメモリ制御部４１として構成することもできる。

【００３３】次に、本発明実施例装置の配置位置を図６
を参照して説明する。図６は本発明実施例装置の配置位
置を示す図である。図６の配置位置Ｘ₁はＡＴＭ通信網
の例えばＡＴＭ交換機内に配置した例である。配置位置
Ｘ₂は通信端末装置内に配置した例である。本発明実施
例装置をＡＴＭ通信網に配置したときは（Ｘ₁）、出力
端子２０からの送出速度はＡＴＭ通信網内の処理能力を
越えない範囲で設定可能であり、入力端子１０に入力さ
れるセルの速度の設定範囲も広くとることができる。

【００３４】本発明実施例装置を通信端末装置内に配置
したときは（Ｘ₂）、出力端子２０からのセル送出速度
（単位時間当たりの送出セル数）は通信事業者との契約
に基づき制限される。この契約による送出速度を越えた
セルに関してはポリシング（セル数監視機能）により廃
棄される。したがって、本発明実施例装置を通信端末装
置に配置し、同報通信あるいはルートダイバーシチを行
う場合には、入力端子１０には、出力端子２０からのセ
ル送出速度が契約による送出速度を越えないようにセル
を入力することが必要である。

【００３５】

【発明の効果】図７に本発明の効果を示す。図７は本発
明の効果を示す図である。横軸にバッファ量をとり、縦
軸にセル廃棄率をとる。図１２に示した従来例のバッフ
ァ量と比較すると、例えばＮ＝８のときは、図１２では
約１７００であったバッファ量が図７では約１７５にな
っている。これは従来例に比較して約１／８のバッファ
量であり、本発明によれば従来例と比較して約１／Ｎの
メモリ量で実現できることがわかる。

【００３６】また、出力バッファ型多重回路により構成
されるＡＴＭセル分配回路のメモリアクセス速度につい
て、本発明と従来例とを比較すると約１／Ｎのメモリア
クセス速度により実現することができる。

【００３７】本発明では分配数Ｎに依存しない回路を構
成することができるので、Ｎが大きくなっても十分なメ
モリ量を用意しておけば、メモリからの繰り返し読出回
数Ｎを変更するだけで、分配数Ｎが異なるＡＴＭセル分
配回路を容易に提供することができる。

【００３８】また、ヘッダ変換部も繰り返し読出カウン
ト数を使用して、簡易的な変換を行うことで、従来のよ
うな変換メモリテーブルを必要とせず、そのためのテー
ブル設定制御も不要となる。

【００３９】また、分配数テーブル部にＶＰＩあるいは
ＶＣＩ毎のセル分配数を設定することにより、サービス
形態に合わせたセル分配が可能で、余分なセルを生成す
ることがなくなり、不必要な装置内部のスループットの
増加を抑えることができる。

【００４０】すなわち、本発明によれば、同報通信また
はルートダイバーシチに適するＡＴＭセル分配回路を実
現することができる。本発明によれば、分配数に依存す
ることなく、分配数が増加してもメモリ量またはメモリ
アクセス速度が増加することのないＡＴＭセル分配回路
を実現することができる。

【００４１】本発明によれば、加入者端末装置または既
存のＡＴＭ交換装置に実装することができるＡＴＭセル
分配回路を実現することができる。本発明によれば、提
供するサービス形態に応じてセル分配数を変更すること
ができるＡＴＭセル分配回路を実現することができる。
本発明によれば、送信セルのヘッダの一部のみを効率的
に変更することができるＡＴＭセル分配回路を実現する
ことができる。

【００４２】本発明によれば、同報通信またはルートダ
イバーシチを行うに便利な通信網を実現することができ
る。本発明によれば、ＡＴＭセル分配回路を実装した通
信端末装置を実現することができる。

【図面の簡単な説明】

【図１】本発明実施例装置のブロック構成図。

【図２】セルの流れを示す図。

【図３】ヘッダ変換部のブロック構成図。

【図４】分配数テーブルおよびヘッダ抽出部を説明する
ための図。

【図５】他の本発明実施例を示す図。

【図６】本発明実施例装置の配置位置を示す図。

【図７】本発明の効果を示す図。

【図８】従来のＡＴＭセル分配回路のブロック構成図。

【図９】入力バッファ型セル多重回路のブロック構成
図。

【図１０】出力バッファ型セル多重回路のブロック構成
図。

【図１１】ヘッダ変換部のブロック構成図。

【図１２】従来例装置の分配数とバッファ量との関係を
示す図。

【符号の説明】

１第一メモリ２第二メモリ３ヘッダ変換部５ヘッダ抽出部６分配数テーブル７₁〜７_n ヘッダ変換部８セル多重回路９₁〜９_n、１５、３１メモリ１０入力端子１１第一メモリ制御部１２第二メモリ制御部１３選択回路１４セルインタリーブ多重回路１６ヘッダ抽出回路１７ヘッダ変換メモリテーブル１８書込回路２０出力端子４１メモリ制御部Ｓ入力信号線Ｓ₁〜Ｓ_n 信号線

───────────────────────────────────────────────────── フロントページの続き (72)発明者小林正人東京都港区芝五丁目７番１号日本電気株式会社内 (72)発明者井口一雄神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者太田眞治神奈川県川崎市中原区上小田中1015番地富士通株式会社内 (72)発明者渡邉裕東京都千代田区内幸町一丁目１番６号日本電信電話株式会社内 (72)発明者上松仁東京都千代田区内幸町一丁目１番６号日本電信電話株式会社内 (72)発明者上田裕巳東京都千代田区内幸町一丁目１番６号日本電信電話株式会社内

Claims

【特許請求の範囲】

【請求項１】セルが到来する入力端子と、この入力端
子に到来するセルを時系列的に蓄積する第一メモリと、
この第一メモリから読出されたセルを分配数Ｎ個分複写
して出力する第二メモリと、この第二メモリから読出さ
れたセルのヘッダ情報の少なくとも一部を書換えるヘッ
ダ変換部とを備えたことを特徴とするＡＴＭセル分配回
路。
【請求項２】前記ヘッダ変換部には一つの出力端子が
設けられた請求項１記載のＡＴＭセル分配回路。
【請求項３】前記第一メモリの出力に現れるセルのヘ
ッダを抽出するヘッダ抽出部と、このヘッダ抽出部が抽
出するヘッダ情報にしたがって必要な複写数を出力する
分配数テーブルと、この複写数にしたがって前記第二メ
モリの複写数を制御する第二メモリ制御部とを備えた請
求項１または２記載のＡＴＭセル分配回路。
【請求項４】前記分配数テーブルに与える情報は、前
記ヘッダ抽出部が抽出したヘッダ情報のうちのＶＰＩ(V
irtual Path Identifier: 仮想パス識別子) またはＶＣ
Ｉ(Virtual Channel Identifier:仮想チャネル識別子)
情報であり、前記分配数テーブルは、このＶＰＩまたは
ＶＣＩ対応に分配数が記憶された請求項３記載のＡＴＭ
セル分配回路。
【請求項５】前記ヘッダ変換部は、前記第二メモリ制
御部に制御され、前記第二メモリから読出されるセルの
複写順序にしたがってそのヘッダ内容を順次一部づつ変
更する手段を含む請求項３記載のＡＴＭセル分配回路。
【請求項６】請求項１ないし５のいずれかに記載のＡ
ＴＭセル分配回路が網入口または網内に配置されたＡＴ
Ｍ通信網。
【請求項７】請求項１ないし５のいずれかに記載のＡ
ＴＭセル分配回路が配置された通信端末装置。
【請求項８】請求項１ないし５のいずれかに記載のＡ
ＴＭセル分配回路が配置されたＡＴＭ多重化装置。
【請求項９】請求項１ないし５のいずれかに記載のＡ
ＴＭセル分配回路が配置されたＡＴＭ交換装置。