JPH0832040A - 半導体装置 - Google Patents
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- JPH0832040A JPH0832040A JP6162316A JP16231694A JPH0832040A JP H0832040 A JPH0832040 A JP H0832040A JP 6162316 A JP6162316 A JP 6162316A JP 16231694 A JP16231694 A JP 16231694A JP H0832040 A JPH0832040 A JP H0832040A
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Abstract
(57)【要約】
【目的】完全空乏化型ＳＯＩトランジスタのしきい値電
圧のＳｉＯ2 層下部に存在するシリコン基板の電位変化
に対する変動を防止することにある。 【構成】本発明のＳＯＩ型半導体装置は、ＳｉＯ2 層２
とシリコン基板１との界面近傍の所望の位置に、１×１
０17ｃｍ-3という比較的濃度の高い不純物拡散領域１１
や３８を有する。
圧のＳｉＯ2 層下部に存在するシリコン基板の電位変化
に対する変動を防止することにある。 【構成】本発明のＳＯＩ型半導体装置は、ＳｉＯ2 層２
とシリコン基板１との界面近傍の所望の位置に、１×１
０17ｃｍ-3という比較的濃度の高い不純物拡散領域１１
や３８を有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）
型の半導体装置に関する。
ＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）
型の半導体装置に関する。
【０００２】
【従来の技術】大規模集積回路の集積度は急速な勢いで
増加している。それに伴って、ＭＯＳ型集積回路に搭載
されているＭＯＳトランジスタのゲート長はすでに０．
５ミクロン以下になっており、研究レベルでは０．０５
ミクロンに達している。性能が高く、しかも長期信頼性
を有する微細ＭＯＳトランジスタを実現するためには、
様々な要素を考慮しながら構造の最適化を行なわなけれ
ばならない。
増加している。それに伴って、ＭＯＳ型集積回路に搭載
されているＭＯＳトランジスタのゲート長はすでに０．
５ミクロン以下になっており、研究レベルでは０．０５
ミクロンに達している。性能が高く、しかも長期信頼性
を有する微細ＭＯＳトランジスタを実現するためには、
様々な要素を考慮しながら構造の最適化を行なわなけれ
ばならない。
【０００３】ＭＯＳ型集積回路においてさらに高い集積
度を実現するためには、ＭＯＳトランジスタ全体の寸法
をさらに小さくしなければならない。この寸法を小さく
しても電流駆動能力などの基本性能が低下しないように
するためにはゲート長を短くしなければならないが、ゲ
ート長の減少と共に「短チャネル効果」と呼ばれる現象
が顕著になってしまう。短チャネル効果とは、ゲート長
の減少に伴ってトランジスタのしきい値やソース・ドレ
イン間耐圧の値が低下し、サブスレショルド係数の値が
増加してしまう現象である。この現象を抑制して良好な
特性のトランジスタを実現するために、一般的には、ゲ
ート長の減少に合わせてチャネル部の不純物濃度を増加
させなければならない。このような一般的原則に基づい
て微細ＭＯＳトランジスタを作製すると、ドレインと基
板の間に形成されるｐ−ｎ接合の容量が増加するため、
寄生容量の充放電に要する時間が増加して回路動作速度
が低下してしまう事になる。トランジスタの微細化（構
造の最適化）はこれらの難問をバランス良く解決しなが
ら実施されて来たが、微細加工技術などの製造技術の問
題や、集積回路システムの設計や複雑な回路設計技術の
問題と共に、トランジスタをさらに微細化して集積度を
向上することは、ますます困難になりつつある。
度を実現するためには、ＭＯＳトランジスタ全体の寸法
をさらに小さくしなければならない。この寸法を小さく
しても電流駆動能力などの基本性能が低下しないように
するためにはゲート長を短くしなければならないが、ゲ
ート長の減少と共に「短チャネル効果」と呼ばれる現象
が顕著になってしまう。短チャネル効果とは、ゲート長
の減少に伴ってトランジスタのしきい値やソース・ドレ
イン間耐圧の値が低下し、サブスレショルド係数の値が
増加してしまう現象である。この現象を抑制して良好な
特性のトランジスタを実現するために、一般的には、ゲ
ート長の減少に合わせてチャネル部の不純物濃度を増加
させなければならない。このような一般的原則に基づい
て微細ＭＯＳトランジスタを作製すると、ドレインと基
板の間に形成されるｐ−ｎ接合の容量が増加するため、
寄生容量の充放電に要する時間が増加して回路動作速度
が低下してしまう事になる。トランジスタの微細化（構
造の最適化）はこれらの難問をバランス良く解決しなが
ら実施されて来たが、微細加工技術などの製造技術の問
題や、集積回路システムの設計や複雑な回路設計技術の
問題と共に、トランジスタをさらに微細化して集積度を
向上することは、ますます困難になりつつある。
【０００４】一方、ＳＯＩ（Ｓｉｌｉｃｏｎ−ｏｎ−ｉ
ｎｓｕｌａｔｏｒ）構造を有する基板（以下ＳＯＩ基板
と略称する）を用いた集積回路の研究開発は、上記ｐ−
ｎ接合容量を低減する事などを目的として行なわれてい
る。
ｎｓｕｌａｔｏｒ）構造を有する基板（以下ＳＯＩ基板
と略称する）を用いた集積回路の研究開発は、上記ｐ−
ｎ接合容量を低減する事などを目的として行なわれてい
る。
【０００５】図１９に、ＳＯＩ基板の例を示す。通常の
単結晶シリコン基板１の上に絶縁体層としてＳｉＯ2 層
２が形成され、その上に単結晶シリコン層３が形成され
た構造になっている。ＳＯＩ基板の製造技術はすでに確
立されている。ＳｉＯ2 層２とシリコン層３の厚さの組
み合わせは目的に応じて変わるが、微細なＣＭＯＳ回路
に適用する場合には、各々１００−５００ｎｍ、３０−
１５０ｎｍ程度の値が用いられている。トランジスタな
どの素子は、このシリコン層３に形成される。
単結晶シリコン基板１の上に絶縁体層としてＳｉＯ2 層
２が形成され、その上に単結晶シリコン層３が形成され
た構造になっている。ＳＯＩ基板の製造技術はすでに確
立されている。ＳｉＯ2 層２とシリコン層３の厚さの組
み合わせは目的に応じて変わるが、微細なＣＭＯＳ回路
に適用する場合には、各々１００−５００ｎｍ、３０−
１５０ｎｍ程度の値が用いられている。トランジスタな
どの素子は、このシリコン層３に形成される。
【０００６】図２０にＳＯＩ基板上に作製されたＮＭＯ
Ｓトランジスタ（以下ＮＭＯＳ／ＳＯＩなどと略称す
る）の例を示す。この図に示した例のように、ソース
４、ドレイン５となる不純物拡散層がＳｉＯ2 層２に達
していれば上記ｐ−ｎ接合の容量はＳｉＯ2 層の容量に
置き変わるため、充放電されるべき寄生容量の値は著し
く減少する。その結果、回路動作速度が向上し、同時に
消費電力も減少する。この様な利点に注目して、ＳＯＩ
基板を用いた集積回路の研究開発が行なわれている。
Ｓトランジスタ（以下ＮＭＯＳ／ＳＯＩなどと略称す
る）の例を示す。この図に示した例のように、ソース
４、ドレイン５となる不純物拡散層がＳｉＯ2 層２に達
していれば上記ｐ−ｎ接合の容量はＳｉＯ2 層の容量に
置き変わるため、充放電されるべき寄生容量の値は著し
く減少する。その結果、回路動作速度が向上し、同時に
消費電力も減少する。この様な利点に注目して、ＳＯＩ
基板を用いた集積回路の研究開発が行なわれている。
【０００７】ＳＯＩ基板上に作製されるトランジスタ
は、その構造から「完全空乏化型」と「部分空乏化型」
という二種類に分類されている。ＮＭＯＳ／ＳＯＩやＰ
ＭＯＳ／ＳＯＩのチャネル部のシリコン層に導入する不
純物の濃度とこのシリコン層の厚さが決まると、この不
純物濃度によって決定される空乏層の幅の最大値（最大
空乏層幅）とチャネル部のシリコン層の厚さの大小関係
が決定される。チャネル部のシリコン層の厚さよりも最
大空乏層幅の方が大きいトランジスタは「完全空乏化型
ＳＯＩトランジスタ」と呼ばれ、チャネル部のシリコン
層の厚さよりも最大空乏層幅の方が小さいトランジスタ
は「部分空乏化型ＳＯＩトランジスタ」と呼ばれてい
る。図２１に、動作状態にある完全空乏化型と部分空乏
化型のＳＯＩトランジスタを模式的に示す。完全空乏化
型の場合（図２１−ａ）にはチャネル領域（チャネル部
のシリコン層）１４が完全に空乏化して中性のｐ型領域
２５は残っていないのに対して、部分空乏化型の場合
（図２１−ｂ）にはチャネル領域４のシリコン層が完全
には空乏化しておらず、中性のｐ型領域２５が残ってい
る。
は、その構造から「完全空乏化型」と「部分空乏化型」
という二種類に分類されている。ＮＭＯＳ／ＳＯＩやＰ
ＭＯＳ／ＳＯＩのチャネル部のシリコン層に導入する不
純物の濃度とこのシリコン層の厚さが決まると、この不
純物濃度によって決定される空乏層の幅の最大値（最大
空乏層幅）とチャネル部のシリコン層の厚さの大小関係
が決定される。チャネル部のシリコン層の厚さよりも最
大空乏層幅の方が大きいトランジスタは「完全空乏化型
ＳＯＩトランジスタ」と呼ばれ、チャネル部のシリコン
層の厚さよりも最大空乏層幅の方が小さいトランジスタ
は「部分空乏化型ＳＯＩトランジスタ」と呼ばれてい
る。図２１に、動作状態にある完全空乏化型と部分空乏
化型のＳＯＩトランジスタを模式的に示す。完全空乏化
型の場合（図２１−ａ）にはチャネル領域（チャネル部
のシリコン層）１４が完全に空乏化して中性のｐ型領域
２５は残っていないのに対して、部分空乏化型の場合
（図２１−ｂ）にはチャネル領域４のシリコン層が完全
には空乏化しておらず、中性のｐ型領域２５が残ってい
る。
【０００８】ドレイン・基板間の寄生容量（ドレイン寄
生容量）を低減できるというＳＯＩ構造固有の特徴に加
えて、シリコン層の厚さを１００ｎｍ程度以下に薄膜化
した完全空乏化型ＳＯＩトランジスタは、短チャネル効
果（ゲート長の減少に伴うしきい値の低下、サブスレシ
ョールド係数の増加）を効果的に抑制できるという重要
な特徴を有する事が広く知られており（例えば、大村ほ
か、テクニカル ダイジェスト オブ アイ・イー・デ
ィー・エム、ｐ．６７５、１９９１年［Ｙ．Ｏｍｕｒａ
ｅｔ ａｌ．，Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ
ｏｆ ＩＥＤＭ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅ
ｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ），ｐ．６
７５，１９９１］）、実用化に向けて多くの研究が行な
われている。
生容量）を低減できるというＳＯＩ構造固有の特徴に加
えて、シリコン層の厚さを１００ｎｍ程度以下に薄膜化
した完全空乏化型ＳＯＩトランジスタは、短チャネル効
果（ゲート長の減少に伴うしきい値の低下、サブスレシ
ョールド係数の増加）を効果的に抑制できるという重要
な特徴を有する事が広く知られており（例えば、大村ほ
か、テクニカル ダイジェスト オブ アイ・イー・デ
ィー・エム、ｐ．６７５、１９９１年［Ｙ．Ｏｍｕｒａ
ｅｔ ａｌ．，Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ
ｏｆ ＩＥＤＭ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅ
ｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ），ｐ．６
７５，１９９１］）、実用化に向けて多くの研究が行な
われている。
【０００９】
【発明が解決しようとする課題】以上説明した様に、完
全空乏化型ＳＯＩトランジスタは優れた特徴を有する
が、一方、解決されなければならない課題も有してい
る。
全空乏化型ＳＯＩトランジスタは優れた特徴を有する
が、一方、解決されなければならない課題も有してい
る。
【００１０】すなわち、ＳＯＩトランジスタのドレイン
・基板間の寄生容量（ドレイン寄生容量）の値はドレイ
ン電圧が０Ｖの時に最も大きく、その値はＳｉＯ2 層の
厚さによって決定される。ところが、実際の回路動作に
おいてドレイン寄生容量が充電される際には、ドレイン
電圧が時間と共に上昇するため、ＳｉＯ2 層下部のシリ
コン基板側には空乏層が形成され、ＳｉＯ2 層と空乏層
が直列接続された状態になる。その結果、全体的なドレ
イン寄生容量の値はドレイン電圧の上昇と共に減少す
る。
・基板間の寄生容量（ドレイン寄生容量）の値はドレイ
ン電圧が０Ｖの時に最も大きく、その値はＳｉＯ2 層の
厚さによって決定される。ところが、実際の回路動作に
おいてドレイン寄生容量が充電される際には、ドレイン
電圧が時間と共に上昇するため、ＳｉＯ2 層下部のシリ
コン基板側には空乏層が形成され、ＳｉＯ2 層と空乏層
が直列接続された状態になる。その結果、全体的なドレ
イン寄生容量の値はドレイン電圧の上昇と共に減少す
る。
【００１１】図２２に、完全空乏化型ＮＭＯＳ／ＳＯＩ
トランジスタのドレインに電源電圧が印加されて、ｐ型
のシリコン基板側に空乏層１３が形成されている状態を
概念的に示す。空乏層の形成状態（電位分布）は、Ｓｉ
Ｏ2 層の厚さやフラットバンド電圧、シリコン基板の不
純物濃度分布、及び電源電圧などに依存するが、トラン
ジスタの性能や回路動作性能の観点から、不必要に厚い
ＳｉＯ2 層を用いるよりは、むしろＳｉＯ2 層の厚さと
基板の不純物濃度を共に低く設定した方が望ましいとい
う場合が生じる。トランジスタ性能とＳｉＯ2 層の厚さ
の関係に関しては、大村らが報告している（大村ほか、
テクニカル ダイジェスト オブ アイ・イー・ディー
・エム、ｐ．６７５、１９９１年［Ｙ．Ｏｍｕｒａ ｅ
ｔ ａｌ．，Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ
ＩＥＤＭ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ），ｐ．６７
５，１９９１］）。
トランジスタのドレインに電源電圧が印加されて、ｐ型
のシリコン基板側に空乏層１３が形成されている状態を
概念的に示す。空乏層の形成状態（電位分布）は、Ｓｉ
Ｏ2 層の厚さやフラットバンド電圧、シリコン基板の不
純物濃度分布、及び電源電圧などに依存するが、トラン
ジスタの性能や回路動作性能の観点から、不必要に厚い
ＳｉＯ2 層を用いるよりは、むしろＳｉＯ2 層の厚さと
基板の不純物濃度を共に低く設定した方が望ましいとい
う場合が生じる。トランジスタ性能とＳｉＯ2 層の厚さ
の関係に関しては、大村らが報告している（大村ほか、
テクニカル ダイジェスト オブ アイ・イー・ディー
・エム、ｐ．６７５、１９９１年［Ｙ．Ｏｍｕｒａ ｅ
ｔ ａｌ．，Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ
ＩＥＤＭ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔ
ｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ），ｐ．６７
５，１９９１］）。
【００１２】一方完全空乏化型ＳＯＩトランジスタで
は、ゲート電圧がしきい値電圧以下の領域では、ゲート
電圧の増加と共にシリコン層内部に空乏層が広がり、そ
れがＳｉＯ2 層に到達するとトランジスタの容量はゲー
ト容量と空乏化したシリコン層の容量に加えて、ＳｉＯ
2 層の容量が直列接続された状態になる。従って、完全
空乏化型ＳＯＩトランジスタのしきい値電圧などの基本
パラメータは、ＳｉＯ2層下部に存在するシリコン基板
の電位変化に対して非常に敏感になる。例えば、シリコ
ン基板がｐ型の場合にこのシリコン基板の電位を０Ｖか
ら負方向に変化させると、完全空乏化型ＮＭＯＳ／ＳＯ
Ｉトランジスタのしきい値電圧は増加し（リムほか、ア
イ・イー・イー・イー、トランザクションズ オン エ
レクトロンデバイシズ、ｐ１２４４（１９８３）、
［Ｈ．Ｋ．Ｌｉｍ ａｎｄ Ｊ．Ｇ．Ｆｏｓｓｕｍ，Ｉ
ＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔ
ｒｏｎＤｅｖｉｃｅｓ， ＥＤ−３０，ｐ．１２４４
（１９８３）］）、チャネル移動度は低下する（メイヤ
ー、アイ・イー・イー・イー、トランザクションズオン
エレクトロン デバイシズ、ＥＤ−３７，ｐ．１２８
０（１９９０）［Ｍａｙｅｒ ＩＥＥＥ Ｔｒａｎｓａ
ｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓ， ＥＤ−３７，ｐ．１２８０（１９９０）］）。
その結果、ドレイン、ゲート、ソースのバイアス条件が
同じ場合には、電流駆動能力は基板電位（負）の絶対値
の増加と共に低下する。図２２に示したような状態にお
けるトランジスタのしきい値電圧は、空乏層が形成され
ていない場合や、空乏層が形成されてもこれがチャネル
下部を広くは覆っていない場合の値よりも高くなる。
は、ゲート電圧がしきい値電圧以下の領域では、ゲート
電圧の増加と共にシリコン層内部に空乏層が広がり、そ
れがＳｉＯ2 層に到達するとトランジスタの容量はゲー
ト容量と空乏化したシリコン層の容量に加えて、ＳｉＯ
2 層の容量が直列接続された状態になる。従って、完全
空乏化型ＳＯＩトランジスタのしきい値電圧などの基本
パラメータは、ＳｉＯ2層下部に存在するシリコン基板
の電位変化に対して非常に敏感になる。例えば、シリコ
ン基板がｐ型の場合にこのシリコン基板の電位を０Ｖか
ら負方向に変化させると、完全空乏化型ＮＭＯＳ／ＳＯ
Ｉトランジスタのしきい値電圧は増加し（リムほか、ア
イ・イー・イー・イー、トランザクションズ オン エ
レクトロンデバイシズ、ｐ１２４４（１９８３）、
［Ｈ．Ｋ．Ｌｉｍ ａｎｄ Ｊ．Ｇ．Ｆｏｓｓｕｍ，Ｉ
ＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔ
ｒｏｎＤｅｖｉｃｅｓ， ＥＤ−３０，ｐ．１２４４
（１９８３）］）、チャネル移動度は低下する（メイヤ
ー、アイ・イー・イー・イー、トランザクションズオン
エレクトロン デバイシズ、ＥＤ−３７，ｐ．１２８
０（１９９０）［Ｍａｙｅｒ ＩＥＥＥ Ｔｒａｎｓａ
ｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓ， ＥＤ−３７，ｐ．１２８０（１９９０）］）。
その結果、ドレイン、ゲート、ソースのバイアス条件が
同じ場合には、電流駆動能力は基板電位（負）の絶対値
の増加と共に低下する。図２２に示したような状態にお
けるトランジスタのしきい値電圧は、空乏層が形成され
ていない場合や、空乏層が形成されてもこれがチャネル
下部を広くは覆っていない場合の値よりも高くなる。
【００１３】図２３は、寄生容量Ｃに充電されていた電
荷が、直列接続された微細ＮＭＯＳトランジスタＡとＢ
を介して放電される過程を概念的に示している。トラン
ジスタＡのソースとトランジスタＢのドレインは共通で
ある。シリコン基板の不純物濃度は例えば１×１０15ｃ
ｍ-3程度であり、トランジスタＡとＢのゲート電極には
共にハイレイベルの信号が入力されているものとする。
この図に示した状態では、トランジスタＡのドレイン５
下部のシリコン基板に形成された空乏層１３がトランジ
スタＡ自身のチャネル領域下部にまで広がっており、さ
らに、トランジスタＢのドレイン（トランジスタＡのソ
ース４）の電位が上昇した事によって形成された空乏層
２３がトランジスタＡとＢのチャネル領域下部にまで広
がっている。このような場合、トランジスタＡとＢは、
実効的に負の基板バイアスが印加された状態になってい
るため、シリコン基板１が完全に接地されている場合
（ＳｉＯ2 層２とシリコン基板１の界面の電位が０Ｖに
なっている場合）に比べてしきい値電圧が高くなり、チ
ャネル移動度が低くなる。その結果、電流駆動能力が低
下して寄生容量の放電に要する時間が長くなり、回路動
作速度が低下してしまう。
荷が、直列接続された微細ＮＭＯＳトランジスタＡとＢ
を介して放電される過程を概念的に示している。トラン
ジスタＡのソースとトランジスタＢのドレインは共通で
ある。シリコン基板の不純物濃度は例えば１×１０15ｃ
ｍ-3程度であり、トランジスタＡとＢのゲート電極には
共にハイレイベルの信号が入力されているものとする。
この図に示した状態では、トランジスタＡのドレイン５
下部のシリコン基板に形成された空乏層１３がトランジ
スタＡ自身のチャネル領域下部にまで広がっており、さ
らに、トランジスタＢのドレイン（トランジスタＡのソ
ース４）の電位が上昇した事によって形成された空乏層
２３がトランジスタＡとＢのチャネル領域下部にまで広
がっている。このような場合、トランジスタＡとＢは、
実効的に負の基板バイアスが印加された状態になってい
るため、シリコン基板１が完全に接地されている場合
（ＳｉＯ2 層２とシリコン基板１の界面の電位が０Ｖに
なっている場合）に比べてしきい値電圧が高くなり、チ
ャネル移動度が低くなる。その結果、電流駆動能力が低
下して寄生容量の放電に要する時間が長くなり、回路動
作速度が低下してしまう。
【００１４】
【課題を解決するための手段】本発明の目的はＳＯＩ型
集積回路における空乏層の過剰な広がりを抑制した半導
体装置を提供することにある。かかる目的のために、本
発明のＳＯＩ型半導体装置は、ＳｉＯ2 層とシリコン基
板との界面近傍の所望の位置に、１×１０17ｃｍ-3以上
という比較的濃度の高い不純物拡散領域を有している。
集積回路における空乏層の過剰な広がりを抑制した半導
体装置を提供することにある。かかる目的のために、本
発明のＳＯＩ型半導体装置は、ＳｉＯ2 層とシリコン基
板との界面近傍の所望の位置に、１×１０17ｃｍ-3以上
という比較的濃度の高い不純物拡散領域を有している。
【００１５】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１６】図１は本発明の第一の実施例を示す半導体
チップ（ＮＭＯＳ／ＳＯＩ）の断面図である。１０19ｃ
ｍ-3以上のｐ型不純物元素を含有する高濃度ｐ型シリコ
ン基板１の上に絶縁層として厚さ４００ｎｍ程度のＳｉ
Ｏ2 層２が形成されており、その上に厚さ１００ｎｍ程
度の単結晶シリコン層３が形成されている。このシリコ
ン層３の上に、通常の製造工程を用いてＮＭＯＳトラン
ジスタが形成されている。トランジスタのソース４、ド
レイン５はシリコン層３の内部に形成されており、ゲー
ト絶縁膜６とゲート電極７はシリコン層３の表面に形成
されている。この例では、シリコン基板１のｐ型不純物
の濃度が高いため、ドレイン５の電圧が上昇してもシリ
コン基板１側には空乏層が広がらない。シリコン基板１
が含有するｐ型不純物の濃度は、この濃度と逆方向電圧
に依存する空乏層の幅やトランジスタの寸法などを考慮
して、必要に応じて所望の値に設定すれば良く、この例
で用いた値に限定されるものではないという事は言うま
でもない。以下の実施例で示す高濃度不純物領域の不純
物濃度に関しても、全く同様である。さらに、シリコン
基板の高濃度不純物がｎ型の場合にも同様の効果が得ら
れる事は言うまでもない。
チップ（ＮＭＯＳ／ＳＯＩ）の断面図である。１０19ｃ
ｍ-3以上のｐ型不純物元素を含有する高濃度ｐ型シリコ
ン基板１の上に絶縁層として厚さ４００ｎｍ程度のＳｉ
Ｏ2 層２が形成されており、その上に厚さ１００ｎｍ程
度の単結晶シリコン層３が形成されている。このシリコ
ン層３の上に、通常の製造工程を用いてＮＭＯＳトラン
ジスタが形成されている。トランジスタのソース４、ド
レイン５はシリコン層３の内部に形成されており、ゲー
ト絶縁膜６とゲート電極７はシリコン層３の表面に形成
されている。この例では、シリコン基板１のｐ型不純物
の濃度が高いため、ドレイン５の電圧が上昇してもシリ
コン基板１側には空乏層が広がらない。シリコン基板１
が含有するｐ型不純物の濃度は、この濃度と逆方向電圧
に依存する空乏層の幅やトランジスタの寸法などを考慮
して、必要に応じて所望の値に設定すれば良く、この例
で用いた値に限定されるものではないという事は言うま
でもない。以下の実施例で示す高濃度不純物領域の不純
物濃度に関しても、全く同様である。さらに、シリコン
基板の高濃度不純物がｎ型の場合にも同様の効果が得ら
れる事は言うまでもない。
【００１７】このようなＳＯＩ基板を作製する方法はす
でに確立されているが、その概要を図２を用いて説明す
る。
でに確立されているが、その概要を図２を用いて説明す
る。
【００１８】不純物濃度の低い単結晶シリコン基板８の
表面に所望の厚さのＳｉＯ2 層２を形成した後、このＳ
ｉＯ2 層２の表面と不純物濃度の高い単結晶シリコン基
板９の表面を、接合面１０で接触させて二枚のシリコン
基板８，９を貼り合わせる（工程ａ）。
表面に所望の厚さのＳｉＯ2 層２を形成した後、このＳ
ｉＯ2 層２の表面と不純物濃度の高い単結晶シリコン基
板９の表面を、接合面１０で接触させて二枚のシリコン
基板８，９を貼り合わせる（工程ａ）。
【００１９】次に、シリコン基板（Ａ）８の不要部分を
研磨して削除する事によって、単結晶シリコン層３を形
成する（工程ｂ）。不純物濃度の高いシリコン基板
（Ｂ）９が完成したＳＯＩ基板の支持基板となる。
研磨して削除する事によって、単結晶シリコン層３を形
成する（工程ｂ）。不純物濃度の高いシリコン基板
（Ｂ）９が完成したＳＯＩ基板の支持基板となる。
【００２０】図３は本発明の第二の実施例を示す半導体
チップ（ＮＭＯＳ／ＳＯＩ）の断面図である。通常のｐ
型（不純物濃度は１０15ｃｍ-3程度）シリコン基板１の
上に厚さ１００ｎｍ程度のＳｉＯ2 層２が形成されてお
り、その上に厚さ５０ｎｍ程度の単結晶シリコン層３が
形成されている。トランジスタの構造は図１と同じであ
る。この例では、ＳｉＯ2 層２とシリコン基板１の界面
近傍に、１０19ｃｍ-3以上のｐ型不純物元素を含有し、
厚さが５００ｎｍ程度の高濃度ｐ型領域１１が形成され
ているため、ドレイン５の電圧が上昇してもシリコン基
板１側に空乏層は広がらない。この高濃度ｐ型領域１１
は、図４に示すように通常のイオン注入技術を用いて容
易に形成する事ができる。イオン注入１２の加速エネル
ギーは、単結晶シリコン層３とＳｉＯ2 層２の厚さを考
慮して選択すれば良いため、高濃度ｐ型領域１１はトラ
ンジスタの製造開始前に容易に形成できる。
チップ（ＮＭＯＳ／ＳＯＩ）の断面図である。通常のｐ
型（不純物濃度は１０15ｃｍ-3程度）シリコン基板１の
上に厚さ１００ｎｍ程度のＳｉＯ2 層２が形成されてお
り、その上に厚さ５０ｎｍ程度の単結晶シリコン層３が
形成されている。トランジスタの構造は図１と同じであ
る。この例では、ＳｉＯ2 層２とシリコン基板１の界面
近傍に、１０19ｃｍ-3以上のｐ型不純物元素を含有し、
厚さが５００ｎｍ程度の高濃度ｐ型領域１１が形成され
ているため、ドレイン５の電圧が上昇してもシリコン基
板１側に空乏層は広がらない。この高濃度ｐ型領域１１
は、図４に示すように通常のイオン注入技術を用いて容
易に形成する事ができる。イオン注入１２の加速エネル
ギーは、単結晶シリコン層３とＳｉＯ2 層２の厚さを考
慮して選択すれば良いため、高濃度ｐ型領域１１はトラ
ンジスタの製造開始前に容易に形成できる。
【００２１】図５は本発明の第三の実施例を示す半導体
チップ（ＮＭＯＳ／ＳＯＩ）の断面図である。この例で
は、通常の低濃度ｐ型シリコン基板１の上に厚さ１００
ｎｍ程度のＳｉＯ2 層２が形成されており、その上に厚
さ５０ｎｍ程度の単結晶シリコン層３が形成されてい
る。トランジスタ部の構造は図１と同じである。この例
では、ソース４・ドレイン５下部のＳＩＯ2 層２とシリ
コン基板１の界面近傍にのみ、厚さ５００ｎｍ程度の高
濃度ｐ型領域１１が形成されている。この高濃度ｐ型領
域１１が存在する事により、ドレイン５の電圧が上昇し
てもドレイン下部のシリコン基板１側に空乏層は形成さ
れなくなる。この高濃度ｐ型領域１１は図６に示すよう
に、ソース・ドレインを形成するための通常のイオン注
入工程において、イオン注入１２を用いて容易に形成す
る事ができる。図５に示したようなＳＯＩ基板の場合に
は、ソース・ドレインを形成するためのイオン注入を行
なう前に、ボロンイオン１２を８０−１００ｋｅＶ程度
の加速エネルギーで３×１０15ｃｍ-2程度注入する事に
よって、高濃度ｐ型領域１１を形成できる。
チップ（ＮＭＯＳ／ＳＯＩ）の断面図である。この例で
は、通常の低濃度ｐ型シリコン基板１の上に厚さ１００
ｎｍ程度のＳｉＯ2 層２が形成されており、その上に厚
さ５０ｎｍ程度の単結晶シリコン層３が形成されてい
る。トランジスタ部の構造は図１と同じである。この例
では、ソース４・ドレイン５下部のＳＩＯ2 層２とシリ
コン基板１の界面近傍にのみ、厚さ５００ｎｍ程度の高
濃度ｐ型領域１１が形成されている。この高濃度ｐ型領
域１１が存在する事により、ドレイン５の電圧が上昇し
てもドレイン下部のシリコン基板１側に空乏層は形成さ
れなくなる。この高濃度ｐ型領域１１は図６に示すよう
に、ソース・ドレインを形成するための通常のイオン注
入工程において、イオン注入１２を用いて容易に形成す
る事ができる。図５に示したようなＳＯＩ基板の場合に
は、ソース・ドレインを形成するためのイオン注入を行
なう前に、ボロンイオン１２を８０−１００ｋｅＶ程度
の加速エネルギーで３×１０15ｃｍ-2程度注入する事に
よって、高濃度ｐ型領域１１を形成できる。
【００２２】図７は本発明の第四の実施例を示す半導体
チップ（ＮＭＯＳ／ＳＯＩ）の断面図である。この例で
は、低濃度のｐ型のシリコン基板１の上に厚さ１００ｎ
ｍ程度のＳｉＯ2 層２が形成されており、その上に厚さ
５０ｎｍ程度の単結晶シリコン層３が形成されている。
トランジスタの構造は図１と同じである。この例では、
ゲート電極７下部のＳｉＯ2 層２とシリコン基板１の界
面近傍にのみ、厚さ５００ｎｍ程度の高濃度ｐ型領域１
１が形成されている。従って、ドレイン５の電圧が上昇
すると、ドレイン下部の不純物濃度の低いシリコン基板
１側には空乏層１３が広がるが、チャネル下部には高濃
度のｐ型領域１１が存在するため、この空乏層１３（シ
リコン基板１側の電位変化）の影響はチャネル領域１４
には全く及ばない。この例では、ドレイン５下部には空
乏層１３が広がるため、第一，第二，第三の実施例の場
合よりもドレイン寄生容量をさらに低減できる、という
特徴がある。
チップ（ＮＭＯＳ／ＳＯＩ）の断面図である。この例で
は、低濃度のｐ型のシリコン基板１の上に厚さ１００ｎ
ｍ程度のＳｉＯ2 層２が形成されており、その上に厚さ
５０ｎｍ程度の単結晶シリコン層３が形成されている。
トランジスタの構造は図１と同じである。この例では、
ゲート電極７下部のＳｉＯ2 層２とシリコン基板１の界
面近傍にのみ、厚さ５００ｎｍ程度の高濃度ｐ型領域１
１が形成されている。従って、ドレイン５の電圧が上昇
すると、ドレイン下部の不純物濃度の低いシリコン基板
１側には空乏層１３が広がるが、チャネル下部には高濃
度のｐ型領域１１が存在するため、この空乏層１３（シ
リコン基板１側の電位変化）の影響はチャネル領域１４
には全く及ばない。この例では、ドレイン５下部には空
乏層１３が広がるため、第一，第二，第三の実施例の場
合よりもドレイン寄生容量をさらに低減できる、という
特徴がある。
【００２３】図８に、図７に示したトランジスタの製造
工程の概略を示す。
工程の概略を示す。
【００２４】図７に示したＳＯＩ基板の単結晶シリコン
層３の表面に厚さ１０ｎｍ程度の熱酸化膜１５を形成し
た後、この熱酸化膜１５の上に厚さ１０ｎｍ程度の窒化
膜１６を堆積し、この窒化膜１６の上に厚さ３００ｎｍ
程度のＣＶＤ酸化膜１７を堆積する。通常のリソグラフ
ィー技術とドライ・エッチング技術を用いて、フォトレ
ジスト１８をマスクにしてゲート電極７となる領域のＣ
ＶＤ酸化膜１７、窒化膜１６、熱酸化膜１５を除去し、
単結晶シリコン層３の表面を露出させる（工程ａ）。
層３の表面に厚さ１０ｎｍ程度の熱酸化膜１５を形成し
た後、この熱酸化膜１５の上に厚さ１０ｎｍ程度の窒化
膜１６を堆積し、この窒化膜１６の上に厚さ３００ｎｍ
程度のＣＶＤ酸化膜１７を堆積する。通常のリソグラフ
ィー技術とドライ・エッチング技術を用いて、フォトレ
ジスト１８をマスクにしてゲート電極７となる領域のＣ
ＶＤ酸化膜１７、窒化膜１６、熱酸化膜１５を除去し、
単結晶シリコン層３の表面を露出させる（工程ａ）。
【００２５】高濃度ｐ型領域１１を形成するためのボロ
ン・イオン注入１９と、しきい値電圧を制御するための
ボロン・イオン注入２０を行なう。イオン注入１９の飛
程を考慮してＣＶＤ酸化膜１７の厚さを設定しておけ
ば、ＣＶＤ酸化膜１７がイオン注入１９のマスクになる
ため、イオン注入２０によるしきい値電圧の制御は、高
濃度ｐ型領域１１の形成と独立に精度良く行なえる（工
程ｂ）。
ン・イオン注入１９と、しきい値電圧を制御するための
ボロン・イオン注入２０を行なう。イオン注入１９の飛
程を考慮してＣＶＤ酸化膜１７の厚さを設定しておけ
ば、ＣＶＤ酸化膜１７がイオン注入１９のマスクになる
ため、イオン注入２０によるしきい値電圧の制御は、高
濃度ｐ型領域１１の形成と独立に精度良く行なえる（工
程ｂ）。
【００２６】フォトレジスト１８を除去した後、厚さ１
０ｎｍ程度のゲート絶縁膜６を形成し、引き続いて高濃
度のリンを含有する多結晶シリコン膜を堆積する。ドラ
イ・エッチング技術を用いて不要部分を除去する事によ
ってゲート電極７を形成する（工程ｃ）。希釈したフッ
酸溶液でＣＶＤ酸化膜１７を除去した後、加熱したリン
酸溶液を用いて窒化膜１６を除去する。この後は、通常
の製造工程に続く。
０ｎｍ程度のゲート絶縁膜６を形成し、引き続いて高濃
度のリンを含有する多結晶シリコン膜を堆積する。ドラ
イ・エッチング技術を用いて不要部分を除去する事によ
ってゲート電極７を形成する（工程ｃ）。希釈したフッ
酸溶液でＣＶＤ酸化膜１７を除去した後、加熱したリン
酸溶液を用いて窒化膜１６を除去する。この後は、通常
の製造工程に続く。
【００２７】図９は本発明の第五の実施例を示す半導体
チップの断面図である。第三の実施例と同様に、低濃度
のｐ型のシリコン基板１の上に厚さ１００ｎｍ程度のＳ
ｉＯ2 層２が形成されており、その上に厚さ５０ｎｍ程
度の単結晶シリコン層３が形成されている。この実施例
では二つのＮＭＯＳトランジスタが直列接続されている
が、各トランジスタ部の構造は第三の実施例（図５）と
同じであり、ソース４・ドレイン５下部のＳｉＯ2 層２
とシリコン基板１の界面近傍にのみ、厚さ５００ｎｍ程
度の高濃度ｐ型領域１１が形成されている。従って、出
力端子２１側のトランジスタのドレイン５の電圧が上昇
しても、ドレイン５下部のシリコン基板１側に空乏層は
広がらない。また、出力端子２１側のトランジスタのソ
ース４（接地端子２２側のトランジスタ・ドレイン）の
電位が上昇しても、ソース４の下部のシリコン基板１側
に空乏層は広がらない。従って、シリコン基板１の電位
変動は著しく抑制され、各トランジスタのしきい値電圧
などの基本特性が安定化する。
チップの断面図である。第三の実施例と同様に、低濃度
のｐ型のシリコン基板１の上に厚さ１００ｎｍ程度のＳ
ｉＯ2 層２が形成されており、その上に厚さ５０ｎｍ程
度の単結晶シリコン層３が形成されている。この実施例
では二つのＮＭＯＳトランジスタが直列接続されている
が、各トランジスタ部の構造は第三の実施例（図５）と
同じであり、ソース４・ドレイン５下部のＳｉＯ2 層２
とシリコン基板１の界面近傍にのみ、厚さ５００ｎｍ程
度の高濃度ｐ型領域１１が形成されている。従って、出
力端子２１側のトランジスタのドレイン５の電圧が上昇
しても、ドレイン５下部のシリコン基板１側に空乏層は
広がらない。また、出力端子２１側のトランジスタのソ
ース４（接地端子２２側のトランジスタ・ドレイン）の
電位が上昇しても、ソース４の下部のシリコン基板１側
に空乏層は広がらない。従って、シリコン基板１の電位
変動は著しく抑制され、各トランジスタのしきい値電圧
などの基本特性が安定化する。
【００２８】図１０は本発明の第六の実施例を示す半導
体チップの断面図である。第五の実施例と同様に、低濃
度のｐ型のシリコン基板１の上に厚さ１００ｎｍ程度の
ＳｉＯ2 層２が形成されており、その上に厚さ５０ｎｍ
程度の単結晶シリコン層３が形成されている。この実施
例でも二つのＮＭＯＳトランジスタが直列接続されてい
るが、各トランジスタ部の構造は第四の実施例（図７）
と同じである。この構造では、ゲート電極７下部のＳｉ
Ｏ2 層２とシリコン基板１の界面近傍にのみ、厚さ５０
０ｎｍ程度の高濃度ｐ型領域１１が形成されている。出
力端子２１側のトランジスタのドレイン５の電圧が上昇
すると、ドレイン５下部の不純物濃度の低いシリコン基
板１側には空乏層１３が広がる。また、このトランジス
タのソース４（接地端子２２側のトランジスタのドレイ
ン）の電位が上昇すると、ソース４の下部の不純物濃度
の低いシリコン基板１側には空乏層２３が広がる。とこ
ろが、各トランジスタのゲート電極７の下部には高濃度
のｐ型領域１１が存在するため、空乏層１３と２３（シ
リコン基板１側の電位変化）の影響はチャネル領域１４
には全く及ばない。この例では、ドレイン５下部のシリ
コン基板１側には空乏層１３と２３が広がるため、ドレ
イン寄生容量を第五の実施例よりもさらに低減できる、
という特徴がある。
体チップの断面図である。第五の実施例と同様に、低濃
度のｐ型のシリコン基板１の上に厚さ１００ｎｍ程度の
ＳｉＯ2 層２が形成されており、その上に厚さ５０ｎｍ
程度の単結晶シリコン層３が形成されている。この実施
例でも二つのＮＭＯＳトランジスタが直列接続されてい
るが、各トランジスタ部の構造は第四の実施例（図７）
と同じである。この構造では、ゲート電極７下部のＳｉ
Ｏ2 層２とシリコン基板１の界面近傍にのみ、厚さ５０
０ｎｍ程度の高濃度ｐ型領域１１が形成されている。出
力端子２１側のトランジスタのドレイン５の電圧が上昇
すると、ドレイン５下部の不純物濃度の低いシリコン基
板１側には空乏層１３が広がる。また、このトランジス
タのソース４（接地端子２２側のトランジスタのドレイ
ン）の電位が上昇すると、ソース４の下部の不純物濃度
の低いシリコン基板１側には空乏層２３が広がる。とこ
ろが、各トランジスタのゲート電極７の下部には高濃度
のｐ型領域１１が存在するため、空乏層１３と２３（シ
リコン基板１側の電位変化）の影響はチャネル領域１４
には全く及ばない。この例では、ドレイン５下部のシリ
コン基板１側には空乏層１３と２３が広がるため、ドレ
イン寄生容量を第五の実施例よりもさらに低減できる、
という特徴がある。
【００２９】図１１は本発明の第七の実施例を示す半導
体チップの断面図である。低濃度のｐ型のシリコン基板
１の上に厚さ１００ｎｍ程度のＳｉＯ2 層２が形成され
ており、その上に厚さ５０ｎｍ程度の単結晶シリコン層
３が形成されている。各トランジスタ部の構造は第四の
実施例（図７）と同様である。つまり、ＮＭＯＳトラン
ジスタのゲート電極７下部のシリコン基板１には厚さ５
００ｎｍ程度の高濃度ｐ型領域１１が形成されており、
ＰＭＯＳトランジスタのゲート電極７下部のシリコン基
板１には厚さ５００ｎｍ程度の高濃度ｎ型領域２４が形
成されている。この実施例では、ＰＭＯＳトランジスタ
領域下部のシリコン基板はｎ型（いわゆるｎ−ウェル構
造３４）になっており、この領域の電位を電源電圧に固
定するための電極４８が引き出された構造になってい
る。
体チップの断面図である。低濃度のｐ型のシリコン基板
１の上に厚さ１００ｎｍ程度のＳｉＯ2 層２が形成され
ており、その上に厚さ５０ｎｍ程度の単結晶シリコン層
３が形成されている。各トランジスタ部の構造は第四の
実施例（図７）と同様である。つまり、ＮＭＯＳトラン
ジスタのゲート電極７下部のシリコン基板１には厚さ５
００ｎｍ程度の高濃度ｐ型領域１１が形成されており、
ＰＭＯＳトランジスタのゲート電極７下部のシリコン基
板１には厚さ５００ｎｍ程度の高濃度ｎ型領域２４が形
成されている。この実施例では、ＰＭＯＳトランジスタ
領域下部のシリコン基板はｎ型（いわゆるｎ−ウェル構
造３４）になっており、この領域の電位を電源電圧に固
定するための電極４８が引き出された構造になってい
る。
【００３０】図１１に示した構造を有するトランジスタ
（ＣＭＯＳ基本回路）の製造方法を、図１２〜図１５を
用いて説明する。
（ＣＭＯＳ基本回路）の製造方法を、図１２〜図１５を
用いて説明する。
【００３１】この例で用いているＳＯＩ基板は、低濃度
（１０15ｃｍ-3程度）のｐ型シリコン基板１の上に厚さ
９０ｎｍ程度のＳｉＯ2 層２が形成され、その上に厚さ
５０ｎｍ程度の単結晶シリコン層３が形成された構造に
なっている。加速エネルギー１８０ｋｅＶ、注入量４×
１０17ｃｍ-2、基板温度５５０℃の条件で、通常のｐ型
（１００）シリコン基板に酸素イオンを注入してから１
３５０℃で６時間程度の熱処理を行なうと、厚さ９０ｎ
ｍ程度のＳｉＯ2 層と厚さ３００ｎｍ程度の単結晶シリ
コン層を有するＳＯＩ基板を形成できる事が広く知られ
ている。通常の熱酸化技術を用いてこの単結晶シリコン
層の表面を所望の厚さだけ酸化した後、希釈したフッ酸
溶液を用いてこの酸化膜を除去する事によって、この単
結晶シリコン層は精度良く薄くする事ができる。７０ｎ
ｍ程度まで薄膜化した単結晶シリコン層３の表面に厚さ
３０ｎｍ程度の熱酸化膜２５を形成し、その上に厚さ１
００ｎｍ程度の窒化膜２６を堆積する（工程ａ）。
（１０15ｃｍ-3程度）のｐ型シリコン基板１の上に厚さ
９０ｎｍ程度のＳｉＯ2 層２が形成され、その上に厚さ
５０ｎｍ程度の単結晶シリコン層３が形成された構造に
なっている。加速エネルギー１８０ｋｅＶ、注入量４×
１０17ｃｍ-2、基板温度５５０℃の条件で、通常のｐ型
（１００）シリコン基板に酸素イオンを注入してから１
３５０℃で６時間程度の熱処理を行なうと、厚さ９０ｎ
ｍ程度のＳｉＯ2 層と厚さ３００ｎｍ程度の単結晶シリ
コン層を有するＳＯＩ基板を形成できる事が広く知られ
ている。通常の熱酸化技術を用いてこの単結晶シリコン
層の表面を所望の厚さだけ酸化した後、希釈したフッ酸
溶液を用いてこの酸化膜を除去する事によって、この単
結晶シリコン層は精度良く薄くする事ができる。７０ｎ
ｍ程度まで薄膜化した単結晶シリコン層３の表面に厚さ
３０ｎｍ程度の熱酸化膜２５を形成し、その上に厚さ１
００ｎｍ程度の窒化膜２６を堆積する（工程ａ）。
【００３２】次に、通常のフォトリソグラフィー技術を
用いて素子分離領域のパターニングを行なう。素子分離
領域となる部分の窒化膜２６をドライエッチングによっ
て除去した後、素子分離領域となる部分の単結晶シリコ
ン層３を熱酸化して熱酸化膜２７を形成する。この熱酸
化膜２７の厚さは、その底部がＳｉＯ2 層２と一体化し
て各トランジスタが電気的に分離されるように設定す
る。この例の場合には、熱酸化膜２７の厚さは２００ｎ
ｍ程度に設定してある（工程ｂ）。
用いて素子分離領域のパターニングを行なう。素子分離
領域となる部分の窒化膜２６をドライエッチングによっ
て除去した後、素子分離領域となる部分の単結晶シリコ
ン層３を熱酸化して熱酸化膜２７を形成する。この熱酸
化膜２７の厚さは、その底部がＳｉＯ2 層２と一体化し
て各トランジスタが電気的に分離されるように設定す
る。この例の場合には、熱酸化膜２７の厚さは２００ｎ
ｍ程度に設定してある（工程ｂ）。
【００３３】加熱したリン酸溶液で窒化膜２６を除去
し、希釈したフッ酸溶液で熱酸化膜２５を除去した後、
フォトリソグラフィー技術を用いてＮＭＯＳトランジス
タ部となる領域２８にのみフォトレジスト２９を残す。
このフォトレジストをマスクにしてＰＭＯＳトランジス
タ部のシリコン基板１に、加速エネルギー３００ｋｅ
Ｖ、注入量１×１０12ｃｍ-2程度の条件でリンイオン３
０を注入する。この注入条件は、目的とするｎウェル構
造によって変化させる事ができる（工程ｃ）。
し、希釈したフッ酸溶液で熱酸化膜２５を除去した後、
フォトリソグラフィー技術を用いてＮＭＯＳトランジス
タ部となる領域２８にのみフォトレジスト２９を残す。
このフォトレジストをマスクにしてＰＭＯＳトランジス
タ部のシリコン基板１に、加速エネルギー３００ｋｅ
Ｖ、注入量１×１０12ｃｍ-2程度の条件でリンイオン３
０を注入する。この注入条件は、目的とするｎウェル構
造によって変化させる事ができる（工程ｃ）。
【００３４】レジスト２９を除去した後、単結晶シリコ
ン層３の表面に厚さ１０ｎｍ程度の熱酸化膜３１を形成
し、その上に厚さ１０ｎｍ程度の窒化膜３２を堆積し、
その上に厚さ３００ｎｍ程度のＣＶＤ酸化膜３３を堆積
する。その後、例えば１０００℃で１時間程度の熱処理
を行なう事によって、ＰＭＯＳ領域のＳｉＯ2 層２の下
部には、ｎ型領域３４が形成される（工程ｄ）。
ン層３の表面に厚さ１０ｎｍ程度の熱酸化膜３１を形成
し、その上に厚さ１０ｎｍ程度の窒化膜３２を堆積し、
その上に厚さ３００ｎｍ程度のＣＶＤ酸化膜３３を堆積
する。その後、例えば１０００℃で１時間程度の熱処理
を行なう事によって、ＰＭＯＳ領域のＳｉＯ2 層２の下
部には、ｎ型領域３４が形成される（工程ｄ）。
【００３５】次に、フォトリソグラフィー技術とドライ
エッチング技術を用いて、ゲート電極となる領域３７の
ＣＶＤ酸化膜３５、窒化膜３４、及び熱酸化膜３３を除
去し、単結晶シリコン層３の表面を露出させる（工程
ｅ）。
エッチング技術を用いて、ゲート電極となる領域３７の
ＣＶＤ酸化膜３５、窒化膜３４、及び熱酸化膜３３を除
去し、単結晶シリコン層３の表面を露出させる（工程
ｅ）。
【００３６】次に、ＮＭＯＳトランジスタ部の表面だけ
が露出するようにフォトレジスト３６をパターニング
し、ＮＭＯＳトランジスタのゲート電極となる領域３５
の下部のＳｉＯ2 層２とシリコン基板１の界面近傍にの
み、例えば加速エネルギー１００ｋｅＶで５×１０15ｃ
ｍ-2程度のボロンイオン３７を注入する事によって高濃
度ｐ型領域１１を形成する。この領域の深さをより深く
するためには。上記ＣＶＤ酸化膜３３の厚さを、領域１
１を形成するために行なうイオン注入の飛程（の最大
値）と同等以上にしておく必要がある。さらに、領域１
１の深さをある程度深くする場合には、イオン注入の加
速エネルギーを必要に応じて何段階かに変化させる事が
望ましい。ＰＭＯＳトランジスタ部についても同様であ
る（工程ｆ）。
が露出するようにフォトレジスト３６をパターニング
し、ＮＭＯＳトランジスタのゲート電極となる領域３５
の下部のＳｉＯ2 層２とシリコン基板１の界面近傍にの
み、例えば加速エネルギー１００ｋｅＶで５×１０15ｃ
ｍ-2程度のボロンイオン３７を注入する事によって高濃
度ｐ型領域１１を形成する。この領域の深さをより深く
するためには。上記ＣＶＤ酸化膜３３の厚さを、領域１
１を形成するために行なうイオン注入の飛程（の最大
値）と同等以上にしておく必要がある。さらに、領域１
１の深さをある程度深くする場合には、イオン注入の加
速エネルギーを必要に応じて何段階かに変化させる事が
望ましい。ＰＭＯＳトランジスタ部についても同様であ
る（工程ｆ）。
【００３７】（工程ｆ）で説明したＮＭＯＳトランジス
タ部の高濃度ｐ型領域と同様にしてＰＭＯＳトランジス
タ部の高濃度ｎ型領域３８を形成した後、露出している
単結晶シリコン層３の表面に厚さ１０ｎｍ程度のゲート
酸化膜６を形成した後、ゲート長程度の厚さの高濃度ｎ
型多結晶シリコン膜３９を堆積する（工程ｇ）。
タ部の高濃度ｐ型領域と同様にしてＰＭＯＳトランジス
タ部の高濃度ｎ型領域３８を形成した後、露出している
単結晶シリコン層３の表面に厚さ１０ｎｍ程度のゲート
酸化膜６を形成した後、ゲート長程度の厚さの高濃度ｎ
型多結晶シリコン膜３９を堆積する（工程ｇ）。
【００３８】ドライエッチング技術を用いて上記多結晶
シリコン膜３９の不要部分を除去す事によってゲート電
極７を形成した後、希釈フッ酸溶液を用いてＣＶＤ酸化
膜３３を除去する。この時、素子分離領域の酸化膜２７
とゲート酸化膜６は窒化膜３２によって保護されてい
る。加熱したリン酸溶液を用いて窒化膜３２を除去した
後、露出したゲート電極７の表面に厚さ５０ｎｍ程度の
熱酸化膜４０を形成する（工程ｈ）。
シリコン膜３９の不要部分を除去す事によってゲート電
極７を形成した後、希釈フッ酸溶液を用いてＣＶＤ酸化
膜３３を除去する。この時、素子分離領域の酸化膜２７
とゲート酸化膜６は窒化膜３２によって保護されてい
る。加熱したリン酸溶液を用いて窒化膜３２を除去した
後、露出したゲート電極７の表面に厚さ５０ｎｍ程度の
熱酸化膜４０を形成する（工程ｈ）。
【００３９】次に、通常のリソグラフィー技術を用い
て、コンタクトホール４１のパターニングを行なった
後、レジスト４２をマスクにしたドライエッチング技術
を用いて素子分離領域の酸化膜２７とＳＯＩ基板のＳｉ
Ｏ2 層２をエッチングして、ＰＭＯＳトランジスタ領域
のシリコン基板１内部に形成したｎ型領域３４の表面を
露出させる（工程ｉ）。
て、コンタクトホール４１のパターニングを行なった
後、レジスト４２をマスクにしたドライエッチング技術
を用いて素子分離領域の酸化膜２７とＳＯＩ基板のＳｉ
Ｏ2 層２をエッチングして、ＰＭＯＳトランジスタ領域
のシリコン基板１内部に形成したｎ型領域３４の表面を
露出させる（工程ｉ）。
【００４０】次に、フォトリソグラフィー技術を用いて
レジスト４３でＰＭＯＳトランジスタをマスクした後、
例えば、加速エネルギー５０ｋｅＶ、注入量５×１０15
ｃｍ-2の条件でヒ素イオン４４を注入してＮＭＯＳトラ
ンジスタのソース４とドレイン５を形成する。この時、
ＰＭＯＳトランジスタ領域に形成したｎ型領域３４の電
位を固定するためのコンタクトホール４３の内部、つま
りｎ型領域３４の表面にもヒ素イオン４４が注入される
（工程ｊ）。
レジスト４３でＰＭＯＳトランジスタをマスクした後、
例えば、加速エネルギー５０ｋｅＶ、注入量５×１０15
ｃｍ-2の条件でヒ素イオン４４を注入してＮＭＯＳトラ
ンジスタのソース４とドレイン５を形成する。この時、
ＰＭＯＳトランジスタ領域に形成したｎ型領域３４の電
位を固定するためのコンタクトホール４３の内部、つま
りｎ型領域３４の表面にもヒ素イオン４４が注入される
（工程ｊ）。
【００４１】同様にして、ＰＭＯＳトランジスタのソー
ス４、ドレイン５を形成する（工程ｋ）。
ス４、ドレイン５を形成する（工程ｋ）。
【００４２】厚さ５００ｎｍ程度の層間絶縁膜４５を形
成した後、ゲート電極７、ソース４、ドレイン５、及び
上記ｎ型領域との接続部にコンタクトホールを形成し、
通常の金属配線技術を用いてアルミ配線４６（接地端
子）、４７（出力端子）、４８（電源端子）を形成す
る。ｎ型領域３４は電源電位に固定される（工程ｌ）。
成した後、ゲート電極７、ソース４、ドレイン５、及び
上記ｎ型領域との接続部にコンタクトホールを形成し、
通常の金属配線技術を用いてアルミ配線４６（接地端
子）、４７（出力端子）、４８（電源端子）を形成す
る。ｎ型領域３４は電源電位に固定される（工程ｌ）。
【００４３】図１６は本発明の第八の実施例を示す半導
体チップの断面図である。トランジスアの基本構造は第
七の実施例（図１１）と同じであるが、この例では、選
択エピタキシャル成長技術を用いて、ソース・ドレイン
領域３及びＰＭＯＳトランジスタ部のｎ型領域（ｎ−ウ
ェル）のコンタクト部４１にのみ、厚さ１００ｎｍ程度
の単結晶シリコン層４９を形成している。ＳＯＩ基板の
単結晶シリコン層３の厚さを５０ｎｍ程度に設定する
と、ソース・ドレインの寄生抵抗が著しく増加して電流
駆動能力が低下してしまうが、この単結晶層を形成する
ことによって、この寄生抵抗の値を著しく低減できる効
果がある。
体チップの断面図である。トランジスアの基本構造は第
七の実施例（図１１）と同じであるが、この例では、選
択エピタキシャル成長技術を用いて、ソース・ドレイン
領域３及びＰＭＯＳトランジスタ部のｎ型領域（ｎ−ウ
ェル）のコンタクト部４１にのみ、厚さ１００ｎｍ程度
の単結晶シリコン層４９を形成している。ＳＯＩ基板の
単結晶シリコン層３の厚さを５０ｎｍ程度に設定する
と、ソース・ドレインの寄生抵抗が著しく増加して電流
駆動能力が低下してしまうが、この単結晶層を形成する
ことによって、この寄生抵抗の値を著しく低減できる効
果がある。
【００４４】図１７を用いてこの構造の製造方法を説明
する。図１２〜図１４に示した（工程ａ）から（工程
ｉ）までの工程は共通である。
する。図１２〜図１４に示した（工程ａ）から（工程
ｉ）までの工程は共通である。
【００４５】ＰＭＯＳトランジスタ部のｎ型領域に、図
１４の（工程ｉ）と同じ方法でコンタクトホール４１を
形成する（工程ａ）。
１４の（工程ｉ）と同じ方法でコンタクトホール４１を
形成する（工程ａ）。
【００４６】通常の選択エピタキシャル成長技術を用い
て、各トランジスタのソース・ドレイン領域と上記コン
タクトホール部４１にのみ、厚さ１００ｎｍ程度の単結
晶シリコン層４９を選択的に形成する（工程ｂ）。
て、各トランジスタのソース・ドレイン領域と上記コン
タクトホール部４１にのみ、厚さ１００ｎｍ程度の単結
晶シリコン層４９を選択的に形成する（工程ｂ）。
【００４７】ＮＭＯＳトランジスタ、ＰＭＯＳトランジ
スタのソース・ドレインを形成するためのイオン注入を
行ない、注入した不純物元素を活性化するための熱処理
を行なった後、図１５の（工程ｌ）と同様にして、アル
ミ配線を形成する（工程ｃ）。
スタのソース・ドレインを形成するためのイオン注入を
行ない、注入した不純物元素を活性化するための熱処理
を行なった後、図１５の（工程ｌ）と同様にして、アル
ミ配線を形成する（工程ｃ）。
【００４８】上記（工程ｃ）において、ソース・ドレイ
ン領域やゲート電極上面にチタン、コバルトなどの金属
シリサイドを形成したり、また、上記（工程ｂ）におい
て単結晶シリコン層４９を形成する代わりに、タングス
テンなどの金属薄膜を選択的に成長する事によっても、
ソース・ドレインやゲート電極の寄生抵抗を著しく低減
できる事は言うまでもない。
ン領域やゲート電極上面にチタン、コバルトなどの金属
シリサイドを形成したり、また、上記（工程ｂ）におい
て単結晶シリコン層４９を形成する代わりに、タングス
テンなどの金属薄膜を選択的に成長する事によっても、
ソース・ドレインやゲート電極の寄生抵抗を著しく低減
できる事は言うまでもない。
【００４９】図１８は本発明の第九の実施例を示す半導
体チップの断面図である。ＰＭＯＳトランジスタ領域の
ＳｉＯ2 層２下部に不純物濃度の低いｎ型領域３４を形
成する事など、全体的な構造は本発明の第七，第八の実
施例とほぼ同じであるが、この例では、高濃度不純物１
１と３８を各トランジスタのゲート電極下部ではなく、
ソース・ドレイン領域の直下に形成している。またこの
例では、ｐ型のシリコン基板１を用いているため、ＮＭ
ＯＳトランジスタのソース・ドレイン領域直下にはｐ型
の高濃度不純物領域１１を形成し、ＰＭＯＳトランジス
タのソース・ドレイン領域直下にはｎ型の高濃度不純物
領域３８を形成する事によって、不要な寄生容量の発生
を防止している。上記高濃度不純物領域１１と３８の伝
導型を逆にした場合（高濃度不純物領域１１をｎ型、高
濃度不純物領域３８をｐ型にした場合）には、シリコン
基板１の中に新たなｐ−ｎ接合が形成されるため、不要
な寄生容量が増加してしまう事になる。高濃度不純物領
域１１と３８は、本発明の第三の実施例（図５，図６）
について説明したように、ソース・ドレインを形成する
ためのイオン注入を行なう通常の製造工程において、イ
オン種と加速エネルギーを変更する事によって容易に形
成できる。
体チップの断面図である。ＰＭＯＳトランジスタ領域の
ＳｉＯ2 層２下部に不純物濃度の低いｎ型領域３４を形
成する事など、全体的な構造は本発明の第七，第八の実
施例とほぼ同じであるが、この例では、高濃度不純物１
１と３８を各トランジスタのゲート電極下部ではなく、
ソース・ドレイン領域の直下に形成している。またこの
例では、ｐ型のシリコン基板１を用いているため、ＮＭ
ＯＳトランジスタのソース・ドレイン領域直下にはｐ型
の高濃度不純物領域１１を形成し、ＰＭＯＳトランジス
タのソース・ドレイン領域直下にはｎ型の高濃度不純物
領域３８を形成する事によって、不要な寄生容量の発生
を防止している。上記高濃度不純物領域１１と３８の伝
導型を逆にした場合（高濃度不純物領域１１をｎ型、高
濃度不純物領域３８をｐ型にした場合）には、シリコン
基板１の中に新たなｐ−ｎ接合が形成されるため、不要
な寄生容量が増加してしまう事になる。高濃度不純物領
域１１と３８は、本発明の第三の実施例（図５，図６）
について説明したように、ソース・ドレインを形成する
ためのイオン注入を行なう通常の製造工程において、イ
オン種と加速エネルギーを変更する事によって容易に形
成できる。
【００５０】本発明の第七，第八，第九の実施例では、
不純物濃度の低いｐ型シリコン基板１を用いているが、
不純物濃度の低いｎ型シリコン基板１を用いる場合にも
同様の構造が容易に実現できることは言うまでもない。
さらに、各トランジスタ領域下部のＳｉＯ2 層２とシリ
コン基板１の界面近傍の電位を所望の値に固定するため
に形成する配線の配置設計や構造設計には目的に応じた
自由度がある、という事も言うまでもない。
不純物濃度の低いｐ型シリコン基板１を用いているが、
不純物濃度の低いｎ型シリコン基板１を用いる場合にも
同様の構造が容易に実現できることは言うまでもない。
さらに、各トランジスタ領域下部のＳｉＯ2 層２とシリ
コン基板１の界面近傍の電位を所望の値に固定するため
に形成する配線の配置設計や構造設計には目的に応じた
自由度がある、という事も言うまでもない。
【００５１】
【発明の効果】以上説明した用に本発明のＳＯＩ型半導
体装置は、ＳｉＯ2 層とシリコン基板との界面近傍の所
望の位置に不純物濃度の高い領域を有しているため、ド
レイン電圧の上昇によってシリコン基板側に形成される
空乏層がチャネル領域下部にまで広がる事を抑制できる
ため、完全空乏化型ＳＯＩトランジスタのしきい値電
圧、チャネル移動度などのパラメータが安定化して電流
駆動能力などの基本特性が向上する結果、回路動作速度
が向上する、という効果を有する。基板濃度としては１
×１０17ｃｍ-3以上で初期の目的・効果が得られること
が確認されたが、実用的には１×１０18ｃｍ-3以上が好
ましい。また、上記実施例で示した材料は適宜他の絶縁
層や半導体材料、不純物におきかえることもできる。特
に単結晶シリコンの代わりに多結晶シリコンでもよい。
体装置は、ＳｉＯ2 層とシリコン基板との界面近傍の所
望の位置に不純物濃度の高い領域を有しているため、ド
レイン電圧の上昇によってシリコン基板側に形成される
空乏層がチャネル領域下部にまで広がる事を抑制できる
ため、完全空乏化型ＳＯＩトランジスタのしきい値電
圧、チャネル移動度などのパラメータが安定化して電流
駆動能力などの基本特性が向上する結果、回路動作速度
が向上する、という効果を有する。基板濃度としては１
×１０17ｃｍ-3以上で初期の目的・効果が得られること
が確認されたが、実用的には１×１０18ｃｍ-3以上が好
ましい。また、上記実施例で示した材料は適宜他の絶縁
層や半導体材料、不純物におきかえることもできる。特
に単結晶シリコンの代わりに多結晶シリコンでもよい。
【図１】本発明の第一の実施例を示す半導体チップの断
面図である。
面図である。
【図２】本発明の第一の実施例に用いたＳＯＩ基板の製
造方法を示す図である。
造方法を示す図である。
【図３】本発明の第二の実施例を示す半導体チップの断
面図である。
面図である。
【図４】本発明の第二の実施例に用いたＳＯＩ基板の製
造方法を示す図である。
造方法を示す図である。
【図５】本発明の第三の実施例の示す半導体チップの断
面図である。
面図である。
【図６】本発明の第三の実施例の製造方法を示す図であ
る。
る。
【図７】本発明の第四の実施例を示す半導体チップの断
面図である。
面図である。
【図８】本発明の第四の実施例の製造方法を示す図であ
る。
る。
【図９】本発明の第五の実施例を示す半導体チップの断
面図である。
面図である。
【図１０】本発明の第六の実施例を示す半導体チップの
断面図である。
断面図である。
【図１１】本発明の第七の実施例を示す半導体チップの
断面図である。
断面図である。
【図１２】本発明の第七の実施例の製造方法の一部を示
す図である。
す図である。
【図１３】本発明の第七の実施例の製造方法の他の一部
を示す図である。
を示す図である。
【図１４】本発明の第七の実施例の製造方法の他の一部
を示す図である。
を示す図である。
【図１５】本発明の第七の実施例の製造方法はさらに他
の一部を示す図である。
の一部を示す図である。
【図１６】本発明の第八の実施例を示す半導体チップの
断面図である。
断面図である。
【図１７】本発明の第八の実施例の製造方法を示す図で
ある。
ある。
【図１８】本発明の第九の実施例を示す半導体チップの
断面図である。
断面図である。
【図１９】ＳＯＩ基板の例を示す図である。
【図２０】ＳＯＩ基板上に作製されたＮＭＯＳトランジ
スタの例を示す図である。
スタの例を示す図である。
【図２１】動作状態にある完全空乏化型ＳＯＩトランジ
スタと部分空乏化型ＳＯＩトランジスタの模式図であ
る。
スタと部分空乏化型ＳＯＩトランジスタの模式図であ
る。
【図２２】完全空乏化型ＮＭＯＳ／ＳＯＩトランジスタ
のドレインに電源電圧が印加されて、ｐ型シリコン基板
側に空乏層が形成されている状況を示す概念図である。
のドレインに電源電圧が印加されて、ｐ型シリコン基板
側に空乏層が形成されている状況を示す概念図である。
【図２３】寄生容量に充電されていた電荷が、直列接続
された二つのＮＭＯＳ／ＳＯＩトランジスタを介して放
電される過程を示す概念図である。
された二つのＮＭＯＳ／ＳＯＩトランジスタを介して放
電される過程を示す概念図である。
１ シリコン基板 ２ ＳｉＯ2 層 ３ 単結晶シリコン層 ４ ソース ５ ドレイン ６ ゲート絶縁膜 ７ ゲート電極 ８ 単結晶シリコン基板Ａ ９ 単結晶シリコン基板Ｂ １０ 接合面 １１ 高濃度ｐ型領域 １２ イオン注入 １３ 空乏層 １４ チャネル領域 １５ 熱酸化膜 １６ 窒化膜 １７ ＣＶＤ酸化膜 １８ フォトレジスト １９ ボロンイオン注入 ２０ ボロンイオン注入 ２１ 出力端子 ２２ 接地端子 ２３ 空乏層 ２４ 高濃度ｎ型領域 ２５ 熱酸化膜 ２６ 窒化膜 ２７ 熱酸化膜 ２８ ＮＭＯＳトランジスタ部 ２９ フォトレジスト ３０ リンイオン注入 ３１ 熱酸化膜 ３２ 窒化膜 ３３ ＣＶＤ酸化膜 ３４ ｎ型領域 ３５ ゲート電極となる領域 ３６ フォトレジスト ３７ ボロンイオン注入 ３８ 高濃度ｎ型領域 ３９ 高濃度ｎ型多結晶シリコン膜 ４０ 熱酸化膜 ４１ コンタクトホール ４２ フォトレジスト ４３ フォトレジスト ４４ ヒ素イオン注入 ４５ 層間絶縁膜 ４６ 接地端子 ４７ 出力端子 ４８ 電源端子 ４９ 選択エピタキシャル成長による単結晶シリコン
層
層
Claims (8)
- 【請求項１】 シリコン基板の上に形成された絶縁体薄
膜と、この絶縁体薄膜上に形成されたシリコン薄膜とを
有する構造を有する基板を備えた半導体装置において、
前記シリコン基板は少なくとも一種類の不純物元素を含
有し、かつかかる不純物元素の濃度が１×１０17ｃｍ-3
以上である事を特徴とする半導体装置。 - 【請求項２】 前記シリコン基板はその不純物元素の濃
度が１×１０17ｃｍ-3よりも低い第１の部分と前記絶縁
体薄膜と前記シリコン基板との界面近傍に設けられ不純
物元素の濃度が１×１０17ｃｍ-3以上である第２部分と
を有する請求項１記載の半導体装置。 - 【請求項３】 前記シリコン薄膜にＭＯＳ型トランジス
タが形成され、このトランジスタのソースおよびドレイ
ンが形成されるシリコン薄膜の部分の直下にある前記絶
縁体薄膜と前記シリコン基板との界面近傍のシリコン基
板に前記第２，の部分が設けられている請求項２記載の
半導体装置。 - 【請求項４】 前記シリコン薄膜にＭＯＳ型トランジス
タが形成され、このトランジスタのゲート電極の直下に
ある前記絶縁体薄膜と前記シリコン基板との界面近傍の
シリコン基板に前記第２の部分が設けられている請求項
２記載の半導体装置。 - 【請求項５】 請求項１記載の半導体装置において、シ
リコン基板は主たる不純物元素がボロンなどのｐ型不純
物であり、その濃度が１×１０17ｃｍ-3以下であり、Ｎ
ＭＯＳトランジスタのゲート電極直下にある絶縁体薄膜
とｐ型シリコン基板との界面近傍のｐ型シリコン基板の
特定の領域が含有するボロンなどのｐ型不純物元素の濃
度が１×１０17ｃｍ-3以上であり、ＰＭＯＳトランジス
タ領域直下のシリコン基板の第一の特定領域が含有する
リンなどのｎ型不純物元素の濃度が、ｐ型シリコン基板
が含有するｐ型不純物元素の濃度よりも高く、この第一
のｎ型特定領域と絶縁体薄膜との界面近傍にあり、かつ
ＰＭＯＳトランジスタのゲート電極の直下及びその近傍
にある第二の特定領域が含有するリンなどのｎ型不純物
元素の濃度が１×１０17ｃｍ-3以上であり、さらに、ｐ
型シリコン基板と第一のｎ型特定領域の電位が各々、あ
る一定値に固定されている事を特徴とする半導体装置。 - 【請求項６】 請求項１記載の半導体装置において、シ
リコン基盤が含有する主たる不純物元素がリンなどのｎ
型不純物であり、その濃度が１×１０17ｃｍ-3以下であ
り、ＰＭＯＳトランジスタのゲート電極直下にある絶縁
体薄膜とｎ型シリコン基板の界面近傍のｎ型シリコン基
板の特定の領域が含有するリンなどのｎ型不純物元素の
濃度が１×１０17ｃｍ-3以上であり、ＮＭＯＳトランジ
スタ領域直下のシリコン基板の第一の特定領域が含有す
るボロンなどのｐ型不純物元素の濃度がｎ型シリコン基
板が含有するｎ型不純物元素の濃度よりも高く、この第
一のｐ型特定領域と絶縁体薄膜との界面近傍にあり、か
つＮＭＯＳトランジスタのゲート電極の直下及びその近
傍にある第二の特定領域が含有するボロンなどのｐ型不
純物元素の濃度が１×１０17ｃｍ-3以上であり、さら
に、ｎ型シリコン基板と第一のｐ型特定領域の電位が各
々、ある一定値に固定されている事を特徴とする半導体
装置。 - 【請求項７】 請求項１記載の半導体装置において、シ
リコン基板が含有する不純物元素がボロンなどのｐ型不
純物であり、その濃度が１×１０17ｃｍ-3以下であり、
ＮＭＯＳトランジスタのソース・ドレイン領域下部にあ
る絶縁体薄膜とｐ型シリコン基板の界面近傍のｐ型シリ
コン基板の特定の領域が含有するボロンなどのｐ型不純
物元素の濃度が１×１０17ｃｍ-3以上であり、ＰＭＯＳ
トランジスタ領域直下のシリコン基板の第一の特定領域
が含有するリンなどのｎ型不純物元素の濃度がｐ型シリ
コン基板が含有するｐ型不純物元素の濃度よりも高く、
この第一のｎ型特定領域と絶縁体薄膜との界面近傍にあ
り、かつＰＭＯＳトランジスタのソース・ドレイン領域
下部にある第二の特定領域が含有するリンなどのｎ型不
純物元素の濃度が１×１０17ｃｍ-3以上であり、さら
に、ｐ型シリコン基板と第一のｎ型特定領域の電位が各
々、ある一定値に固定されている事を特徴とする半導体
装置。 - 【請求項８】 請求項１記載の半導体装置において、シ
リコン基板が含有する不純物元素がリンなどのｎ型不純
物であり、その濃度が１×１０17ｃｍ-3以下であり、Ｐ
ＭＯＳトランジスタのソース・ドレイン領域下部にある
絶縁体薄膜とｎ型シリコン基板の界面近傍のシリコン基
板の特定の領域が含有するリンなどのｎ型不純物元素の
濃度が１×１０17ｃｍ-3以上であり、ＮＭＯＳトランジ
スタ領域直下のシリコン基板の第一の特定領域が含有す
るボロンなどのｐ型不純物元素の濃度が、ｎ型シリコン
基板が含有するｎ型不純物元素の濃度よりも高く、この
第一のｐ型特定領域と絶縁体薄膜との界面近傍にあり、
かつＮＭＯＳトランジスタのソース・ドレイン領域下部
にある第二の特定領域が含有するボロンなどのｐ型不純
物元素の濃度が１×１０17ｃｍ-3以上であり、さらに、
ｎ型シリコン基板と第一のｐ型特定領域の電位が各々、
ある一定値に固定されている事を特徴とする半導体装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6162316A JPH0832040A (ja) | 1994-07-14 | 1994-07-14 | 半導体装置 |
| EP95111059A EP0694977A3 (en) | 1994-07-14 | 1995-07-14 | SOI type semiconductor device suppressing the expansion of the depletion zone |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6162316A JPH0832040A (ja) | 1994-07-14 | 1994-07-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832040A true JPH0832040A (ja) | 1996-02-02 |
Family
ID=15752213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6162316A Pending JPH0832040A (ja) | 1994-07-14 | 1994-07-14 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0694977A3 (ja) |
| JP (1) | JPH0832040A (ja) |
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