JPH08274124A - 樹脂封止型半導体装置 - Google Patents
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Abstract
(57)【要約】
【構成】 半導体チップ1aと半導体チップ1bとが回
路形成面同士を対向するようにインナーリード部5と電
気的に接続され、半導体チップ1aの回路形成面の裏面
に、回路形成面の裏面が対向するように半導体チップ1
cが接合されており、半導体チップ1cはワイヤーボン
ディングによりインナーリード部5と電気的に接続され
ている。 【効果】 1つの樹脂封止型半導体装置の内部に3個の
半導体チップを同時に封止することが可能となり、半導
体チップのリードフレームのダイパッド部にボンディン
グするのではなく、半導体チップ同士を直接接着するた
め樹脂封止部分の厚みを薄くすることができる。
路形成面同士を対向するようにインナーリード部5と電
気的に接続され、半導体チップ1aの回路形成面の裏面
に、回路形成面の裏面が対向するように半導体チップ1
cが接合されており、半導体チップ1cはワイヤーボン
ディングによりインナーリード部5と電気的に接続され
ている。 【効果】 1つの樹脂封止型半導体装置の内部に3個の
半導体チップを同時に封止することが可能となり、半導
体チップのリードフレームのダイパッド部にボンディン
グするのではなく、半導体チップ同士を直接接着するた
め樹脂封止部分の厚みを薄くすることができる。
Description
【0001】
【産業上の利用分野】本発明は、内部に3個以上の半導
体チップを縦方向に重ねて搭載した樹脂封止型半導体装
置に関するものである。
体チップを縦方向に重ねて搭載した樹脂封止型半導体装
置に関するものである。
【0002】
【従来の技術】現在、1つのパッケージ内に複数の半導
体チップを搭載したパッケージとして、図6に示すよう
な1つのリードフレームのダイパッド部8上に平面的に
複数の半導体チップ1を搭載し、金ワイヤー3によりリ
ードフレームのインナーリード部2と電気的に接続し、
封止樹脂4による封止したものがある。一方、半導体チ
ップ1を立体的に搭載する半導体装置として、図7に示
すように、1つのダイパッド部8の両面に半導体チップ
1をダイボンドして搭載し、金ワイヤー3によりワイヤ
ーボンドを行うことによって、電気的に接続し、その
後、封止樹脂4により封止した構造をもつものがある。
また、図7に示す構造の改良として、図8に示すよう
な、複数のリードフレームを用いて多数の半導体チップ
1を封止樹脂4内に搭載するものもある。
体チップを搭載したパッケージとして、図6に示すよう
な1つのリードフレームのダイパッド部8上に平面的に
複数の半導体チップ1を搭載し、金ワイヤー3によりリ
ードフレームのインナーリード部2と電気的に接続し、
封止樹脂4による封止したものがある。一方、半導体チ
ップ1を立体的に搭載する半導体装置として、図7に示
すように、1つのダイパッド部8の両面に半導体チップ
1をダイボンドして搭載し、金ワイヤー3によりワイヤ
ーボンドを行うことによって、電気的に接続し、その
後、封止樹脂4により封止した構造をもつものがある。
また、図7に示す構造の改良として、図8に示すよう
な、複数のリードフレームを用いて多数の半導体チップ
1を封止樹脂4内に搭載するものもある。
【0003】また、図9に示すように、ワイヤーボンデ
ィング技術を用いず、フレキシブル基板6にパターニン
グしたインナーリード部5に直接、互いの回路形成面を
対向させ、接続させた2個の半導体チップ1を樹脂封止
したものに直接接続したものや、図10に示すように、
互いの回路形成面と反対の面を対向させ、フレキシブル
基板6にパターニングしたインナーリード部5に直接接
続するものもある。
ィング技術を用いず、フレキシブル基板6にパターニン
グしたインナーリード部5に直接、互いの回路形成面を
対向させ、接続させた2個の半導体チップ1を樹脂封止
したものに直接接続したものや、図10に示すように、
互いの回路形成面と反対の面を対向させ、フレキシブル
基板6にパターニングしたインナーリード部5に直接接
続するものもある。
【0004】
【発明が解決しようとする課題】近年、半導体等の電子
部品を搭載した電子機器は、高機能化が進む一方で、小
型化・薄型化・軽量化が進んでいる。その電子機器の小
型化・薄型化・軽量化に伴い、電子部品自身の小型化・
薄型化・高密度化・高集積化が要求されるようになって
いる。つまり、電子機器に搭載された同一サイズの基板
上に更に多くの電子部品を実装したい、または同一数の
電子部品を小さいサイズの基板に実装したいという要求
が高くなってきている。
部品を搭載した電子機器は、高機能化が進む一方で、小
型化・薄型化・軽量化が進んでいる。その電子機器の小
型化・薄型化・軽量化に伴い、電子部品自身の小型化・
薄型化・高密度化・高集積化が要求されるようになって
いる。つまり、電子機器に搭載された同一サイズの基板
上に更に多くの電子部品を実装したい、または同一数の
電子部品を小さいサイズの基板に実装したいという要求
が高くなってきている。
【0005】この要求を満たすために、上述したよう
に、複数の半導体チップを同一樹脂封止型半導体装置に
搭載する技術があるが、図6に示すように、平面的に複
数の半導体チップを搭載するものでは、樹脂封止型半導
体装置の外形サイズが大きくなる。そのため、より高密
度に半導体チップを搭載するためには、図7〜図10に
示すように立体的に搭載する構造が望ましい。
に、複数の半導体チップを同一樹脂封止型半導体装置に
搭載する技術があるが、図6に示すように、平面的に複
数の半導体チップを搭載するものでは、樹脂封止型半導
体装置の外形サイズが大きくなる。そのため、より高密
度に半導体チップを搭載するためには、図7〜図10に
示すように立体的に搭載する構造が望ましい。
【0006】しかし、立体的に3個以上の半導体チップ
を搭載する場合、2枚以上のリードフレームを用い、ワ
イヤーボンディングにより電気的に接続していた。その
ため、2枚以上のリードフレームの厚み、及び電気的接
合に必要なワイヤーの高さ分の樹脂厚がチップ数分必要
となり、半導体装置の樹脂封止部分の厚みが厚くなり、
電子機器の小型化・薄型化にはマイナスであった。
を搭載する場合、2枚以上のリードフレームを用い、ワ
イヤーボンディングにより電気的に接続していた。その
ため、2枚以上のリードフレームの厚み、及び電気的接
合に必要なワイヤーの高さ分の樹脂厚がチップ数分必要
となり、半導体装置の樹脂封止部分の厚みが厚くなり、
電子機器の小型化・薄型化にはマイナスであった。
【0007】一方、図9及び図10に示す構造では、2
個の半導体チップしか封止できず、高集積化に不向きで
あった。また、図9と図10とを組み合わせた構造で
は、すべての半導体チップをフレキシブル基板にパター
ニングしたインナーリードと接合するため、搭載する全
ての半導体チップに対応する、フレキシブル基板に形成
されたインナーリードのパターンを形成する必要があ
り、機種変更の場合には新たにすべてのフレキシブル基
板のパターンを設計し直す必要があるため、コストアッ
プになるという問題点があった。
個の半導体チップしか封止できず、高集積化に不向きで
あった。また、図9と図10とを組み合わせた構造で
は、すべての半導体チップをフレキシブル基板にパター
ニングしたインナーリードと接合するため、搭載する全
ての半導体チップに対応する、フレキシブル基板に形成
されたインナーリードのパターンを形成する必要があ
り、機種変更の場合には新たにすべてのフレキシブル基
板のパターンを設計し直す必要があるため、コストアッ
プになるという問題点があった。
【0008】本発明は、コストアップを押え、搭載にお
いて自由度の高い、3個以上の半導体チップを搭載した
樹脂封止型半導体装置を提供することを目的とするもの
である。
いて自由度の高い、3個以上の半導体チップを搭載した
樹脂封止型半導体装置を提供することを目的とするもの
である。
【0009】
【課題を解決するための手段】請求項1記載の本発明の
樹脂封止型半導体装置は、第1の半導体チップと第2の
半導体チップとが、回路形成面同士を対向するように、
所定のインナーリードと電気的に接続され、且つ、上記
第1の半導体チップの回路形成面の裏面に、回路形成面
の裏が対向するように第3の半導体チップが接合されて
おり、上記第3の半導体チップはワイヤーボンディング
により所定のインナーリードと電気的に接続されている
ことを特徴とするものである。
樹脂封止型半導体装置は、第1の半導体チップと第2の
半導体チップとが、回路形成面同士を対向するように、
所定のインナーリードと電気的に接続され、且つ、上記
第1の半導体チップの回路形成面の裏面に、回路形成面
の裏が対向するように第3の半導体チップが接合されて
おり、上記第3の半導体チップはワイヤーボンディング
により所定のインナーリードと電気的に接続されている
ことを特徴とするものである。
【0010】また、請求項2記載の本発明の樹脂封止型
半導体装置は、上記第2の半導体チップの回路形成面の
裏面に、回路形成面の裏面が対向するように第4の半導
体チップが接合されており、上記第4の半導体チップは
ワイヤーボンディングにより所定のインナーリードと電
気的に接続されていることを特徴とする、請求項1記載
の樹脂封止型半導体装置である。
半導体装置は、上記第2の半導体チップの回路形成面の
裏面に、回路形成面の裏面が対向するように第4の半導
体チップが接合されており、上記第4の半導体チップは
ワイヤーボンディングにより所定のインナーリードと電
気的に接続されていることを特徴とする、請求項1記載
の樹脂封止型半導体装置である。
【0011】また、請求項3記載の本発明の樹脂封止型
半導体装置は、上記第1の半導体チップが上記第2の半
導体チップに形成された回路パターンに対してミラー反
転した回路パターンを有し、且つ、回路パターンの反転
して同じ位置にくる端子同士を同一の他の端子の接続し
ていないインナーリードに接続し、且つ、チップセレク
ト用コントロール端子は互いに異なる、他の端子の接続
していないインナーリードに接続されていることを特徴
とする、請求項1又は請求項2記載の樹脂封止型半導体
装置である。
半導体装置は、上記第1の半導体チップが上記第2の半
導体チップに形成された回路パターンに対してミラー反
転した回路パターンを有し、且つ、回路パターンの反転
して同じ位置にくる端子同士を同一の他の端子の接続し
ていないインナーリードに接続し、且つ、チップセレク
ト用コントロール端子は互いに異なる、他の端子の接続
していないインナーリードに接続されていることを特徴
とする、請求項1又は請求項2記載の樹脂封止型半導体
装置である。
【0012】また、請求項4記載の本発明の樹脂封止型
半導体装置は、上記第3の半導体チップに形成された回
路パターンが上記第2の半導体チップと同一の回路パタ
ーンを有する、又は、上記第3の半導体チップが上記第
2の半導体チップと、上記第4の半導体チップが上記第
1の半導体チップと同一の回路パターンを有し、且つ、
同一の回路パターンにおいて、同じ位置にくる端子同士
を同一の他の端子の接続していないインナーリードに接
続し、チップセレクト用コントロール端子は互いに異な
る、他の端子が接続していないインナーリードに接続さ
れていることを特徴とする、請求項1、請求項2又は請
求項3記載の樹脂封止型半導体装置である。
半導体装置は、上記第3の半導体チップに形成された回
路パターンが上記第2の半導体チップと同一の回路パタ
ーンを有する、又は、上記第3の半導体チップが上記第
2の半導体チップと、上記第4の半導体チップが上記第
1の半導体チップと同一の回路パターンを有し、且つ、
同一の回路パターンにおいて、同じ位置にくる端子同士
を同一の他の端子の接続していないインナーリードに接
続し、チップセレクト用コントロール端子は互いに異な
る、他の端子が接続していないインナーリードに接続さ
れていることを特徴とする、請求項1、請求項2又は請
求項3記載の樹脂封止型半導体装置である。
【0013】また、請求項5記載の本発明の樹脂封止型
半導体装置は、上記第1の半導体チップ、上記第2の半
導体チップ、及び上記第3の半導体チップに形成された
回路パターンが全て異なり、各端子が他の端子の接続し
ていないインナーリードと電気的に接続していることを
特徴とする、請求項1記載の樹脂封止型半導体装置であ
る。
半導体装置は、上記第1の半導体チップ、上記第2の半
導体チップ、及び上記第3の半導体チップに形成された
回路パターンが全て異なり、各端子が他の端子の接続し
ていないインナーリードと電気的に接続していることを
特徴とする、請求項1記載の樹脂封止型半導体装置であ
る。
【0014】更に、請求項6記載の本発明の樹脂封止型
半導体装置は、上記第1の半導体チップ、上記第2の半
導体チップ、上記第3の半導体チップ、及び上記第4の
半導体チップに形成された回路パターンが全て異なり、
各端子が他の端子の接続していないインナーリードと電
気的に接続していることを特徴とする、請求項2記載の
樹脂封止型半導体装置である。
半導体装置は、上記第1の半導体チップ、上記第2の半
導体チップ、上記第3の半導体チップ、及び上記第4の
半導体チップに形成された回路パターンが全て異なり、
各端子が他の端子の接続していないインナーリードと電
気的に接続していることを特徴とする、請求項2記載の
樹脂封止型半導体装置である。
【0015】
【作用】上記構成により、1つの樹脂封止型半導体装置
の内部に3個又は4個の半導体チップを同時に封止する
ことが可能となり、半導体チップのリードフレームのダ
イパッド部にボンディングするのではなく、半導体チッ
プ同士を直接接着するため樹脂封止部分の厚みを薄くす
ることができる。
の内部に3個又は4個の半導体チップを同時に封止する
ことが可能となり、半導体チップのリードフレームのダ
イパッド部にボンディングするのではなく、半導体チッ
プ同士を直接接着するため樹脂封止部分の厚みを薄くす
ることができる。
【0016】また、3個又は4個の半導体チップをトラ
ンスファーモールドにより1度に成型することができ、
樹脂封止型半導体装置における1チップ当たりの後半ア
センブリ材料・工程費用が低減できる。
ンスファーモールドにより1度に成型することができ、
樹脂封止型半導体装置における1チップ当たりの後半ア
センブリ材料・工程費用が低減できる。
【0017】更に、インナーリードと直接接続された半
導体チップの回路形成面の裏面に搭載された半導体チッ
プとインナーリードとの電気的接合をワイヤーボンディ
ングにより取ることができるため、半導体チップの機種
変更等に伴うコストアップを極力抑えることができる。
導体チップの回路形成面の裏面に搭載された半導体チッ
プとインナーリードとの電気的接合をワイヤーボンディ
ングにより取ることができるため、半導体チップの機種
変更等に伴うコストアップを極力抑えることができる。
【0018】
【実施例】以下、一実施例に基づいて本発明について詳
細に説明する。
細に説明する。
【0019】図1(a)は請求項1記載の本発明の、フ
レキシブル基板に形成したインナーリードを用いた樹脂
封止型半導体装置の断面図であり、同(b)は請求項1
記載の本発明の、リードフレームの一部からなるインナ
ーリードを用いた樹脂封止型半導体装置の断面図であ
り、図2(a)は請求項2記載の本発明の、フレキシブ
ル基板に形成したインナーリードを用いた樹脂封止型半
導体装置の断面図であり、同(b)は請求項2記載の本
発明の、リードフレームの一部からなるインナーリード
を用いた樹脂封止型半導体装置の断面図であり、図3は
請求項1記載の本発明の、フレキシブル基板に形成した
インナーリードを用いた樹脂封止型半導体装置の製造工
程を示す図であり、図4は請求項1記載の本発明の、リ
ードフレームの一部からなるインナーリードを用いた樹
脂封止型半導体装置の製造工程を示す図であり、図5は
請求項2記載の本発明の、フレキシブル基板上に形成し
たインナーリードを用いた樹脂封止型半導体装置の製造
工程を示す図である。
レキシブル基板に形成したインナーリードを用いた樹脂
封止型半導体装置の断面図であり、同(b)は請求項1
記載の本発明の、リードフレームの一部からなるインナ
ーリードを用いた樹脂封止型半導体装置の断面図であ
り、図2(a)は請求項2記載の本発明の、フレキシブ
ル基板に形成したインナーリードを用いた樹脂封止型半
導体装置の断面図であり、同(b)は請求項2記載の本
発明の、リードフレームの一部からなるインナーリード
を用いた樹脂封止型半導体装置の断面図であり、図3は
請求項1記載の本発明の、フレキシブル基板に形成した
インナーリードを用いた樹脂封止型半導体装置の製造工
程を示す図であり、図4は請求項1記載の本発明の、リ
ードフレームの一部からなるインナーリードを用いた樹
脂封止型半導体装置の製造工程を示す図であり、図5は
請求項2記載の本発明の、フレキシブル基板上に形成し
たインナーリードを用いた樹脂封止型半導体装置の製造
工程を示す図である。
【0020】図1乃至図5において、1a乃至1dは半
導体チップ、2はリードフレームのインナーリード部、
3は金ワイヤー、4は封止用樹脂、5はフレキシブル基
板に形成されたインナーリード部、6はフレキシブル基
板、7は端子を示す。
導体チップ、2はリードフレームのインナーリード部、
3は金ワイヤー、4は封止用樹脂、5はフレキシブル基
板に形成されたインナーリード部、6はフレキシブル基
板、7は端子を示す。
【0021】図1及び図2に示すように、本発明の樹脂
封止型半導体装置は、以下の特徴がある。
封止型半導体装置は、以下の特徴がある。
【0022】まず、半導体チップ1a、1bを回路形成
面同士を対向させ、リードフレームの一部からなるイン
ナーリード部2又はフレキシブル基板6に形成されたイ
ンナーリード部5を介して直接接続させ、該半導体チッ
プ1a、1bの回路形成面と裏面に、別の半導体チップ
1c、1dを回路形成面の裏面とを対向させ接合し、ワ
イヤーボンディングにより、インナーリード部2、5と
接続することを特徴とするものである。
面同士を対向させ、リードフレームの一部からなるイン
ナーリード部2又はフレキシブル基板6に形成されたイ
ンナーリード部5を介して直接接続させ、該半導体チッ
プ1a、1bの回路形成面と裏面に、別の半導体チップ
1c、1dを回路形成面の裏面とを対向させ接合し、ワ
イヤーボンディングにより、インナーリード部2、5と
接続することを特徴とするものである。
【0023】また、半導体チップ1a、1bに形成され
た回路パターンがミラー反転の回路パターンを有する場
合、又は/及び、半導体チップ1c、1dに形成された
回路パターンがミラー反転の回路パターンを有する場
合、反転して同じ位置にくる端子同士を同一のインナー
リード部2、5に接合し、チップセレクト用コントロー
ル端子のみは別々のインナーリード部2、5に接続する
必要がある。
た回路パターンがミラー反転の回路パターンを有する場
合、又は/及び、半導体チップ1c、1dに形成された
回路パターンがミラー反転の回路パターンを有する場
合、反転して同じ位置にくる端子同士を同一のインナー
リード部2、5に接合し、チップセレクト用コントロー
ル端子のみは別々のインナーリード部2、5に接続する
必要がある。
【0024】また、搭載される半導体チップ1a〜1d
がそれぞれ異なる回路パターンを有する場合には、すべ
ての端子7を別々のインナーリード部2、5に接続する
必要がある。
がそれぞれ異なる回路パターンを有する場合には、すべ
ての端子7を別々のインナーリード部2、5に接続する
必要がある。
【0025】更に、半導体チップ1aに形成された配線
パターンが、半導体チップ1bに形成された回路パター
ンに対してミラー反転の回路パターンであり、且つ、半
導体チップ1a又は半導体チップ1bと同一の回路パタ
ーンが形成された半導体チップを接合させる場合には、
該半導体チップを半導体チップ1a、1bの内、同一回
路パターンを有する半導体チップと反対の半導体チップ
の回路形成面の裏面に、接合する。そして、同一回路パ
ターンにおいて同じ位置にくる端子同士は同じインナー
リード部に接続される。
パターンが、半導体チップ1bに形成された回路パター
ンに対してミラー反転の回路パターンであり、且つ、半
導体チップ1a又は半導体チップ1bと同一の回路パタ
ーンが形成された半導体チップを接合させる場合には、
該半導体チップを半導体チップ1a、1bの内、同一回
路パターンを有する半導体チップと反対の半導体チップ
の回路形成面の裏面に、接合する。そして、同一回路パ
ターンにおいて同じ位置にくる端子同士は同じインナー
リード部に接続される。
【0026】即ち、回路パターンが異なる場合には、す
べての端子を他の端子の接続していないインナーリード
に接続し、回路パターンが同一の場合には、同じ位置に
くる端子は同一のインナーリードに接続し、且つチップ
セレクト用コントロール端子は他の端子の接続していな
いインナーリードに接続し、また、2つの回路パターン
が互いにミラー反転の関係にある場合には、一方を反転
して、同じ位置にくる端子同士は同一のインナーリード
に接続し、且つチップセレクト用コントロール端子は他
の端子の接続していないインナーリードに接続する。
べての端子を他の端子の接続していないインナーリード
に接続し、回路パターンが同一の場合には、同じ位置に
くる端子は同一のインナーリードに接続し、且つチップ
セレクト用コントロール端子は他の端子の接続していな
いインナーリードに接続し、また、2つの回路パターン
が互いにミラー反転の関係にある場合には、一方を反転
して、同じ位置にくる端子同士は同一のインナーリード
に接続し、且つチップセレクト用コントロール端子は他
の端子の接続していないインナーリードに接続する。
【0027】なお、その他に、半導体チップ1aは半導
体チップ1bの回路パターンのミラー反転した回路パタ
ーンを有し、且つ半導体チップ1cの回路パターンは、
半導体チップ1a及び半導体チップ1bの回路パターン
とも異なる場合や、半導体チップ1aは半導体チップ1
bの回路パターンのミラー反転した回路パターンを有
し、且つ半導体チップ1a及び半導体チップ1dの回路
パターンが同一で、且つ半導体チップ1b及び半導体チ
ップ1cの回路パターンが同一である場合や、半導体チ
ップ1aは半導体チップ1bの回路パターンのミラー反
転した回路パターンを有し、且つ半導体チップ1cの回
路パターンは半導体チップ1a、1b、1dの回路パタ
ーンと異なり、且つ、半導体チップ1dの回路パターン
も半導体チップ1a、1bの回路パターンとは異なる場
合等がある。
体チップ1bの回路パターンのミラー反転した回路パタ
ーンを有し、且つ半導体チップ1cの回路パターンは、
半導体チップ1a及び半導体チップ1bの回路パターン
とも異なる場合や、半導体チップ1aは半導体チップ1
bの回路パターンのミラー反転した回路パターンを有
し、且つ半導体チップ1a及び半導体チップ1dの回路
パターンが同一で、且つ半導体チップ1b及び半導体チ
ップ1cの回路パターンが同一である場合や、半導体チ
ップ1aは半導体チップ1bの回路パターンのミラー反
転した回路パターンを有し、且つ半導体チップ1cの回
路パターンは半導体チップ1a、1b、1dの回路パタ
ーンと異なり、且つ、半導体チップ1dの回路パターン
も半導体チップ1a、1bの回路パターンとは異なる場
合等がある。
【0028】次に図3を用いて、請求項1記載の本発明
の、フレキシブル基板に形成したインナーリードを用い
た樹脂封止型半導体装置の製造工程を説明する。
の、フレキシブル基板に形成したインナーリードを用い
た樹脂封止型半導体装置の製造工程を説明する。
【0029】まず、2個の半導体チップ1a、1bの回
路形成面同士を向かい合わせ、インナーリード6を挟ん
でボンディングする。尚、半導体チップ1aと半導体チ
ップ1bとは異なる回路パターンを有する場合には、そ
れぞれ異なるインナーリードに接合するが、半導体チッ
プ1bに半導体チップ1aの回路パターンをミラー反転
した回路が形成されている場合、片方を反転して同じ位
置にくるパッド同士を同一のインナーリードに接合し、
チップセレクト用のコントロール端子をそれぞれ異なる
インナーリードに接合する。
路形成面同士を向かい合わせ、インナーリード6を挟ん
でボンディングする。尚、半導体チップ1aと半導体チ
ップ1bとは異なる回路パターンを有する場合には、そ
れぞれ異なるインナーリードに接合するが、半導体チッ
プ1bに半導体チップ1aの回路パターンをミラー反転
した回路が形成されている場合、片方を反転して同じ位
置にくるパッド同士を同一のインナーリードに接合し、
チップセレクト用のコントロール端子をそれぞれ異なる
インナーリードに接合する。
【0030】また、この接合に際し、半導体チップ1
a、1b側又はインナーリード部6先端に金属バンプを
付けるか若しくは金属バンプを付けずに直接インナーリ
ード部2、5を半導体チップ1a、1bに接続させる
(図3(a)〜(c))。この半導体チップ1a、1b
に付ける金属バンプ(端子7)としては、スパッタリン
グで付けたバンプを用いたり、ワイヤーボンディング技
術を用いたスタッドバンプ等を付ける。
a、1b側又はインナーリード部6先端に金属バンプを
付けるか若しくは金属バンプを付けずに直接インナーリ
ード部2、5を半導体チップ1a、1bに接続させる
(図3(a)〜(c))。この半導体チップ1a、1b
に付ける金属バンプ(端子7)としては、スパッタリン
グで付けたバンプを用いたり、ワイヤーボンディング技
術を用いたスタッドバンプ等を付ける。
【0031】一方、インナーリード部5先端にバンプを
付ける場合は転写バンプ等を用いる。このとき接合する
インナーリード部5はテープキャリアパッケージ(以
下、「TCP」とする。)等で用いられるポリイミドで
できたフレキシブル基板6に銅箔を付け、インナーリー
ドのパターンを形成したものを用いる。このインナーリ
ード接合時、接合部のインナーリード部5は錫(Sn)
メッキを形成しておき、半導体チップ1a、1bの端子
7と接合する。
付ける場合は転写バンプ等を用いる。このとき接合する
インナーリード部5はテープキャリアパッケージ(以
下、「TCP」とする。)等で用いられるポリイミドで
できたフレキシブル基板6に銅箔を付け、インナーリー
ドのパターンを形成したものを用いる。このインナーリ
ード接合時、接合部のインナーリード部5は錫(Sn)
メッキを形成しておき、半導体チップ1a、1bの端子
7と接合する。
【0032】この場合、接合に際し、約500℃に加熱
し、接合荷重は1端子当たり20〜30g程度の圧力
を、例えば、56個の端子をもつ半導体チップの場合、
約1.5kgをチップ全体に上下から加え接合する。
尚、このときの荷重の方が、半導体チップ1a、1bに
半導体チップ1c、1dをダイボンドするときの荷重よ
り大きいので、上記工程をダイボンド工程より先に行
う。
し、接合荷重は1端子当たり20〜30g程度の圧力
を、例えば、56個の端子をもつ半導体チップの場合、
約1.5kgをチップ全体に上下から加え接合する。
尚、このときの荷重の方が、半導体チップ1a、1bに
半導体チップ1c、1dをダイボンドするときの荷重よ
り大きいので、上記工程をダイボンド工程より先に行
う。
【0033】また、半導体チップ1a、1bが接合する
インナーリードにフレキシブル基板に形成したインナー
リードパターンを用いる場合、半導体チップ1a、1b
に接合した側と逆方向のインナーリード部6をリードフ
レームのインナーリード部2に接合し、フレキシブル基
板6上のインナーリード部6とリードフレームのインナ
ーリード部2とは、異方性導電性接着剤を用いて導通を
取れるようにする。
インナーリードにフレキシブル基板に形成したインナー
リードパターンを用いる場合、半導体チップ1a、1b
に接合した側と逆方向のインナーリード部6をリードフ
レームのインナーリード部2に接合し、フレキシブル基
板6上のインナーリード部6とリードフレームのインナ
ーリード部2とは、異方性導電性接着剤を用いて導通を
取れるようにする。
【0034】次に、インナーリード部6に接合された半
導体チップ1aの回路形成面の裏面にダイボンド用の接
着剤を用いて半導体チップ1cを接着する(図3
(d))。
導体チップ1aの回路形成面の裏面にダイボンド用の接
着剤を用いて半導体チップ1cを接着する(図3
(d))。
【0035】尚、上述のように、半導体チップ1cに半
導体チップ1bの回路パターンと同一の回路が形成され
ている場合、同じ位置にくるパッド同士を同一のインナ
ーリードに接合し、チップセレクト用のコントロール端
子をそれぞれ異なるインナーリードに接合する。このよ
うに半導体チップ1bに半導体チップ1aの回路パター
ンをミラー反転した回路が形成され、半導体チップ1c
に形成された回路パターンが半導体チップ1bに形成さ
れた回路パターンと同一のものであり、且つ、半導体チ
ップがメモリ素子の場合、1の半導体チップを有する樹
脂封止型半導体装置に比べて3倍の容量をもつ樹脂封止
型半導体装置を形成することができる。
導体チップ1bの回路パターンと同一の回路が形成され
ている場合、同じ位置にくるパッド同士を同一のインナ
ーリードに接合し、チップセレクト用のコントロール端
子をそれぞれ異なるインナーリードに接合する。このよ
うに半導体チップ1bに半導体チップ1aの回路パター
ンをミラー反転した回路が形成され、半導体チップ1c
に形成された回路パターンが半導体チップ1bに形成さ
れた回路パターンと同一のものであり、且つ、半導体チ
ップがメモリ素子の場合、1の半導体チップを有する樹
脂封止型半導体装置に比べて3倍の容量をもつ樹脂封止
型半導体装置を形成することができる。
【0036】次に、接着された半導体チップ1cは、半
導体チップ1bの回路形成面の裏面を支持して、金ワイ
ヤー3を用いて従来と同様のワイヤーボンディングを行
い、リードフレームのインナーリード部2との電気的接
続を行う(図3(e))。その後、樹脂により一度に封
止し、リードフレームのインナーリード部2を形成し、
樹脂封止型半導体装置が完成する(図3(f)、
(g))。
導体チップ1bの回路形成面の裏面を支持して、金ワイ
ヤー3を用いて従来と同様のワイヤーボンディングを行
い、リードフレームのインナーリード部2との電気的接
続を行う(図3(e))。その後、樹脂により一度に封
止し、リードフレームのインナーリード部2を形成し、
樹脂封止型半導体装置が完成する(図3(f)、
(g))。
【0037】また、リードフレームのインナーリード部
2先端部分をエッチング等による化学的手法、若しくは
コインニング等による機械的手法により厚さのみを薄く
したものを用いる場合、図4に示すように、リードフレ
ームのインナーリード部2先端を直接半導体チップ1
a、1bに接合するので、図3(c)に示す半導体チッ
プ1a、1bに接合した側と逆方向のインナーリード部
6先端をリードフレームのインナーリード部2に接合
し、フレキシブル基板6上のインナーリード部5とリー
ドフレームのインナーリード部2とを、異方性導電性接
着剤を用いて導通させる工程は不要となる。
2先端部分をエッチング等による化学的手法、若しくは
コインニング等による機械的手法により厚さのみを薄く
したものを用いる場合、図4に示すように、リードフレ
ームのインナーリード部2先端を直接半導体チップ1
a、1bに接合するので、図3(c)に示す半導体チッ
プ1a、1bに接合した側と逆方向のインナーリード部
6先端をリードフレームのインナーリード部2に接合
し、フレキシブル基板6上のインナーリード部5とリー
ドフレームのインナーリード部2とを、異方性導電性接
着剤を用いて導通させる工程は不要となる。
【0038】次に、1つの樹脂封止型半導体装置に4個
の半導体チップを搭載する場合の製造工程について、図
5を用いて説明する。尚、TCPを用いた場合について
説明するが、リードフレームのインナーリード部2に直
接半導体チップを接合させる場合も同様に実施可能であ
る。
の半導体チップを搭載する場合の製造工程について、図
5を用いて説明する。尚、TCPを用いた場合について
説明するが、リードフレームのインナーリード部2に直
接半導体チップを接合させる場合も同様に実施可能であ
る。
【0039】まず、図3と同様の工程にて、半導体チッ
プ1aの回路形成面の裏面に半導体チップ1cを搭載し
た後、リードフレームを反転させ、半導体チップ1cの
回路形成面の裏面をOリング等の弾性体(図示せず。)
を用いて支持し、半導体チップ1bの回路形成面の裏面
に半導体チップ1dを搭載する(図5(a)〜
(d))。
プ1aの回路形成面の裏面に半導体チップ1cを搭載し
た後、リードフレームを反転させ、半導体チップ1cの
回路形成面の裏面をOリング等の弾性体(図示せず。)
を用いて支持し、半導体チップ1bの回路形成面の裏面
に半導体チップ1dを搭載する(図5(a)〜
(d))。
【0040】次に、ワイヤーボンドしていない側の半導
体チップ1d表面をダイボンド時と同様Oリング等の弾
性体(図示せず。)を用いて支持し、半導体チップ1c
とインナーリード部5とをワイヤーボンドし、更にリー
ドフレームを反転し、同様にワイヤーボンドを行う。こ
の2回目のワイヤーボンドは1回目のワイヤーボンド位
置から外側にずらしてインナーリード部2との接合を行
う。
体チップ1d表面をダイボンド時と同様Oリング等の弾
性体(図示せず。)を用いて支持し、半導体チップ1c
とインナーリード部5とをワイヤーボンドし、更にリー
ドフレームを反転し、同様にワイヤーボンドを行う。こ
の2回目のワイヤーボンドは1回目のワイヤーボンド位
置から外側にずらしてインナーリード部2との接合を行
う。
【0041】尚、ワイヤ−ボンディング時の回路形成面
保護のため、半導体チップの回路形成面に膜厚が10μ
m程度のポリイミド等でコーティングする必要がある。
ポリイミドを10μm以上付け、しかも半導体チップ支
持側をOリングで支えた場合は、ダイボンド時の荷重が
加わった場合でも、半導体チップ回路形成面が保護され
ていることが確認されて要る。この半導体チップ上にポ
リイミドを10μm付けるには、ウエハープロセスにお
いて、ウエハー全面にポリイミドを塗布し、フォトリソ
グラフィによりワイヤーパッド部を開口させる手法や、
ウエハー状態でワイヤーパッド部を避ける位置にスクリ
ーン印刷法で印刷する手法が可能である。また、ダイボ
ンド時の荷重としては50〜100g、ワイヤーボンド
時の荷重は約100gとしている。また、ダイボンドで
は半導体チップの密着性を向上させるためにスクラブし
た方がよい。
保護のため、半導体チップの回路形成面に膜厚が10μ
m程度のポリイミド等でコーティングする必要がある。
ポリイミドを10μm以上付け、しかも半導体チップ支
持側をOリングで支えた場合は、ダイボンド時の荷重が
加わった場合でも、半導体チップ回路形成面が保護され
ていることが確認されて要る。この半導体チップ上にポ
リイミドを10μm付けるには、ウエハープロセスにお
いて、ウエハー全面にポリイミドを塗布し、フォトリソ
グラフィによりワイヤーパッド部を開口させる手法や、
ウエハー状態でワイヤーパッド部を避ける位置にスクリ
ーン印刷法で印刷する手法が可能である。また、ダイボ
ンド時の荷重としては50〜100g、ワイヤーボンド
時の荷重は約100gとしている。また、ダイボンドで
は半導体チップの密着性を向上させるためにスクラブし
た方がよい。
【0042】また、このとき使用するOリングの材料と
しては、鎖状のテフロンをカーボンブラックで架橋し、
フッ素系のゴム材を充填させた構造をもつものを用い
た。しかし、Oリングは耐薬品性・耐熱性をもち、20
0〜300℃程度の加熱でも弾性を有する材料であれば
よい。また、形状はリング状でなくても一定値以上の弾
性力を確保できれば、棒状や面状でも可能である。
しては、鎖状のテフロンをカーボンブラックで架橋し、
フッ素系のゴム材を充填させた構造をもつものを用い
た。しかし、Oリングは耐薬品性・耐熱性をもち、20
0〜300℃程度の加熱でも弾性を有する材料であれば
よい。また、形状はリング状でなくても一定値以上の弾
性力を確保できれば、棒状や面状でも可能である。
【0043】その後、樹脂により全体を封止し、樹脂封
止型半導体装置を形成する。
止型半導体装置を形成する。
【0044】尚、上記工程順を変更し、半導体チップ1
cをダイボンドした後、半導体チップ1cとインナーリ
ードとをワイヤーボンドし、その後、リードフレームを
反転し、半導体チップ1dをダイボンドし、半導体チッ
プ1dとインナーリード部2とをワイヤーボンドする。
この工程を用いると、半導体チップ1cにのみ弾性体を
付けるだけでよく、工程数が減る。
cをダイボンドした後、半導体チップ1cとインナーリ
ードとをワイヤーボンドし、その後、リードフレームを
反転し、半導体チップ1dをダイボンドし、半導体チッ
プ1dとインナーリード部2とをワイヤーボンドする。
この工程を用いると、半導体チップ1cにのみ弾性体を
付けるだけでよく、工程数が減る。
【0045】
【発明の効果】以上詳細に説明したように、1つの樹脂
封止型半導体装置の内部に3個又は4個の半導体チップ
を同時に封止することが可能となり、半導体チップのリ
ードフレームのダイパッド部にボンディングするのでは
なく、半導体チップ同士を直接接着するため樹脂封止部
分の厚みを薄くすることができる。
封止型半導体装置の内部に3個又は4個の半導体チップ
を同時に封止することが可能となり、半導体チップのリ
ードフレームのダイパッド部にボンディングするのでは
なく、半導体チップ同士を直接接着するため樹脂封止部
分の厚みを薄くすることができる。
【0046】また、3個又は4個の半導体チップをトラ
ンスファーモールドにより1度に成型することができ、
樹脂封止型半導体装置における1チップ当たりの後半ア
センブリ材料・工程費用が低減でき、更に、一部の半導
体チップとの電気的接合をワイヤーボンディングにより
取ることができるため、半導体チップの機種変更等に伴
うコストアップを極力抑えることができる。
ンスファーモールドにより1度に成型することができ、
樹脂封止型半導体装置における1チップ当たりの後半ア
センブリ材料・工程費用が低減でき、更に、一部の半導
体チップとの電気的接合をワイヤーボンディングにより
取ることができるため、半導体チップの機種変更等に伴
うコストアップを極力抑えることができる。
【0047】即ち、今後必要となるであろう電子部品の
高機能化に対し、その製造に必要不可欠な電子部品であ
る半導体装置を小型化・薄型化・軽量化しながら大容量
化・高密度化することができる。つまり、1つの樹脂封
止型半導体装置の内部に3個ないし4個の半導体チップ
を搭載することが可能となるため、半導体チップ1つ分
の電子機器内部に占める空間が小さくなる。そのため、
同一サイズの電子機器内部に多くの電子部品、つまり半
導体装置を実装することが可能となり、電子機器の高機
能化を図ることができる。また、同じ機能の場合には、
その電子部品を実装する部分を小さくすることができ、
電子機器全体を薄く、また軽くすることが可能となる。
高機能化に対し、その製造に必要不可欠な電子部品であ
る半導体装置を小型化・薄型化・軽量化しながら大容量
化・高密度化することができる。つまり、1つの樹脂封
止型半導体装置の内部に3個ないし4個の半導体チップ
を搭載することが可能となるため、半導体チップ1つ分
の電子機器内部に占める空間が小さくなる。そのため、
同一サイズの電子機器内部に多くの電子部品、つまり半
導体装置を実装することが可能となり、電子機器の高機
能化を図ることができる。また、同じ機能の場合には、
その電子部品を実装する部分を小さくすることができ、
電子機器全体を薄く、また軽くすることが可能となる。
【0048】また、メモリ等の半導体装置であれば、ウ
エハープロセスで製造可能な最大容量の4倍の容量まで
を同一の外形サイズを樹脂封止型半導体装置に封止する
ことが可能であるため、電子機器の高機能化に効果があ
り、更に、異なる半導体チップの搭載も可能であるため
マルチチップモジュール化も可能である。
エハープロセスで製造可能な最大容量の4倍の容量まで
を同一の外形サイズを樹脂封止型半導体装置に封止する
ことが可能であるため、電子機器の高機能化に効果があ
り、更に、異なる半導体チップの搭載も可能であるため
マルチチップモジュール化も可能である。
【図1】(a)は請求項1記載の本発明の、フレキシブ
ル基板に形成したインナーリードを用いた樹脂封止型半
導体装置の断面図であり、(b)は請求項1記載の本発
明の、リードフレームの一部からなるインナーリードを
用いた樹脂封止型半導体装置の断面図である。
ル基板に形成したインナーリードを用いた樹脂封止型半
導体装置の断面図であり、(b)は請求項1記載の本発
明の、リードフレームの一部からなるインナーリードを
用いた樹脂封止型半導体装置の断面図である。
【図2】(a)は請求項2記載の本発明の、フレキシブ
ル基板に形成したインナーリードを用いた樹脂封止型半
導体装置の断面図であり、(b)は請求項2記載の本発
明の、リードフレームの一部からなるインナーリードを
用いた樹脂封止型半導体装置の断面図である。
ル基板に形成したインナーリードを用いた樹脂封止型半
導体装置の断面図であり、(b)は請求項2記載の本発
明の、リードフレームの一部からなるインナーリードを
用いた樹脂封止型半導体装置の断面図である。
【図3】請求項1記載の本発明の、フレキシブル基板に
形成したインナーリードを用いた樹脂封止型半導体装置
の製造工程を示す図である。
形成したインナーリードを用いた樹脂封止型半導体装置
の製造工程を示す図である。
【図4】請求項1記載の本発明の、リードフレームの一
部からなるインナーリードを用いた樹脂封止型半導体装
置の製造工程を示す図である。
部からなるインナーリードを用いた樹脂封止型半導体装
置の製造工程を示す図である。
【図5】請求項2記載の本発明の、フレキシブル基板に
形成したインナーリードを用いた樹脂封止型半導体装置
の製造工程を示す図である。
形成したインナーリードを用いた樹脂封止型半導体装置
の製造工程を示す図である。
【図6】従来の第1の樹脂封止型半導体装置の断面図で
ある。
ある。
【図7】従来の第2の樹脂封止型半導体装置の断面図で
ある。
ある。
【図8】従来の第3の樹脂封止型半導体装置の断面図で
ある。
ある。
【図9】従来の第4の樹脂封止型半導体装置の断面図で
ある。
ある。
【図10】従来の第5の樹脂封止型半導体装置の断面図
である。
である。
1 半導体チップ 2 リードフレームのインナーリード部 3 金ワイヤー 4 封止樹脂 5 フレキシブル基板のインナーリード部 6 フレキシブル基板 7 端子
Claims (6)
- 【請求項1】 第1の半導体チップと第2の半導体チッ
プとが、回路形成面同士を対向するように、所定のイン
ナーリードと電気的に接続され、 且つ、上記第1の半導体チップの回路形成面の裏面に、
回路形成面の裏が対向するように第3の半導体チップが
接合されており、上記第3の半導体チップはワイヤーボ
ンディングにより所定のインナーリードと電気的に接続
されていることを特徴とする樹脂封止型半導体装置。 - 【請求項2】 上記第2の半導体チップの回路形成面の
裏面に、回路形成面の裏面が対向するように第4の半導
体チップが接合されており、上記第4の半導体チップは
ワイヤーボンディングにより所定のインナーリードと電
気的に接続されていることを特徴とする、請求項1記載
の樹脂封止型半導体装置。 - 【請求項3】 上記第1の半導体チップが上記第2の半
導体チップに形成された回路パターンに対してミラー反
転した回路パターンを有し、 且つ、回路パターンの反転して同じ位置にくる端子同士
を同一の他の端子の接続していないインナーリードに接
続し、 且つ、チップセレクト用コントロール端子は互いに異な
る、他の端子の接続していないインナーリードに接続さ
れていることを特徴とする、請求項1又は請求項2記載
の樹脂封止型半導体装置。 - 【請求項4】 上記第3の半導体チップに形成された回
路パターンが上記第2の半導体チップと同一の回路パタ
ーンを有し、又は、上記第3の半導体チップが上記第2
の半導体チップと同一の回路パターンを有し、且つ上記
第4の半導体チップが上記第1の半導体チップと同一の
回路パターンを有し、 且つ、同一の回路パターンにおいて、同じ位置にくる端
子同士を同一の他の端子の接続していないインナーリー
ドに接続し、チップセレクト用コントロール端子は互い
に異なる、他の端子が接続していないインナーリードに
接続されていることを特徴とする、請求項1、請求項2
又は請求項3記載の樹脂封止型半導体装置。 - 【請求項5】 上記第1の半導体チップ、上記第2の半
導体チップ、及び上記第3の半導体チップに形成された
回路パターンが全て異なり、各端子が他の端子の接続し
ていないインナーリードと電気的に接続していることを
特徴とする、請求項1記載の樹脂封止型半導体装置。 - 【請求項6】 上記第1の半導体チップ、上記第2の半
導体チップ、上記第3の半導体チップ、及び上記第4の
半導体チップに形成された回路パターンが全て異なり、
各端子が他の端子の接続していないインナーリードと電
気的に接続していることを特徴とする、請求項2記載の
樹脂封止型半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07072881A JP3129928B2 (ja) | 1995-03-30 | 1995-03-30 | 樹脂封止型半導体装置 |
US08/607,213 US5757080A (en) | 1995-03-30 | 1996-02-26 | Resin-sealed semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07072881A JP3129928B2 (ja) | 1995-03-30 | 1995-03-30 | 樹脂封止型半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08274124A true JPH08274124A (ja) | 1996-10-18 |
JP3129928B2 JP3129928B2 (ja) | 2001-01-31 |
Family
ID=13502129
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07072881A Expired - Fee Related JP3129928B2 (ja) | 1995-03-30 | 1995-03-30 | 樹脂封止型半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5757080A (ja) |
JP (1) | JP3129928B2 (ja) |
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- 1996-02-26 US US08/607,213 patent/US5757080A/en not_active Expired - Lifetime
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Also Published As
Publication number | Publication date |
---|---|
US5757080A (en) | 1998-05-26 |
JP3129928B2 (ja) | 2001-01-31 |
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