JPH08179359A - アクティブマトリックスパネル - Google Patents
アクティブマトリックスパネルInfo
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- JPH08179359A JPH08179359A JP31685594A JP31685594A JPH08179359A JP H08179359 A JPH08179359 A JP H08179359A JP 31685594 A JP31685594 A JP 31685594A JP 31685594 A JP31685594 A JP 31685594A JP H08179359 A JPH08179359 A JP H08179359A
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- gate
- wiring
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- electrode
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Abstract
(57)【要約】
【目的】静電気等による画素部の絶縁破壊や特性変化を
防ぐための保護素子を構成する全ての保護TFTのゲー
ト電極の表面を陽極酸化し、これら保護TFTに充分な
絶縁耐圧をもたせる。 【構成】保護素子50a,50b,50cを構成する2
つの保護TFT51,52のゲート電極を、基板1の余
剰部1Bの上に形成したショートライン7につながって
いるゲート配線4と中継電極(データ配線5をショート
ライン7に接続するための電極)8のいずれかに一体に
形成することにより、前記ショートライン7を給電路と
する陽極酸化処理によって前記保護TFT51,52の
ゲート電極の表面を酸化させた。
防ぐための保護素子を構成する全ての保護TFTのゲー
ト電極の表面を陽極酸化し、これら保護TFTに充分な
絶縁耐圧をもたせる。 【構成】保護素子50a,50b,50cを構成する2
つの保護TFT51,52のゲート電極を、基板1の余
剰部1Bの上に形成したショートライン7につながって
いるゲート配線4と中継電極(データ配線5をショート
ライン7に接続するための電極)8のいずれかに一体に
形成することにより、前記ショートライン7を給電路と
する陽極酸化処理によって前記保護TFT51,52の
ゲート電極の表面を酸化させた。
Description
【0001】
【産業上の利用分野】この発明は、アクティブマトリッ
クス液晶表示素子に用いるアクティブマトリックスパネ
ルに関するものである。
クス液晶表示素子に用いるアクティブマトリックスパネ
ルに関するものである。
【0002】
【従来の技術】従来、アクティブマトリックス液晶表示
素子に用いるアクティブマトリックスパネルは、次のよ
うな構成となっている。なお、一般に液晶表示素子は、
複数個の液晶表示素子を一括して組立てる製法で製造さ
れており、この製法で液晶表示素子を製造する場合に用
いられるアクティブマトリックスパネルは、液晶表示素
子複数個分のパネルを採取できる大きさとされている。
素子に用いるアクティブマトリックスパネルは、次のよ
うな構成となっている。なお、一般に液晶表示素子は、
複数個の液晶表示素子を一括して組立てる製法で製造さ
れており、この製法で液晶表示素子を製造する場合に用
いられるアクティブマトリックスパネルは、液晶表示素
子複数個分のパネルを採取できる大きさとされている。
【0003】図8は上記製法で製造される液晶表示素子
に用いられている従来のアクティブマトリックスパネル
の等価回路的平面図であり、図9は、前記アクティブマ
トリックスパネルの各配線および電極のうち、基板上に
形成されているものを実線で示し、基板上に設けた絶縁
膜の上に形成されているものを破線で示した図、図10
は、前記各配線および電極のうち、前記絶縁膜の上に形
成されているものを実線で示し、基板上に形成されてい
るものを破線で示した図である。
に用いられている従来のアクティブマトリックスパネル
の等価回路的平面図であり、図9は、前記アクティブマ
トリックスパネルの各配線および電極のうち、基板上に
形成されているものを実線で示し、基板上に設けた絶縁
膜の上に形成されているものを破線で示した図、図10
は、前記各配線および電極のうち、前記絶縁膜の上に形
成されているものを実線で示し、基板上に形成されてい
るものを破線で示した図である。
【0004】このアクティブマトリックスパネルは、ガ
ラス等からなる透明基板1の上に、マトリックス状に配
列した複数の透明な画素電極2と、これら画素電極2に
それぞれ接続された複数の薄膜トランジスタ(以下、T
FTと記す)3と、各画素電極行ごとに配線されて各行
のTFT3にゲート信号を供給する複数本のゲート配線
4と、各画素電極列ごとに配線されて各列のTFT3に
データ信号を供給する複数本のデータ配線5と、各画素
電極行ごとに配線されて各画素電極2との間に補償容量
(ストレージキャパシタ)Cs を構成する複数本のキャ
パシタ配線6とを設けて構成されている。
ラス等からなる透明基板1の上に、マトリックス状に配
列した複数の透明な画素電極2と、これら画素電極2に
それぞれ接続された複数の薄膜トランジスタ(以下、T
FTと記す)3と、各画素電極行ごとに配線されて各行
のTFT3にゲート信号を供給する複数本のゲート配線
4と、各画素電極列ごとに配線されて各列のTFT3に
データ信号を供給する複数本のデータ配線5と、各画素
電極行ごとに配線されて各画素電極2との間に補償容量
(ストレージキャパシタ)Cs を構成する複数本のキャ
パシタ配線6とを設けて構成されている。
【0005】上記基板1は、液晶表示素子複数個分のア
クティブマトリックスパネルを採取できる大きさの大型
基板であり、各液晶表示素子のアクティブマトリックス
パネルとなる部分は、液晶表示素子の大きさに対応する
領域(以下、素子領域という)1Aと、この素子領域1
Aの周囲に確保された余剰部1Bとからなっており、上
記画素電極2とTFT3およびゲート,データ配線4,
5とキャパシタ配線6は前記素子領域1Aに設けられて
いる。
クティブマトリックスパネルを採取できる大きさの大型
基板であり、各液晶表示素子のアクティブマトリックス
パネルとなる部分は、液晶表示素子の大きさに対応する
領域(以下、素子領域という)1Aと、この素子領域1
Aの周囲に確保された余剰部1Bとからなっており、上
記画素電極2とTFT3およびゲート,データ配線4,
5とキャパシタ配線6は前記素子領域1Aに設けられて
いる。
【0006】図11は上記アクティブマトリックスパネ
ルの1つの画素部の具体的な構成を示す平面図、図12
は図11の XII−XII 線に沿う拡大断面図である。この
図11および図12に示すように、上記ゲート配線4と
キャパシタ配線6は基板1上に配線されており、TFT
3は、基板1上に上記ゲート配線4と一体に形成された
ゲート電極31と、このゲート電極31を覆うSi N
(窒化シリコン)等からなるゲート絶縁膜32と、この
ゲート絶縁膜32の上に前記ゲート電極31に対向させ
て形成されたa−Si (アモルファスシリコン)からな
るi型半導体膜33と、このi型半導体膜33の上に不
純物をドープしたa−Si からなるn型半導体膜34を
介して形成されたソース電極35およびドレイン電極3
6とで構成されている。なお、37は、前記i型半導体
膜33のチャンネル領域の上に設けられたSi N等から
なるチャンネル保護膜である。
ルの1つの画素部の具体的な構成を示す平面図、図12
は図11の XII−XII 線に沿う拡大断面図である。この
図11および図12に示すように、上記ゲート配線4と
キャパシタ配線6は基板1上に配線されており、TFT
3は、基板1上に上記ゲート配線4と一体に形成された
ゲート電極31と、このゲート電極31を覆うSi N
(窒化シリコン)等からなるゲート絶縁膜32と、この
ゲート絶縁膜32の上に前記ゲート電極31に対向させ
て形成されたa−Si (アモルファスシリコン)からな
るi型半導体膜33と、このi型半導体膜33の上に不
純物をドープしたa−Si からなるn型半導体膜34を
介して形成されたソース電極35およびドレイン電極3
6とで構成されている。なお、37は、前記i型半導体
膜33のチャンネル領域の上に設けられたSi N等から
なるチャンネル保護膜である。
【0007】なお、上記ゲート絶縁膜32は、ゲート配
線4とキャパシタ配線6を覆って基板1のほぼ全面に形
成されており、ゲート配線4の端子部4a(図8参照)
は、前記ゲート絶縁膜32に開口を形成することによっ
て露出されている。
線4とキャパシタ配線6を覆って基板1のほぼ全面に形
成されており、ゲート配線4の端子部4a(図8参照)
は、前記ゲート絶縁膜32に開口を形成することによっ
て露出されている。
【0008】そして、画素電極2は上記ゲート絶縁膜3
2の上に設けられており、この画素電極2は、その一側
縁の端部をTFT3のソース電極35の上に重ねて形成
することによって前記ソース電極35に接続されてい
る。
2の上に設けられており、この画素電極2は、その一側
縁の端部をTFT3のソース電極35の上に重ねて形成
することによって前記ソース電極35に接続されてい
る。
【0009】また、データ配線5は上記ゲート絶縁膜3
2の上に配線されており、このデータ配線5は、TFT
3のドレイン電極36の上に重ねて形成されて前記ドレ
イン電極36に接続されている。
2の上に配線されており、このデータ配線5は、TFT
3のドレイン電極36の上に重ねて形成されて前記ドレ
イン電極36に接続されている。
【0010】なお、35aは、上記ソース電極35の上
に形成された、データ配線5と同じ金属膜からなる上部
電極であり、この上部電極35aは、画素電極2とソー
ス電極35との電気的な接続を確実にするために、前記
金属膜をソース電極35の上にも残してエッチングする
ことによって形成されたものである。
に形成された、データ配線5と同じ金属膜からなる上部
電極であり、この上部電極35aは、画素電極2とソー
ス電極35との電気的な接続を確実にするために、前記
金属膜をソース電極35の上にも残してエッチングする
ことによって形成されたものである。
【0011】一方、上記キャパシタ配線6は、画素電極
2の縁部にその下方から対向しており、上記補償容量C
s は、キャパシタ配線6と画素電極2およびその間のゲ
ート絶縁膜とで構成されている。なお、各キャパシタ配
線6は、その一端において図8に示すように共通接続さ
れており、その共通接続部には、基準電位に接続される
端子部6aが形成されている。
2の縁部にその下方から対向しており、上記補償容量C
s は、キャパシタ配線6と画素電極2およびその間のゲ
ート絶縁膜とで構成されている。なお、各キャパシタ配
線6は、その一端において図8に示すように共通接続さ
れており、その共通接続部には、基準電位に接続される
端子部6aが形成されている。
【0012】また、上記基板1の余剰部1Bは、最終的
(アクティブマトリックスパネルと対向パネルとを接合
して液晶表示素子を組立てた後)に除去される部分であ
り、この余剰部1Bは、図に二点鎖線で示した、素子領
域1Aの輪郭に沿う分断線kに沿って分断除去される。
(アクティブマトリックスパネルと対向パネルとを接合
して液晶表示素子を組立てた後)に除去される部分であ
り、この余剰部1Bは、図に二点鎖線で示した、素子領
域1Aの輪郭に沿う分断線kに沿って分断除去される。
【0013】ところで、上記アクティブマトリックスパ
ネルの上にはポリイミド等からなる配向膜(図示せず)
を形成され、この配向膜にはその膜面を一方向にラビン
グする配向処理が施されるが、その場合、配向膜のラビ
ング時に発生する静電気によって、TFT3に絶縁破壊
が発生したり、TFT3の電圧−電流特性が変化してし
まったりすることがある。
ネルの上にはポリイミド等からなる配向膜(図示せず)
を形成され、この配向膜にはその膜面を一方向にラビン
グする配向処理が施されるが、その場合、配向膜のラビ
ング時に発生する静電気によって、TFT3に絶縁破壊
が発生したり、TFT3の電圧−電流特性が変化してし
まったりすることがある。
【0014】このため、上記アクティブマトリックスパ
ネルでは、全てのゲート配線4およびデータ配線5を基
板1の余剰部1Bにおいて短絡させておくことにより、
静電気等によるTFT3の絶縁破壊や特性変化を防止し
ている。
ネルでは、全てのゲート配線4およびデータ配線5を基
板1の余剰部1Bにおいて短絡させておくことにより、
静電気等によるTFT3の絶縁破壊や特性変化を防止し
ている。
【0015】すなわち、基板1の余剰部1Bには、図8
に示したように、全てのゲート配線4およびデータ配線
5を短絡させるためのショートライン7が形成されてお
り、各ゲート配線4と各データ配線5は前記ショートラ
イン7に接続されている。なお、このショートライン7
は、基板1上に素子領域1Aの全周を囲んで格子状に形
成されており、その縦横のライン部の両端はそれぞれ基
板1の外周縁部まで延長されている。
に示したように、全てのゲート配線4およびデータ配線
5を短絡させるためのショートライン7が形成されてお
り、各ゲート配線4と各データ配線5は前記ショートラ
イン7に接続されている。なお、このショートライン7
は、基板1上に素子領域1Aの全周を囲んで格子状に形
成されており、その縦横のライン部の両端はそれぞれ基
板1の外周縁部まで延長されている。
【0016】上記ショートライン7は、図9のように、
基板1上に形成されており、各ゲート配線4は、その端
子部4aから上記余剰部1Bに延長させた配線部を介し
てショートライン7の縦ライン部につながっている。
基板1上に形成されており、各ゲート配線4は、その端
子部4aから上記余剰部1Bに延長させた配線部を介し
てショートライン7の縦ライン部につながっている。
【0017】また、基板1の素子領域1Aの上には、図
9のように、各データ配線5の端子部5aを形成する箇
所にそれぞれ対応させて、各データ配線5をショートラ
イン7に接続するための中継電極8が、前記ショートラ
イン7の横ライン部と一体に形成されている。なお、こ
の中継電極8は、上記ゲート絶縁膜32に開口を設ける
ことによって露出されている。
9のように、各データ配線5の端子部5aを形成する箇
所にそれぞれ対応させて、各データ配線5をショートラ
イン7に接続するための中継電極8が、前記ショートラ
イン7の横ライン部と一体に形成されている。なお、こ
の中継電極8は、上記ゲート絶縁膜32に開口を設ける
ことによって露出されている。
【0018】そして、各データ配線5は、その端子部5
aを上記中継電極8の上に重ねて形成することにより、
前記中継電極8を介してショートライン7に接続されて
いる。
aを上記中継電極8の上に重ねて形成することにより、
前記中継電極8を介してショートライン7に接続されて
いる。
【0019】このように、全てのゲート配線4およびデ
ータ配線5を、基板1の余剰部1Bにおいてショートラ
イン7を介して短絡させておけば、これら配線4,5の
電位が同じになるため、静電気等によるTFT3の絶縁
破壊や特性変化を防ぐことができる。
ータ配線5を、基板1の余剰部1Bにおいてショートラ
イン7を介して短絡させておけば、これら配線4,5の
電位が同じになるため、静電気等によるTFT3の絶縁
破壊や特性変化を防ぐことができる。
【0020】しかし、上記基板1の余剰部1Bは、液晶
表示素子を組立てた後に除去されるため、その後の液晶
表示素子の製造工程中や、製造した液晶表示素子を電子
機器に実装する際に、静電気等の高電圧を帯びた物体が
液晶表示素子に触れたり近接したりすると、その電圧に
よってTFT3が絶縁破壊したり特性変化を生じたりす
ることがある。
表示素子を組立てた後に除去されるため、その後の液晶
表示素子の製造工程中や、製造した液晶表示素子を電子
機器に実装する際に、静電気等の高電圧を帯びた物体が
液晶表示素子に触れたり近接したりすると、その電圧に
よってTFT3が絶縁破壊したり特性変化を生じたりす
ることがある。
【0021】そこで、上記アクティブマトリックスパネ
ルでは、上記余剰部1Bを除去した後(ショートライン
7が切り離された後)も、静電気等によるTFT3の絶
縁破壊や特性変化を防ぐことができるようにするため、
基板1の余剰部分断箇所(分断線k)より内側の部分
(素子領域1A内)に、画素電極2およびTFT3の配
列領域を囲んで静電気対策用のショートリング9を形成
し、ゲート配線4およびデータ配線5を、保護素子10
a,10bを介して前記ショートリング9に接続してい
る。
ルでは、上記余剰部1Bを除去した後(ショートライン
7が切り離された後)も、静電気等によるTFT3の絶
縁破壊や特性変化を防ぐことができるようにするため、
基板1の余剰部分断箇所(分断線k)より内側の部分
(素子領域1A内)に、画素電極2およびTFT3の配
列領域を囲んで静電気対策用のショートリング9を形成
し、ゲート配線4およびデータ配線5を、保護素子10
a,10bを介して前記ショートリング9に接続してい
る。
【0022】なお、上記ショートリング9は、図9およ
び図10に示すように、基板1上にゲート配線4と平行
に配線された2本の横配線部9aと、ゲート絶縁膜32
の上にデータ配線5と平行に配線された2本の縦配線部
9bとからなっており、これら横配線部9aと縦配線部
9bの端部を、前記ゲート絶縁膜32に設けたコンタク
ト孔(図示せず)において接続して構成されている。
び図10に示すように、基板1上にゲート配線4と平行
に配線された2本の横配線部9aと、ゲート絶縁膜32
の上にデータ配線5と平行に配線された2本の縦配線部
9bとからなっており、これら横配線部9aと縦配線部
9bの端部を、前記ゲート絶縁膜32に設けたコンタク
ト孔(図示せず)において接続して構成されている。
【0023】図13はゲート配線4をショートリング9
に接続する保護素子10aの断面図、図14はデータ配
線5をショートリング9に接続する保護素子10bの断
面図であり、これら保護素子10a,10bは、それぞ
れ、2つの保護薄膜トランジスタ(以下、保護TFTと
記す)11,12で構成されている。
に接続する保護素子10aの断面図、図14はデータ配
線5をショートリング9に接続する保護素子10bの断
面図であり、これら保護素子10a,10bは、それぞ
れ、2つの保護薄膜トランジスタ(以下、保護TFTと
記す)11,12で構成されている。
【0024】なお、この保護素子10a,10bを構成
する保護TFT11,12は、図11および図12に示
した画素部のTFT3と基本的に同じ構造のものである
から、その構成の説明は図に同符号を付して省略する。
する保護TFT11,12は、図11および図12に示
した画素部のTFT3と基本的に同じ構造のものである
から、その構成の説明は図に同符号を付して省略する。
【0025】上記ゲート配線4をショートリング9に接
続する保護素子10aを構成する保護TFT11,12
は、図8および図13に示すように、ゲート配線4をは
さんでその端子部4a側の両側に配置されており、この
保護素子10aは、2つの保護TFT11,12のゲー
ト電極31をそれぞれその保護TFTのソース電極35
に電気的に接続するとともに、一方の保護TFT11の
ソース電極35をゲート配線4に、ドレイン電極36を
ショートリング9に接続し、他方の保護TFT12のソ
ース電極35をショートリング9に、ドレイン電極36
をゲート配線4に接続して構成されている。
続する保護素子10aを構成する保護TFT11,12
は、図8および図13に示すように、ゲート配線4をは
さんでその端子部4a側の両側に配置されており、この
保護素子10aは、2つの保護TFT11,12のゲー
ト電極31をそれぞれその保護TFTのソース電極35
に電気的に接続するとともに、一方の保護TFT11の
ソース電極35をゲート配線4に、ドレイン電極36を
ショートリング9に接続し、他方の保護TFT12のソ
ース電極35をショートリング9に、ドレイン電極36
をゲート配線4に接続して構成されている。
【0026】上記保護TFT11,12のゲート配線4
に接続される電極、つまり一方の保護TFT11のソー
ス電極35と、他方の保護TFT12のドレイン電極3
6は、共通のゲート配線接続膜38を介してゲート絶縁
膜32に設けたコンタクト孔39においてゲート配線4
に接続されており、また、一方の保護TFT11のドレ
イン電極36と他方の保護TFT12のソース電極35
は、ショートリング9の縦配線部9bに、この縦配線部
9bに一体に形成したショートリング接続膜40,41
を介して接続されている。なお、前記ゲート配線接続膜
38とショートリング9の縦配線部9bおよびショート
リング接続膜40,41は、データ配線5と同じ金属膜
で形成されている。
に接続される電極、つまり一方の保護TFT11のソー
ス電極35と、他方の保護TFT12のドレイン電極3
6は、共通のゲート配線接続膜38を介してゲート絶縁
膜32に設けたコンタクト孔39においてゲート配線4
に接続されており、また、一方の保護TFT11のドレ
イン電極36と他方の保護TFT12のソース電極35
は、ショートリング9の縦配線部9bに、この縦配線部
9bに一体に形成したショートリング接続膜40,41
を介して接続されている。なお、前記ゲート配線接続膜
38とショートリング9の縦配線部9bおよびショート
リング接続膜40,41は、データ配線5と同じ金属膜
で形成されている。
【0027】そして、一方の保護TFT11のゲート電
極31は、ゲート配線4に一体に形成されて、このゲー
ト配線4と上記ゲート配線接続膜38を介してこの保護
TFT11のソース電極35に電気的に接続されてお
り、他方の保護TFT12のゲート電極31は、ショー
トリング9の縦配線部9bをゲート絶縁膜32に設けた
コンタクト孔(図示せず)において前記ゲート電極31
から導出したリード部に接続することにより、ショート
リング9と上記ショートリング接続膜41を介してこの
保護TFT12のソース電極35に電気的に接続されて
いる。
極31は、ゲート配線4に一体に形成されて、このゲー
ト配線4と上記ゲート配線接続膜38を介してこの保護
TFT11のソース電極35に電気的に接続されてお
り、他方の保護TFT12のゲート電極31は、ショー
トリング9の縦配線部9bをゲート絶縁膜32に設けた
コンタクト孔(図示せず)において前記ゲート電極31
から導出したリード部に接続することにより、ショート
リング9と上記ショートリング接続膜41を介してこの
保護TFT12のソース電極35に電気的に接続されて
いる。
【0028】また、データ配線5をショートリング9に
接続する保護素子10bを構成する保護TFT11,1
2は、図8および図14に示すように、データ配線5を
はさんでその端子部5a側の両側に配置されており、こ
の保護素子10bは、2つの保護TFT11,12のゲ
ート電極31をそれぞれその保護TFTのソース電極3
5に電気的に接続するとともに、一方の保護TFT11
のソース電極35をデータ配線5に、ドレイン電極36
をショートリング9に接続し、他方の保護TFT12の
ソース電極35をショートリング9に、ドレイン電極3
6をデータ配線5に接続して構成されている。
接続する保護素子10bを構成する保護TFT11,1
2は、図8および図14に示すように、データ配線5を
はさんでその端子部5a側の両側に配置されており、こ
の保護素子10bは、2つの保護TFT11,12のゲ
ート電極31をそれぞれその保護TFTのソース電極3
5に電気的に接続するとともに、一方の保護TFT11
のソース電極35をデータ配線5に、ドレイン電極36
をショートリング9に接続し、他方の保護TFT12の
ソース電極35をショートリング9に、ドレイン電極3
6をデータ配線5に接続して構成されている。
【0029】上記保護TFT11,12のデータ配線5
に接続される電極、つまり一方の保護TFT11のソー
ス電極35と、他方の保護TFT12のドレイン電極3
6は、データ配線5に一体に形成されたデータ配線接続
膜42を介して前記データ配線5に接続されており、ま
た、一方の保護TFT11のドレイン電極36と他方の
保護TFT12のソース電極35は、データ配線5と同
じ金属膜からなるショートリング接続膜43,44を介
してショートリング9の横配線部9aに接続されてい
る。なお、ショートリング9の横配線部9aは基板1上
に配線されているため、前記ショートリング接続膜4
3,44は、ゲート絶縁膜32に設けたコンタクト孔
(図示せず)において前記横配線部9aに接続されてい
る。
に接続される電極、つまり一方の保護TFT11のソー
ス電極35と、他方の保護TFT12のドレイン電極3
6は、データ配線5に一体に形成されたデータ配線接続
膜42を介して前記データ配線5に接続されており、ま
た、一方の保護TFT11のドレイン電極36と他方の
保護TFT12のソース電極35は、データ配線5と同
じ金属膜からなるショートリング接続膜43,44を介
してショートリング9の横配線部9aに接続されてい
る。なお、ショートリング9の横配線部9aは基板1上
に配線されているため、前記ショートリング接続膜4
3,44は、ゲート絶縁膜32に設けたコンタクト孔
(図示せず)において前記横配線部9aに接続されてい
る。
【0030】また、一方の保護TFT11のゲート電極
31は、この保護TFT11のソース電極35を接続し
たデータ配線5の下方に延長させて形成されており、こ
の一方の保護TFT11のゲート電極31は、前記デー
タ配線5をゲート絶縁膜32に設けたコンタクト孔45
において前記ゲート電極31の延長部に接続することに
より、データ配線5を介してこの保護TFT11のソー
ス電極35に電気的に接続されている。
31は、この保護TFT11のソース電極35を接続し
たデータ配線5の下方に延長させて形成されており、こ
の一方の保護TFT11のゲート電極31は、前記デー
タ配線5をゲート絶縁膜32に設けたコンタクト孔45
において前記ゲート電極31の延長部に接続することに
より、データ配線5を介してこの保護TFT11のソー
ス電極35に電気的に接続されている。
【0031】また、他方の保護TFT12のゲート電極
31は、ショートリング9の横配線部9aに一体に形成
されて、ショートリング9を介してこの保護TFT12
のソース電極35に電気的に接続されている。
31は、ショートリング9の横配線部9aに一体に形成
されて、ショートリング9を介してこの保護TFT12
のソース電極35に電気的に接続されている。
【0032】上記保護素子10a,10bは、ゲート配
線4またはデータ配線5に静電気等の高電圧が加わった
ときに、2つの保護TFT11,12の一方がオン状態
となってゲート配線4とデータ配線5とをショートリン
グ9を介して導通させるものであり、例えば、ゲート配
線4に高電圧が加わると、ゲート配線4側の保護素子1
0aの一方の保護TFT11がオン状態となってゲート
配線4とショートリング9とが導通するとともに、ゲー
ト配線4からショートリング9に加わる電圧によりデー
タ配線5側の保護素子10aの他方の保護TFT12が
オン状態となってデータ配線5とショートリング9とが
導通し、ゲート配線4とデータ配線5との電位が同じに
なって、静電気等による画素部のTFT3の絶縁破壊や
特性変化が防止される。
線4またはデータ配線5に静電気等の高電圧が加わった
ときに、2つの保護TFT11,12の一方がオン状態
となってゲート配線4とデータ配線5とをショートリン
グ9を介して導通させるものであり、例えば、ゲート配
線4に高電圧が加わると、ゲート配線4側の保護素子1
0aの一方の保護TFT11がオン状態となってゲート
配線4とショートリング9とが導通するとともに、ゲー
ト配線4からショートリング9に加わる電圧によりデー
タ配線5側の保護素子10aの他方の保護TFT12が
オン状態となってデータ配線5とショートリング9とが
導通し、ゲート配線4とデータ配線5との電位が同じに
なって、静電気等による画素部のTFT3の絶縁破壊や
特性変化が防止される。
【0033】なお、液晶表示素子は、各ゲート配線4に
順次ゲート信号を供給し、それに同期させて各データ配
線5にデータ信号を供給して表示駆動されるが、上記保
護素子10a,10bは、両保護TFT11,12のゲ
ート電極31をそれぞれその保護TFTのソース電極3
5に接続したものであるため、これら保護TFT11,
12はゲート信号およびデータ信号の電圧程度ではオン
せず、したがって、ゲート配線4およびデータ配線5が
前記保護素子10a,10bを介してショートリング9
に接続されていても、液晶表示素子の表示駆動に影響を
及ぼすことはない。
順次ゲート信号を供給し、それに同期させて各データ配
線5にデータ信号を供給して表示駆動されるが、上記保
護素子10a,10bは、両保護TFT11,12のゲ
ート電極31をそれぞれその保護TFTのソース電極3
5に接続したものであるため、これら保護TFT11,
12はゲート信号およびデータ信号の電圧程度ではオン
せず、したがって、ゲート配線4およびデータ配線5が
前記保護素子10a,10bを介してショートリング9
に接続されていても、液晶表示素子の表示駆動に影響を
及ぼすことはない。
【0034】上記アクティブマトリックスパネルは、次
のような製造方法によって製造されている。まず、基板
1上にAl (アルミニウム)系合金等からなる金属膜を
成膜し、この金属膜をパターニングして、図9に実線で
示した、ゲート配線4および画素部のTFT3のゲート
電極31、キャパシタ配線6、ショートライン7、デー
タ配線5をショートライン7に接続するための中継電極
8、ショートリング9の横配線部9a、保護TFT1
1,12のゲート電極31を同時に形成する。
のような製造方法によって製造されている。まず、基板
1上にAl (アルミニウム)系合金等からなる金属膜を
成膜し、この金属膜をパターニングして、図9に実線で
示した、ゲート配線4および画素部のTFT3のゲート
電極31、キャパシタ配線6、ショートライン7、デー
タ配線5をショートライン7に接続するための中継電極
8、ショートリング9の横配線部9a、保護TFT1
1,12のゲート電極31を同時に形成する。
【0035】次に、上記ゲート配線4および画素部のT
FT3のゲート電極31を陽極酸化処理し、その表面に
酸化膜を生成させる。図12において、aは、前記陽極
酸化処理により生成された酸化膜であり、この酸化膜a
は、その上のゲート絶縁膜32の絶縁耐圧を補うために
形成されている。
FT3のゲート電極31を陽極酸化処理し、その表面に
酸化膜を生成させる。図12において、aは、前記陽極
酸化処理により生成された酸化膜であり、この酸化膜a
は、その上のゲート絶縁膜32の絶縁耐圧を補うために
形成されている。
【0036】上記陽極酸化処理は、基板1を電解液中に
浸漬してその上の被酸化膜(ゲート配線4および画素部
のTFT3のゲート電極31)を電解液中において陰極
と対向させ、その状態で前記被酸化膜に対向電極の電位
に対して正の電圧を印加することによって行なわれてい
る。
浸漬してその上の被酸化膜(ゲート配線4および画素部
のTFT3のゲート電極31)を電解液中において陰極
と対向させ、その状態で前記被酸化膜に対向電極の電位
に対して正の電圧を印加することによって行なわれてい
る。
【0037】この陽極酸化処理における前記被酸化膜へ
の電圧の印加は、ショートライン7を給電路として行な
われており、ショートライン7に電圧を供給すると、こ
のショートライン7から各ゲート配線4および各画素部
のTFT3のゲート電極31に電圧が供給され、これら
被酸化膜が電解液中で化成反応を起してその表面を陽極
酸化される。
の電圧の印加は、ショートライン7を給電路として行な
われており、ショートライン7に電圧を供給すると、こ
のショートライン7から各ゲート配線4および各画素部
のTFT3のゲート電極31に電圧が供給され、これら
被酸化膜が電解液中で化成反応を起してその表面を陽極
酸化される。
【0038】この場合、上記保護素子10a,10bの
うち、ゲート配線4側の保護素子10aの一方の保護T
FT11のゲート電極31はゲート配線4に一体に形成
されているため、この保護TFT11のゲート電極31
も同時に陽極酸化され、その表面にも酸化膜a(図13
参照)が生成する。
うち、ゲート配線4側の保護素子10aの一方の保護T
FT11のゲート電極31はゲート配線4に一体に形成
されているため、この保護TFT11のゲート電極31
も同時に陽極酸化され、その表面にも酸化膜a(図13
参照)が生成する。
【0039】また、各キャパシタ配線6の共通接続部
は、その端部がショートライン7につながるパターンに
形成されており、したがって、各キャパシタ配線6の表
面も、上記陽極酸化処理によって同時に陽極酸化され
る。
は、その端部がショートライン7につながるパターンに
形成されており、したがって、各キャパシタ配線6の表
面も、上記陽極酸化処理によって同時に陽極酸化され
る。
【0040】なお、上記ショートライン7には、データ
配線5をショートライン7に接続するための中継電極8
もつながっているが、この中継電極8をレジストで覆っ
ておけば、その表面を陽極酸化させてしまうことはない
し、また、上記ゲート配線4の端子部4aおよびキャパ
シタ配線6の端子部6aをレジストで覆っておけば、こ
れら端子部4a,6aの表面を陽極酸化させてしまうこ
とはない。
配線5をショートライン7に接続するための中継電極8
もつながっているが、この中継電極8をレジストで覆っ
ておけば、その表面を陽極酸化させてしまうことはない
し、また、上記ゲート配線4の端子部4aおよびキャパ
シタ配線6の端子部6aをレジストで覆っておけば、こ
れら端子部4a,6aの表面を陽極酸化させてしまうこ
とはない。
【0041】上記陽極酸化処理を行なった後は、基板1
上に、ゲート絶縁膜32、i型半導体膜33、チャンネ
ル保護膜37を順次成膜し、前記チャンネル保護膜37
を、画素部のTFT3および各保護TFT11,12の
i型半導体膜33のチャンネル領域を覆う形状にパター
ニングする。
上に、ゲート絶縁膜32、i型半導体膜33、チャンネ
ル保護膜37を順次成膜し、前記チャンネル保護膜37
を、画素部のTFT3および各保護TFT11,12の
i型半導体膜33のチャンネル領域を覆う形状にパター
ニングする。
【0042】次に、n型半導体膜34を成膜し、その上
にCr (クロム)等からなる金属膜を成膜した後、この
金属膜をパターニングして画素部のTFT3および各保
護TFT11,12のソース電極35およびドレイン電
極36を形成し、次いで前記n型半導体膜34をソー
ス,ドレイン電極35,36と同じ形状にパターニング
して、画素部のTFT3および保護TFT10a,10
bを完成する。
にCr (クロム)等からなる金属膜を成膜した後、この
金属膜をパターニングして画素部のTFT3および各保
護TFT11,12のソース電極35およびドレイン電
極36を形成し、次いで前記n型半導体膜34をソー
ス,ドレイン電極35,36と同じ形状にパターニング
して、画素部のTFT3および保護TFT10a,10
bを完成する。
【0043】次に、ITO等からなる透明導電膜を成膜
し、この透明導電膜をパターニングして各画素電極2を
形成し、その後、上記ゲート絶縁膜32に、ゲート配線
4およびキャパシタ配線6の端子部4a,6aと中継電
極8を露出させる開口と、上述した各コンタクト孔3
9,45を形成する。
し、この透明導電膜をパターニングして各画素電極2を
形成し、その後、上記ゲート絶縁膜32に、ゲート配線
4およびキャパシタ配線6の端子部4a,6aと中継電
極8を露出させる開口と、上述した各コンタクト孔3
9,45を形成する。
【0044】この後は、Al 系合金等からなる金属膜を
成膜し、この金属膜をパターニングして、データ配線
5、各保護素子10a,10bのゲート配線接続膜3
8、ショートリング接続膜40,41,43,44、デ
ータ配線接続膜42を形成し、アクティブマトリックス
パネルを完成する。
成膜し、この金属膜をパターニングして、データ配線
5、各保護素子10a,10bのゲート配線接続膜3
8、ショートリング接続膜40,41,43,44、デ
ータ配線接続膜42を形成し、アクティブマトリックス
パネルを完成する。
【0045】
【発明が解決しようとする課題】しかし、上記従来のア
クティブマトリックスパネルは、素子領域1A内にショ
ートリング9を設けなければならないため、静電気等に
よる画素部のTFTの絶縁破壊や特性変化を防ぐための
保護回路を構成する配線構造が複雑になるという問題を
もっている。
クティブマトリックスパネルは、素子領域1A内にショ
ートリング9を設けなければならないため、静電気等に
よる画素部のTFTの絶縁破壊や特性変化を防ぐための
保護回路を構成する配線構造が複雑になるという問題を
もっている。
【0046】また、上記従来のアクティブマトリックス
パネルは、その製造過程において、ゲート配線4および
画素部のTFT3のゲート電極31と、ゲート配線4側
の保護素子10aの一方の保護TFT11のゲート電極
31の表面は陽極酸化できるが、前記ゲート配線4側の
保護素子10aの他方の保護TFT12のゲート電極3
1および、データ配線5側の保護素子10bの両保護T
FT11,12のゲート電極31は陽極酸化できないと
いう問題をもっていた。
パネルは、その製造過程において、ゲート配線4および
画素部のTFT3のゲート電極31と、ゲート配線4側
の保護素子10aの一方の保護TFT11のゲート電極
31の表面は陽極酸化できるが、前記ゲート配線4側の
保護素子10aの他方の保護TFT12のゲート電極3
1および、データ配線5側の保護素子10bの両保護T
FT11,12のゲート電極31は陽極酸化できないと
いう問題をもっていた。
【0047】これは、ゲート配線4側の保護素子10a
の他方の保護TFT12のゲート電極31およびデータ
配線5側の保護素子10bの両保護TFT11,12の
ゲート電極31が、図9に実線で示したように個々に独
立して形成されているため、これらゲート電極31に
は、陽極酸化処理のための電圧を供給することができな
いからである。
の他方の保護TFT12のゲート電極31およびデータ
配線5側の保護素子10bの両保護TFT11,12の
ゲート電極31が、図9に実線で示したように個々に独
立して形成されているため、これらゲート電極31に
は、陽極酸化処理のための電圧を供給することができな
いからである。
【0048】このため、上記従来のアクティブマトリッ
クスパネルは、ゲート配線4側の保護素子10aの他方
の保護TFT12およびデータ配線5側の保護素子10
bの両保護TFT11,12に充分な絶縁耐圧をもたせ
ることができなかった。
クスパネルは、ゲート配線4側の保護素子10aの他方
の保護TFT12およびデータ配線5側の保護素子10
bの両保護TFT11,12に充分な絶縁耐圧をもたせ
ることができなかった。
【0049】この発明は、静電気等による画素部のTF
Tの絶縁破壊や特性変化を防ぐための保護回路を単純な
構造により形成したアクティブマトリックスパネルを得
ることを目的としたものであり、また、前記保護回路の
保護素子を構成する複数の保護TFTのゲート電極の表
面を陽極酸化して、これら保護TFTに充分な絶縁耐圧
をもたせた、信頼性の高いアクティブマトリックスパネ
ルを提供することを目的としたものである。
Tの絶縁破壊や特性変化を防ぐための保護回路を単純な
構造により形成したアクティブマトリックスパネルを得
ることを目的としたものであり、また、前記保護回路の
保護素子を構成する複数の保護TFTのゲート電極の表
面を陽極酸化して、これら保護TFTに充分な絶縁耐圧
をもたせた、信頼性の高いアクティブマトリックスパネ
ルを提供することを目的としたものである。
【0050】
【課題を解決するための手段】この発明のアクティブマ
トリックスパネルは、液晶表示素子を形成する基板上
に、複数の画素電極と、これらの画素電極にそれぞれ接
続された複数のTFTと、前記複数のTFTにゲート信
号を供給する複数のゲート配線と、前記複数のTFTに
データ信号を供給する複数のデータ配線とが設けられ、
前記ゲート配線およびデータ配線の互いに隣り合う配線
同士と、前記複数のゲート配線からなるゲート配線群と
前記複数のデータ配線からなるデータ配線群とのそれぞ
れの群端のゲート配線とデータ配線とが、それぞれ、ゲ
ート電極とソース電極とが電気的に接続された2つの保
護TFTをそれぞれのソース電極とドレイン電極とを互
いに逆向きに並列接続した保護素子を介して接続されて
いることを特徴とするものである。
トリックスパネルは、液晶表示素子を形成する基板上
に、複数の画素電極と、これらの画素電極にそれぞれ接
続された複数のTFTと、前記複数のTFTにゲート信
号を供給する複数のゲート配線と、前記複数のTFTに
データ信号を供給する複数のデータ配線とが設けられ、
前記ゲート配線およびデータ配線の互いに隣り合う配線
同士と、前記複数のゲート配線からなるゲート配線群と
前記複数のデータ配線からなるデータ配線群とのそれぞ
れの群端のゲート配線とデータ配線とが、それぞれ、ゲ
ート電極とソース電極とが電気的に接続された2つの保
護TFTをそれぞれのソース電極とドレイン電極とを互
いに逆向きに並列接続した保護素子を介して接続されて
いることを特徴とするものである。
【0051】また、この発明のアクティブマトリックス
パネルは、液晶表示素子の大きさに対応する素子領域の
周囲に前記液晶表示素子の組立て後に除去される余剰部
を有する基板の前記素子領域に、複数の画素電極と、こ
れらの画素電極にそれぞれ接続された複数のTFTと、
前記複数のTFTにゲート信号を供給する複数のゲート
配線と、前記複数のTFTにデータ信号を供給する複数
のデータ配線とが設けられるとともに、前記ゲート配線
およびデータ配線の互いに隣り合う配線同士と、前記複
数のゲート配線からなるゲート配線群と前記複数のデー
タ配線からなるデータ配線群のそれぞれの群端のゲート
配線とデータ配線とが、それぞれ、ゲート電極とソース
電極とが電気的に接続された2つの保護TFTからなる
保護素子を介して接続されており、前記保護素子は、一
方の保護TFTのソース電極と他方の保護TFTのドレ
イン電極とを一方の配線に接続し、前記一方の保護TF
Tのドレイン電極と他方の保護TFTのソース電極を他
方の配線に接続して構成されており、かつ、前記基板の
余剰部の上には全てのデータ配線およびデータ配線を短
絡させるためのショートラインが形成され、前記基板の
素子領域の上には前記データ配線を前記ショートライン
に接続するための中継電極が前記ショートラインと一体
に形成され、前記ゲート配線は前記基板上に形成されて
その端部において前記ショートラインにつながってお
り、前記データ配線は前記基板上に設けた絶縁膜の上に
形成されて前記中継電極に接続されているとともに、前
記画素電極に接続されたTFTのゲート電極は前記ゲー
ト配線に一体に形成され、前記保護素子を構成する2つ
の保護TFTのゲート電極は、前記ゲート電極と前記中
継電極のいずれかに一体に形成されて、前記ショートラ
インを給電路とする陽極酸化処理により電極表面を酸化
されていることを特徴とするものである。
パネルは、液晶表示素子の大きさに対応する素子領域の
周囲に前記液晶表示素子の組立て後に除去される余剰部
を有する基板の前記素子領域に、複数の画素電極と、こ
れらの画素電極にそれぞれ接続された複数のTFTと、
前記複数のTFTにゲート信号を供給する複数のゲート
配線と、前記複数のTFTにデータ信号を供給する複数
のデータ配線とが設けられるとともに、前記ゲート配線
およびデータ配線の互いに隣り合う配線同士と、前記複
数のゲート配線からなるゲート配線群と前記複数のデー
タ配線からなるデータ配線群のそれぞれの群端のゲート
配線とデータ配線とが、それぞれ、ゲート電極とソース
電極とが電気的に接続された2つの保護TFTからなる
保護素子を介して接続されており、前記保護素子は、一
方の保護TFTのソース電極と他方の保護TFTのドレ
イン電極とを一方の配線に接続し、前記一方の保護TF
Tのドレイン電極と他方の保護TFTのソース電極を他
方の配線に接続して構成されており、かつ、前記基板の
余剰部の上には全てのデータ配線およびデータ配線を短
絡させるためのショートラインが形成され、前記基板の
素子領域の上には前記データ配線を前記ショートライン
に接続するための中継電極が前記ショートラインと一体
に形成され、前記ゲート配線は前記基板上に形成されて
その端部において前記ショートラインにつながってお
り、前記データ配線は前記基板上に設けた絶縁膜の上に
形成されて前記中継電極に接続されているとともに、前
記画素電極に接続されたTFTのゲート電極は前記ゲー
ト配線に一体に形成され、前記保護素子を構成する2つ
の保護TFTのゲート電極は、前記ゲート電極と前記中
継電極のいずれかに一体に形成されて、前記ショートラ
インを給電路とする陽極酸化処理により電極表面を酸化
されていることを特徴とするものである。
【0052】
【作用】すなわち、この発明のアクティブマトリックス
パネルは、ゲート配線およびデータ配線の隣り合う配線
相互間、およびゲート配線群とデータ配線群のそれぞれ
の群端のゲート配線とデータ配線とを、ゲート電極とソ
ース電極とが電気的に接続された2つの保護TFTの並
列接続によって構成された保護素子により直接的に接続
したので、静電気が加わったときに、これらの保護TF
Tが導通して実質的にゲート配線とデータ配線とが同電
位になるので、従来のようなショートリングを設ける必
要がなく、したがって、静電気等による画素部のTFT
の絶縁破壊や特性変化を防ぐための保護回路の構成が単
純になる。
パネルは、ゲート配線およびデータ配線の隣り合う配線
相互間、およびゲート配線群とデータ配線群のそれぞれ
の群端のゲート配線とデータ配線とを、ゲート電極とソ
ース電極とが電気的に接続された2つの保護TFTの並
列接続によって構成された保護素子により直接的に接続
したので、静電気が加わったときに、これらの保護TF
Tが導通して実質的にゲート配線とデータ配線とが同電
位になるので、従来のようなショートリングを設ける必
要がなく、したがって、静電気等による画素部のTFT
の絶縁破壊や特性変化を防ぐための保護回路の構成が単
純になる。
【0053】また、この発明のアクティブマトリックス
パネルは、保護素子を上記のような構成とし、この保護
素子を構成する2つの保護TFTのゲート電極を、基板
の余剰部の上に形成したショートラインにつながってい
るゲート配線と中継電極のいずれかに一体に形成するこ
とにより、前記ショートラインを給電路とする陽極酸化
処理によって前記保護TFTのゲート電極の表面を酸化
させたものであり、このアクティブマトリックスパネル
によれば、前記保護素子を構成する全ての保護TFTの
ゲート電極の表面を陽極酸化しているため、これら保護
TFTに充分な絶縁耐圧をもたせることができる。
パネルは、保護素子を上記のような構成とし、この保護
素子を構成する2つの保護TFTのゲート電極を、基板
の余剰部の上に形成したショートラインにつながってい
るゲート配線と中継電極のいずれかに一体に形成するこ
とにより、前記ショートラインを給電路とする陽極酸化
処理によって前記保護TFTのゲート電極の表面を酸化
させたものであり、このアクティブマトリックスパネル
によれば、前記保護素子を構成する全ての保護TFTの
ゲート電極の表面を陽極酸化しているため、これら保護
TFTに充分な絶縁耐圧をもたせることができる。
【0054】
【実施例】以下、この発明の第1の実施例を図1〜図6
を参照して説明する。図1はこの実施例のアクティブマ
トリックスパネルの等価回路的平面図であり、図2は、
前記アクティブマトリックスパネルの各配線および電極
のうち、基板上に形成されているものを実線で示し、基
板上に設けた絶縁膜の上に形成されているものを破線で
示した図、図3は、前記各配線および電極のうち、前記
絶縁膜の上に形成されているものを実線で示し、基板上
に形成されているものを破線で示した図である。
を参照して説明する。図1はこの実施例のアクティブマ
トリックスパネルの等価回路的平面図であり、図2は、
前記アクティブマトリックスパネルの各配線および電極
のうち、基板上に形成されているものを実線で示し、基
板上に設けた絶縁膜の上に形成されているものを破線で
示した図、図3は、前記各配線および電極のうち、前記
絶縁膜の上に形成されているものを実線で示し、基板上
に形成されているものを破線で示した図である。
【0055】なお、図1〜図3において、図8〜図10
に示した従来のアクティブマトリックスパネルに設けら
れているものについては、図に同符号を付してその詳細
な説明を省略する。
に示した従来のアクティブマトリックスパネルに設けら
れているものについては、図に同符号を付してその詳細
な説明を省略する。
【0056】この実施例のアクティブマトリックスパネ
ルは、液晶表示素子の大きさに対応する素子領域1Aの
周囲に前記液晶表示素子の組立て後に除去される余剰部
1Bを有する基板1の素子領域1Aに、複数の画素電極
2と、これら各画素電極2にそれぞれ接続された複数の
TFT3と、前記TFT3にゲート信号を供給するゲー
ト配線4と、前記TFT3にデータ信号を供給するデー
タ配線5とを設け、かつ、前記ゲート配線4およびデー
タ配線5の互いに隣り合う配線同士と、ゲート配線群と
データ配線群のそれぞれの群端のゲート配線4とデータ
配線5(図1において最も上のゲート配線と左端のデー
タ配線)とを、それぞれ、ダイオードのような非線形の
電圧−電流特性をもつ保護素子50a,50b,50c
を介して接続したものであり、これら保護素子50a,
50b,50cはそれぞれ、2つの保護TFT51,5
2で構成されている。
ルは、液晶表示素子の大きさに対応する素子領域1Aの
周囲に前記液晶表示素子の組立て後に除去される余剰部
1Bを有する基板1の素子領域1Aに、複数の画素電極
2と、これら各画素電極2にそれぞれ接続された複数の
TFT3と、前記TFT3にゲート信号を供給するゲー
ト配線4と、前記TFT3にデータ信号を供給するデー
タ配線5とを設け、かつ、前記ゲート配線4およびデー
タ配線5の互いに隣り合う配線同士と、ゲート配線群と
データ配線群のそれぞれの群端のゲート配線4とデータ
配線5(図1において最も上のゲート配線と左端のデー
タ配線)とを、それぞれ、ダイオードのような非線形の
電圧−電流特性をもつ保護素子50a,50b,50c
を介して接続したものであり、これら保護素子50a,
50b,50cはそれぞれ、2つの保護TFT51,5
2で構成されている。
【0057】図4は隣り合うゲート配線4同士を接続す
る保護素子50aの断面図、図5は隣り合うデータ配線
5同士を接続する保護素子50bの断面図、図6は配線
群端のゲート配線4とデータ配線5を接続する保護素子
50cの断面図であり、各図において、(a)は一方の
保護TFT51の配線接続構造を示し、(b)は他方の
保護TFT52の配線接続構造を示している。
る保護素子50aの断面図、図5は隣り合うデータ配線
5同士を接続する保護素子50bの断面図、図6は配線
群端のゲート配線4とデータ配線5を接続する保護素子
50cの断面図であり、各図において、(a)は一方の
保護TFT51の配線接続構造を示し、(b)は他方の
保護TFT52の配線接続構造を示している。
【0058】なお、これら保護素子50a,50b,5
0cを構成する保護TFT51,52は、図11および
図12に示した画素部のTFT3と基本的に同じ構造の
ものであり、基板1上に形成されたゲート電極31と、
このゲート電極31を覆うゲート絶縁膜32と、このゲ
ート絶縁膜32の上に前記ゲート電極31に対向させて
形成されたi型半導体膜33と、このi型半導体膜33
のチャンネル領域の上に設けられたチャンネル保護膜3
7と、前記i型半導体膜33の上にn型半導体膜34を
介して形成されたソース電極35およびドレイン電極3
6とで構成されている。
0cを構成する保護TFT51,52は、図11および
図12に示した画素部のTFT3と基本的に同じ構造の
ものであり、基板1上に形成されたゲート電極31と、
このゲート電極31を覆うゲート絶縁膜32と、このゲ
ート絶縁膜32の上に前記ゲート電極31に対向させて
形成されたi型半導体膜33と、このi型半導体膜33
のチャンネル領域の上に設けられたチャンネル保護膜3
7と、前記i型半導体膜33の上にn型半導体膜34を
介して形成されたソース電極35およびドレイン電極3
6とで構成されている。
【0059】上記ゲート配線4同士を接続する保護素子
50aを構成する保護TFT51,52は、図1および
図4に示すように、隣り合う2本のゲート配線4の端子
部4a側の間に配置されており、この保護素子50a
は、2つの保護TFT51,52のゲート電極31をそ
れぞれその保護TFTのソース電極35に電気的に接続
するとともに、一方の保護TFT51のソース電極35
と他方の保護TFT52のドレイン電極36とを、この
保護素子50aの両側のゲート配線4,4のうちの一方
のゲート配線4に接続し、前記一方の保護TFT51の
ドレイン電極36と他方の保護TFT52のソース電極
35を、他方のゲート配線4に接続して構成されてい
る。
50aを構成する保護TFT51,52は、図1および
図4に示すように、隣り合う2本のゲート配線4の端子
部4a側の間に配置されており、この保護素子50a
は、2つの保護TFT51,52のゲート電極31をそ
れぞれその保護TFTのソース電極35に電気的に接続
するとともに、一方の保護TFT51のソース電極35
と他方の保護TFT52のドレイン電極36とを、この
保護素子50aの両側のゲート配線4,4のうちの一方
のゲート配線4に接続し、前記一方の保護TFT51の
ドレイン電極36と他方の保護TFT52のソース電極
35を、他方のゲート配線4に接続して構成されてい
る。
【0060】すなわち、図4の(a)に示すように、上
記保護素子50aの一方の保護TFT51のソース電極
35とドレイン電極36には、ゲート絶縁膜32の上に
形成したゲート配線接続膜53,53がそれぞれ接続さ
れており、前記ソース電極35は、このソース電極35
に接続したゲート配線接続膜53を介して、ゲート絶縁
膜32に設けたコンタクト孔54において一方のゲート
配線4に接続され、ドレイン電極36は、このドレイン
電極36に接続したゲート配線接続膜53を介して、ゲ
ート絶縁膜32に設けたコンタクト孔54において他方
のゲート配線4に接続されている。
記保護素子50aの一方の保護TFT51のソース電極
35とドレイン電極36には、ゲート絶縁膜32の上に
形成したゲート配線接続膜53,53がそれぞれ接続さ
れており、前記ソース電極35は、このソース電極35
に接続したゲート配線接続膜53を介して、ゲート絶縁
膜32に設けたコンタクト孔54において一方のゲート
配線4に接続され、ドレイン電極36は、このドレイン
電極36に接続したゲート配線接続膜53を介して、ゲ
ート絶縁膜32に設けたコンタクト孔54において他方
のゲート配線4に接続されている。
【0061】また、図4の(b)に示すように、上記保
護素子50aの他方の保護TFT52は、上記一方の保
護TFT51と左右を逆にした構成となっており、この
他方の保護TFT52のソース電極35は、このソース
電極35に接続したゲート配線接続膜53を介して、ゲ
ート絶縁膜32に設けたコンタクト孔54において上記
他方のゲート配線4に接続され、ドレイン電極36は、
このドレイン電極36に接続したゲート配線接続膜53
を介して、ゲート絶縁膜32に設けたコンタクト孔54
において上記一方のゲート配線4に接続されている。
護素子50aの他方の保護TFT52は、上記一方の保
護TFT51と左右を逆にした構成となっており、この
他方の保護TFT52のソース電極35は、このソース
電極35に接続したゲート配線接続膜53を介して、ゲ
ート絶縁膜32に設けたコンタクト孔54において上記
他方のゲート配線4に接続され、ドレイン電極36は、
このドレイン電極36に接続したゲート配線接続膜53
を介して、ゲート絶縁膜32に設けたコンタクト孔54
において上記一方のゲート配線4に接続されている。
【0062】そして、上記一方の保護TFT51のゲー
ト電極31は、この保護TFT51のソース電極35を
接続した前記一方のゲート配線4に一体に形成されて、
このゲート配線4と前記ゲート配線接続膜53とを介し
て前記ソース電極35に電気的に接続されており、他方
の保護TFT52のゲート電極31は、この保護TFT
52のソース電極35を接続した前記他方のゲート配線
4に一体に形成されて、このゲート配線4と前記ゲート
配線接続膜53とを介して前記ソース電極35に電気的
に接続されている。なお、上記ゲート電極接続膜53
は、データ配線5と同じ金属膜で形成されている。
ト電極31は、この保護TFT51のソース電極35を
接続した前記一方のゲート配線4に一体に形成されて、
このゲート配線4と前記ゲート配線接続膜53とを介し
て前記ソース電極35に電気的に接続されており、他方
の保護TFT52のゲート電極31は、この保護TFT
52のソース電極35を接続した前記他方のゲート配線
4に一体に形成されて、このゲート配線4と前記ゲート
配線接続膜53とを介して前記ソース電極35に電気的
に接続されている。なお、上記ゲート電極接続膜53
は、データ配線5と同じ金属膜で形成されている。
【0063】また、データ配線5同士を接続する保護素
子50bを構成する保護TFT51,52は、図1およ
び図5に示すように、隣り合う2本のデータ配線5の端
子部5a側の間に配置されており、この保護素子50b
は、2つの保護TFT51,52のゲート電極31をそ
れぞれその保護TFTのソース電極35に電気的に接続
するとともに、一方の保護TFT51のソース電極35
と他方の保護TFT52のドレイン電極36とを、この
保護素子50aの両側のデータ配線5,5のうちの一方
のデータ配線5に接続し、前記一方の保護TFT51の
ドレイン電極36と他方の保護TFT52のソース電極
35を、他方のデータ配線5に接続して構成されてい
る。
子50bを構成する保護TFT51,52は、図1およ
び図5に示すように、隣り合う2本のデータ配線5の端
子部5a側の間に配置されており、この保護素子50b
は、2つの保護TFT51,52のゲート電極31をそ
れぞれその保護TFTのソース電極35に電気的に接続
するとともに、一方の保護TFT51のソース電極35
と他方の保護TFT52のドレイン電極36とを、この
保護素子50aの両側のデータ配線5,5のうちの一方
のデータ配線5に接続し、前記一方の保護TFT51の
ドレイン電極36と他方の保護TFT52のソース電極
35を、他方のデータ配線5に接続して構成されてい
る。
【0064】すなわち、図5の(a)に示すように、上
記保護素子50bの一方の保護TFT51のソース電極
35とドレイン電極36には、上記両側のデータ配線
5,5と一体に形成したデータ配線接続膜55,55が
それぞれ接続されており、前記ソース電極35は、この
ソース電極35に接続したデータ配線接続膜55を介し
て一方のデータ配線5に接続され、ドレイン電極36
は、このドレイン電極36に接続したデータ配線接続膜
55を介して他方のデータ配線5に接続されている。
記保護素子50bの一方の保護TFT51のソース電極
35とドレイン電極36には、上記両側のデータ配線
5,5と一体に形成したデータ配線接続膜55,55が
それぞれ接続されており、前記ソース電極35は、この
ソース電極35に接続したデータ配線接続膜55を介し
て一方のデータ配線5に接続され、ドレイン電極36
は、このドレイン電極36に接続したデータ配線接続膜
55を介して他方のデータ配線5に接続されている。
【0065】また、図5の(b)に示すように、上記保
護素子50bの他方の保護TFT52は、上記一方の保
護TFT51と左右を逆にした構成となっており、この
他方の保護TFT52のソース電極35は、このソース
電極35に接続したデータ配線接続膜55を介して上記
他方のデータ配線5に接続され、ドレイン電極36は、
このドレイン電極36に接続したデータ配線接続膜55
を介して上記一方のデータ配線5に接続されている。
護素子50bの他方の保護TFT52は、上記一方の保
護TFT51と左右を逆にした構成となっており、この
他方の保護TFT52のソース電極35は、このソース
電極35に接続したデータ配線接続膜55を介して上記
他方のデータ配線5に接続され、ドレイン電極36は、
このドレイン電極36に接続したデータ配線接続膜55
を介して上記一方のデータ配線5に接続されている。
【0066】そして、これら保護TFT51,52のゲ
ート電極31はそれぞれ、図2および図5に示すよう
に、各データ配線5をショートライン7に接続するため
の中継電極8から導出したリード部8aに一体に形成さ
れており、両保護TFT51,52のゲート電極31
は、前記データ配線5をゲート絶縁膜32に設けたコン
タクト孔56において前記リード部8aに接続すること
により、中継電極8およびデータ配線5を介して、それ
ぞれの保護TFT51,52のソース電極35に電気的
に接続されている。
ート電極31はそれぞれ、図2および図5に示すよう
に、各データ配線5をショートライン7に接続するため
の中継電極8から導出したリード部8aに一体に形成さ
れており、両保護TFT51,52のゲート電極31
は、前記データ配線5をゲート絶縁膜32に設けたコン
タクト孔56において前記リード部8aに接続すること
により、中継電極8およびデータ配線5を介して、それ
ぞれの保護TFT51,52のソース電極35に電気的
に接続されている。
【0067】さらに、配線群端のゲート配線4とデータ
配線5を接続する保護素子50cを構成する保護TFT
51,52は、図1および図6に示すように、前記ゲー
ト配線4とデータ配線5の端子部4a,5a側の間に配
置されており、この保護素子50cは、2つの保護TF
T51,52のゲート電極31をそれぞれその保護TF
Tのソース電極35に電気的に接続するとともに、一方
の保護TFT51のソース電極35と他方の保護TFT
52のドレイン電極36とを、ゲート配線4とデータ配
線5のうちの一方の配線に接続し、前記一方の保護TF
T51のドレイン電極36と他方の保護TFT52のソ
ース電極35を、他方の配線に接続して構成されてい
る。
配線5を接続する保護素子50cを構成する保護TFT
51,52は、図1および図6に示すように、前記ゲー
ト配線4とデータ配線5の端子部4a,5a側の間に配
置されており、この保護素子50cは、2つの保護TF
T51,52のゲート電極31をそれぞれその保護TF
Tのソース電極35に電気的に接続するとともに、一方
の保護TFT51のソース電極35と他方の保護TFT
52のドレイン電極36とを、ゲート配線4とデータ配
線5のうちの一方の配線に接続し、前記一方の保護TF
T51のドレイン電極36と他方の保護TFT52のソ
ース電極35を、他方の配線に接続して構成されてい
る。
【0068】なお、この保護素子50cは、ゲート配線
4に接続される側が図4に示した保護素子50aの右側
部分と同じ構成となっており、データ配線5に接続され
る側が図5に示した保護素子50bの左側部分と同じ構
成となっているから、重複する説明は図に同符号を付し
て省略する。
4に接続される側が図4に示した保護素子50aの右側
部分と同じ構成となっており、データ配線5に接続され
る側が図5に示した保護素子50bの左側部分と同じ構
成となっているから、重複する説明は図に同符号を付し
て省略する。
【0069】また、上記各保護素子50a,50b,5
0cの全ての保護TFT51,52のゲート電極31
は、基板1の余剰部1Bに形成したショートライン7を
給電路とする陽極酸化処理により、ゲート配線4および
画素部のTFT3のゲート電極31(図12参照)とキ
ャパシタ配線6とともに、電極表面を陽極酸化処理され
ている。
0cの全ての保護TFT51,52のゲート電極31
は、基板1の余剰部1Bに形成したショートライン7を
給電路とする陽極酸化処理により、ゲート配線4および
画素部のTFT3のゲート電極31(図12参照)とキ
ャパシタ配線6とともに、電極表面を陽極酸化処理され
ている。
【0070】なお、この陽極酸化処理は、データ配線5
をショートライン7に接続するための中継電極8から導
出されて保護TFT51,52のゲート電極31につな
がっているリード部8aにも施されており、前記ゲート
配線4はその端子部4aと上記ゲート配線接続膜53の
接続部(コンタクト孔54に対応する部分)を除いて陽
極酸化され、中継電極8のリード部8aは、上記デ−タ
配線5の接続部(コンタクト孔56に対応する部分)を
除いて陽極酸化されている。
をショートライン7に接続するための中継電極8から導
出されて保護TFT51,52のゲート電極31につな
がっているリード部8aにも施されており、前記ゲート
配線4はその端子部4aと上記ゲート配線接続膜53の
接続部(コンタクト孔54に対応する部分)を除いて陽
極酸化され、中継電極8のリード部8aは、上記デ−タ
配線5の接続部(コンタクト孔56に対応する部分)を
除いて陽極酸化されている。
【0071】図4〜図6において、aは、陽極酸化処理
によって生成された酸化膜であり、この酸化膜aを生成
させた部分は、金属膜の酸化による体積の増加により非
酸化部分より若干盛り上がっている。
によって生成された酸化膜であり、この酸化膜aを生成
させた部分は、金属膜の酸化による体積の増加により非
酸化部分より若干盛り上がっている。
【0072】上記保護素子50a,50b,50cは、
この保護素子を介して接続されている2本の配線間に静
電気電圧のような高い電位差が生じたときに、2つの保
護TFT51,52の一方または両方がオン状態になっ
て前記2本の配線を導通させるものであり、例えば、全
てのゲート配線4に静電気等の高電圧が加わったとき
は、まず、配線群端のゲート配線4とデータ配線5とが
保護素子50cを介して導通して、これら配線4,5が
同電位になるとともに、この配線群端のゲート配線4お
よびデータ配線5の電位変化により、前記ゲート配線4
およびデータ配線5と次のゲート配線4およびデータ配
線5との間に電位差が生じて、これらゲート配線4,4
同士およびデータ配線5,5同士が保護素子50aおよ
び50bを介して導通し、その繰り返しにより全てのゲ
ート配線4およびデータ配線5が順次導通して、全ての
ゲート配線4とデータ配線5との電位が同じになる。
この保護素子を介して接続されている2本の配線間に静
電気電圧のような高い電位差が生じたときに、2つの保
護TFT51,52の一方または両方がオン状態になっ
て前記2本の配線を導通させるものであり、例えば、全
てのゲート配線4に静電気等の高電圧が加わったとき
は、まず、配線群端のゲート配線4とデータ配線5とが
保護素子50cを介して導通して、これら配線4,5が
同電位になるとともに、この配線群端のゲート配線4お
よびデータ配線5の電位変化により、前記ゲート配線4
およびデータ配線5と次のゲート配線4およびデータ配
線5との間に電位差が生じて、これらゲート配線4,4
同士およびデータ配線5,5同士が保護素子50aおよ
び50bを介して導通し、その繰り返しにより全てのゲ
ート配線4およびデータ配線5が順次導通して、全ての
ゲート配線4とデータ配線5との電位が同じになる。
【0073】これは、一部のゲート配線4またはデータ
配線5に高電圧が加わったときも同様であり、その場合
は、まず高電圧が加わった配線と次の配線とが導通し、
その繰り返しにより全てのゲート配線4およびデータ配
線5が順次導通して、全てのゲート配線4とデータ配線
5との電位が同じになる。
配線5に高電圧が加わったときも同様であり、その場合
は、まず高電圧が加わった配線と次の配線とが導通し、
その繰り返しにより全てのゲート配線4およびデータ配
線5が順次導通して、全てのゲート配線4とデータ配線
5との電位が同じになる。
【0074】したがって、ゲート配線4およびデータ配
線5の互いに隣り合う配線同士と、ゲート配線群とデー
タ配線群のそれぞれの群端のゲート配線4とデータ配線
5とを上記保護素子50a,50b,50cを介して接
続しておけば、基板1の余剰部1Bを除去した後(ショ
ートライン7が切り離された後)も、静電気等によるT
FT3の絶縁破壊や特性変化を防ぐことができる。
線5の互いに隣り合う配線同士と、ゲート配線群とデー
タ配線群のそれぞれの群端のゲート配線4とデータ配線
5とを上記保護素子50a,50b,50cを介して接
続しておけば、基板1の余剰部1Bを除去した後(ショ
ートライン7が切り離された後)も、静電気等によるT
FT3の絶縁破壊や特性変化を防ぐことができる。
【0075】そして、本実施例によれば、ゲート配線4
およびデータ配線5の隣り合う配線相互間、およびゲー
ト配線群とデータ配線群のそれぞれの群端のゲート配線
4とデータ配線5とを、ゲート電極31とソース電極3
5とが電気的に接続された2つの保護TFT51,52
の並列接続によって構成された保護素子50a,50
b,50cにより直接的に接続したので、静電気が加わ
ったときに、これらの保護TFT51,52が導通して
実質的にゲート配線4とデータ配線5とが同電位になる
ので、従来のアクティブマトリックスパネルのようにシ
ョートリングを設ける必要がなく、したがって、静電気
等による画素部のTFT3の絶縁破壊や特性変化を防ぐ
ための保護回路の構成が単純になる。
およびデータ配線5の隣り合う配線相互間、およびゲー
ト配線群とデータ配線群のそれぞれの群端のゲート配線
4とデータ配線5とを、ゲート電極31とソース電極3
5とが電気的に接続された2つの保護TFT51,52
の並列接続によって構成された保護素子50a,50
b,50cにより直接的に接続したので、静電気が加わ
ったときに、これらの保護TFT51,52が導通して
実質的にゲート配線4とデータ配線5とが同電位になる
ので、従来のアクティブマトリックスパネルのようにシ
ョートリングを設ける必要がなく、したがって、静電気
等による画素部のTFT3の絶縁破壊や特性変化を防ぐ
ための保護回路の構成が単純になる。
【0076】なお、上記保護素子50a,50b,50
cは、両保護TFT51,52は、ゲート電極31をそ
れぞれその保護TFTのソース電極35に接続したもの
であるため、これら保護TFT51,52はゲート信号
およびデータ信号の電圧程度ではオンせず、したがっ
て、ゲート配線4およびデータ配線5が前記保護素子5
0a,50b,50cを介して接続されていても、液晶
表示素子の表示駆動に影響を及ぼすことはない。
cは、両保護TFT51,52は、ゲート電極31をそ
れぞれその保護TFTのソース電極35に接続したもの
であるため、これら保護TFT51,52はゲート信号
およびデータ信号の電圧程度ではオンせず、したがっ
て、ゲート配線4およびデータ配線5が前記保護素子5
0a,50b,50cを介して接続されていても、液晶
表示素子の表示駆動に影響を及ぼすことはない。
【0077】上記アクティブマトリックスパネルは、次
のような製造方法で製造する。まず、基板1上にAl 系
合金等からなる金属膜を成膜し、この金属膜をパターニ
ングして、図2に実線で示した、ゲート配線4および画
素部のTFT3のゲート電極31、キャパシタ配線6、
ショートライン7、データ配線5をショートライン7に
接続するための中継電極8およびそのリード部8a、全
ての保護素子50a,50b,50cの保護TFT5
1,52のゲート電極31を同時に形成する。
のような製造方法で製造する。まず、基板1上にAl 系
合金等からなる金属膜を成膜し、この金属膜をパターニ
ングして、図2に実線で示した、ゲート配線4および画
素部のTFT3のゲート電極31、キャパシタ配線6、
ショートライン7、データ配線5をショートライン7に
接続するための中継電極8およびそのリード部8a、全
ての保護素子50a,50b,50cの保護TFT5
1,52のゲート電極31を同時に形成する。
【0078】この工程において、ゲート配線4とキャパ
シタ配線6と中継電極8は、全てショートライン7と一
体に形成し、また、画素部のTFT3のゲート電極31
と、保護素子50aの両保護TFT51,52のゲート
電極31と、保護素子50cの他方の保護TFT52の
ゲート電極31は、ゲート配線4と一体に形成し、前記
保護素子50cの一方の保護TFT51のゲート電極3
1と、保護素子50bの両保護TFT51,52のゲー
ト電極31は、中継電極8のリード部8aと一体に形成
する。
シタ配線6と中継電極8は、全てショートライン7と一
体に形成し、また、画素部のTFT3のゲート電極31
と、保護素子50aの両保護TFT51,52のゲート
電極31と、保護素子50cの他方の保護TFT52の
ゲート電極31は、ゲート配線4と一体に形成し、前記
保護素子50cの一方の保護TFT51のゲート電極3
1と、保護素子50bの両保護TFT51,52のゲー
ト電極31は、中継電極8のリード部8aと一体に形成
する。
【0079】次に、上記ゲート配線4および画素部のT
FT3のゲート電極31と、全ての保護TFT51,5
2のゲート電極31と、中継電極8のリード部8aと、
キャパシタ配線6とを同時に陽極酸化処理し、これらの
表面に酸化膜aを生成させる。
FT3のゲート電極31と、全ての保護TFT51,5
2のゲート電極31と、中継電極8のリード部8aと、
キャパシタ配線6とを同時に陽極酸化処理し、これらの
表面に酸化膜aを生成させる。
【0080】この陽極酸化処理は、ゲート配線4の端子
部4aおよびゲート配線接続膜53の接続部と、中継電
極8およびそのリード部8aのデ−タ配線接続部と、キ
ャパシタ配線6の端子部6aとをレジストでマスクし、
基板1を電解液中に浸漬してその上の被酸化膜(ゲート
配線4、キャパシタ配線6、ゲート電極31等)を電解
液中において陰極と対向させ、ショートライン7を給電
路として、前記被酸化膜に対向電極の電位に対して正の
電圧を印加することによって行なう。
部4aおよびゲート配線接続膜53の接続部と、中継電
極8およびそのリード部8aのデ−タ配線接続部と、キ
ャパシタ配線6の端子部6aとをレジストでマスクし、
基板1を電解液中に浸漬してその上の被酸化膜(ゲート
配線4、キャパシタ配線6、ゲート電極31等)を電解
液中において陰極と対向させ、ショートライン7を給電
路として、前記被酸化膜に対向電極の電位に対して正の
電圧を印加することによって行なう。
【0081】このように、ショートライン7に電圧を供
給すると、このショートライン7につながっているゲー
ト配線4と、キャパシタ配線6と、中継電極8とに前記
電圧が供給されるとともに、前記ゲート配線4に一体に
形成されている画素部のTFT3および保護TFT5
1,52のゲート電極31と、前記中継電極8に一体に
形成されている保護TFT51,52のゲート電極31
に前記電圧が供給され、これらの被酸化膜が電解液中で
化成反応を起してその表面を陽極酸化される。
給すると、このショートライン7につながっているゲー
ト配線4と、キャパシタ配線6と、中継電極8とに前記
電圧が供給されるとともに、前記ゲート配線4に一体に
形成されている画素部のTFT3および保護TFT5
1,52のゲート電極31と、前記中継電極8に一体に
形成されている保護TFT51,52のゲート電極31
に前記電圧が供給され、これらの被酸化膜が電解液中で
化成反応を起してその表面を陽極酸化される。
【0082】上記陽極酸化処理を行なった後は、基板1
上に、ゲート絶縁膜32、i型半導体膜33、チャンネ
ル保護膜37を順次成膜し、前記チャンネル保護膜37
を、画素部のTFT3および各保護TFT51,52の
i型半導体膜33のチャンネル領域を覆う形状にパター
ニングする。
上に、ゲート絶縁膜32、i型半導体膜33、チャンネ
ル保護膜37を順次成膜し、前記チャンネル保護膜37
を、画素部のTFT3および各保護TFT51,52の
i型半導体膜33のチャンネル領域を覆う形状にパター
ニングする。
【0083】次に、n型半導体膜34を成膜し、その上
にCr 等からなる金属膜を成膜した後、この金属膜をパ
ターニングして画素部のTFT3および各保護TFT5
1,52のソース電極35およびドレイン電極36を形
成し、次いで前記n型半導体膜34をソース,ドレイン
電極35,36と同じ形状にパターニングして、画素部
のTFT3および保護TFT50a,50b,50cを
完成する。
にCr 等からなる金属膜を成膜した後、この金属膜をパ
ターニングして画素部のTFT3および各保護TFT5
1,52のソース電極35およびドレイン電極36を形
成し、次いで前記n型半導体膜34をソース,ドレイン
電極35,36と同じ形状にパターニングして、画素部
のTFT3および保護TFT50a,50b,50cを
完成する。
【0084】次に、ITO等からなる透明導電膜を成膜
し、この透明導電膜をパターニングして各画素電極2を
形成し、その後、上記ゲート絶縁膜32に、ゲート配線
4およびキャパシタ配線6の端子部4a,6aと中継電
極8を露出させる開口と、上述した各コンタクト孔5
4,56を形成する。
し、この透明導電膜をパターニングして各画素電極2を
形成し、その後、上記ゲート絶縁膜32に、ゲート配線
4およびキャパシタ配線6の端子部4a,6aと中継電
極8を露出させる開口と、上述した各コンタクト孔5
4,56を形成する。
【0085】この後は、Al 系合金等からなる金属膜を
成膜し、この金属膜をパターニングして、データ配線5
と、各保護素子50a,50b,50cのゲート配線接
続膜53およびデータ配線接続膜55を同時に形成し、
アクティブマトリックスパネルを完成する。
成膜し、この金属膜をパターニングして、データ配線5
と、各保護素子50a,50b,50cのゲート配線接
続膜53およびデータ配線接続膜55を同時に形成し、
アクティブマトリックスパネルを完成する。
【0086】すなわち、上記アクティブマトリックスパ
ネルは、保護素子50a,50b,50cを上記のよう
な構成とし、この保護素子を構成する2つの保護TFT
51,52のゲート電極31を、基板1の余剰部1Bの
上に形成したショートライン7につながっているゲート
配線4と中継電極8のいずれかに一体に形成することに
より、前記ショートライン7を給電路とする陽極酸化処
理によって前記保護TFT51,52のゲート電極31
の表面を酸化させたものであり、このアクティブマトリ
ックスパネルによれば、前記保護素子50a,50b,
50cを構成する全ての保護TFT51,52のゲート
電極31の表面を陽極酸化しているため、これら保護T
FT51,52に充分な絶縁耐圧をもたせることができ
るから、アクティブマトリックスパネルの信頼性を向上
させることができる。
ネルは、保護素子50a,50b,50cを上記のよう
な構成とし、この保護素子を構成する2つの保護TFT
51,52のゲート電極31を、基板1の余剰部1Bの
上に形成したショートライン7につながっているゲート
配線4と中継電極8のいずれかに一体に形成することに
より、前記ショートライン7を給電路とする陽極酸化処
理によって前記保護TFT51,52のゲート電極31
の表面を酸化させたものであり、このアクティブマトリ
ックスパネルによれば、前記保護素子50a,50b,
50cを構成する全ての保護TFT51,52のゲート
電極31の表面を陽極酸化しているため、これら保護T
FT51,52に充分な絶縁耐圧をもたせることができ
るから、アクティブマトリックスパネルの信頼性を向上
させることができる。
【0087】なお、上記実施例では、ゲート配線群の一
方の群端のゲート配線(図1において最も上のゲート配
線)4と、データ配線群の一方の群端のデータ配線(図
1において左端のデータ配線)5とを保護素子50cを
介して接続しているが、前記ゲート配線4とデータ配線
5は、それらの配線群の他方の群端の配線4,5同士を
前記保護素子50cを介して接続してもよい。
方の群端のゲート配線(図1において最も上のゲート配
線)4と、データ配線群の一方の群端のデータ配線(図
1において左端のデータ配線)5とを保護素子50cを
介して接続しているが、前記ゲート配線4とデータ配線
5は、それらの配線群の他方の群端の配線4,5同士を
前記保護素子50cを介して接続してもよい。
【0088】図7は、この発明の第2の実施例を示すア
クティブマトリックスパネルの等価回路的平面図であ
り、この実施例は、ゲート配線群の両方の群端のゲート
配線4と、データ配線群の両方の群端のデータ配線5と
を、それぞれ保護素子50cを介して接続したものであ
る。
クティブマトリックスパネルの等価回路的平面図であ
り、この実施例は、ゲート配線群の両方の群端のゲート
配線4と、データ配線群の両方の群端のデータ配線5と
を、それぞれ保護素子50cを介して接続したものであ
る。
【0089】この実施例において、前記群端のゲート配
線4とデータ配線5のうち、図において最も下のゲート
配線4と右端のデータ配線5とを接続する保護素子50
cは、その一方の保護TFT51を前記ゲート配線4の
端子部4a側の近傍に配置し、他方の保護TFT52を
前記データ配線5の端子部5a側の近傍に配置するとと
もに、これら保護TFT51,52のゲート電極をそれ
ぞれその保護TFTのソース電極に電気的に接続すると
ともに、ゲート配線4の近傍に配置した一方の保護TF
T51のソース電極35を前記ゲート配線4に、この保
護TFT51のドレイン電極36を画素配列領域(表示
領域)の外側を迂回する配線状に形成したデータ配線接
続膜55′を介して上記データ配線5に接続し、データ
配線5の近傍に配置した他方の保護TFT52のソース
電極35を前記データ配線5に、この保護TFT52の
ドレイン電極36を前記画素配列領域の外側を迂回する
配線状に形成したゲート配線接続膜53′を介して前記
ゲート配線4に接続して構成されている。
線4とデータ配線5のうち、図において最も下のゲート
配線4と右端のデータ配線5とを接続する保護素子50
cは、その一方の保護TFT51を前記ゲート配線4の
端子部4a側の近傍に配置し、他方の保護TFT52を
前記データ配線5の端子部5a側の近傍に配置するとと
もに、これら保護TFT51,52のゲート電極をそれ
ぞれその保護TFTのソース電極に電気的に接続すると
ともに、ゲート配線4の近傍に配置した一方の保護TF
T51のソース電極35を前記ゲート配線4に、この保
護TFT51のドレイン電極36を画素配列領域(表示
領域)の外側を迂回する配線状に形成したデータ配線接
続膜55′を介して上記データ配線5に接続し、データ
配線5の近傍に配置した他方の保護TFT52のソース
電極35を前記データ配線5に、この保護TFT52の
ドレイン電極36を前記画素配列領域の外側を迂回する
配線状に形成したゲート配線接続膜53′を介して前記
ゲート配線4に接続して構成されている。
【0090】なお、この保護素子50cは、図6に示し
た保護素子50cの両保護TFT51,52の間隔を大
きくするとともに、そのゲート配線接続膜53およびデ
ータ配線接続膜55を長くして、画素配列領域の外側を
迂回する配線状に形成したものであり、実質的に図6に
示した保護素子50cと同じものであるから、その構成
の説明は省略する。
た保護素子50cの両保護TFT51,52の間隔を大
きくするとともに、そのゲート配線接続膜53およびデ
ータ配線接続膜55を長くして、画素配列領域の外側を
迂回する配線状に形成したものであり、実質的に図6に
示した保護素子50cと同じものであるから、その構成
の説明は省略する。
【0091】また、この実施例のアクティブマトリック
スパネルは、図1〜図6に示した第1の実施例のもの
に、ゲート配線群およびデータ配線群の他方の群端のゲ
ート配線4とデータ5とを接続する保護素子50cを付
加したものであって、その他の構成は前記第1の実施例
と同じであるから、重複する説明は図に同符号を付して
省略する。
スパネルは、図1〜図6に示した第1の実施例のもの
に、ゲート配線群およびデータ配線群の他方の群端のゲ
ート配線4とデータ5とを接続する保護素子50cを付
加したものであって、その他の構成は前記第1の実施例
と同じであるから、重複する説明は図に同符号を付して
省略する。
【0092】さらに、上記実施例では、ゲート配線4お
よびデータ配線5の互いに隣り合う配線同士と、ゲート
配線群とデータ配線群のそれぞれの群端のゲート配線4
とデータ配線5とをそれぞれ接続する保護素子50a,
50b,50cを、ゲート配線4およびデータ配線5の
端子部4a,5a側に設けているが、これら保護素子5
0a,50b,50cは、ゲート配線4およびデータ配
線5の端子部4a,5aとは反対側に設けても、ゲート
配線4およびデータ配線5の両端側に設けてもよい。
よびデータ配線5の互いに隣り合う配線同士と、ゲート
配線群とデータ配線群のそれぞれの群端のゲート配線4
とデータ配線5とをそれぞれ接続する保護素子50a,
50b,50cを、ゲート配線4およびデータ配線5の
端子部4a,5a側に設けているが、これら保護素子5
0a,50b,50cは、ゲート配線4およびデータ配
線5の端子部4a,5aとは反対側に設けても、ゲート
配線4およびデータ配線5の両端側に設けてもよい。
【0093】また、上記実施例では、データ配線5、各
保護素子50a,50b,50cのゲート配線接続膜5
3、データ配線接続膜55を、ゲート絶縁膜32の上に
形成しているが、これらは、前記ゲート絶縁膜32の上
に層間絶縁膜を設けてその上に形成し、前記層間絶縁膜
にコンタクト孔を設けて画素部のTFTおよび保護TF
T51,52のソース,ドレイン電極35,36やデー
タ配線5に接続してもよい。
保護素子50a,50b,50cのゲート配線接続膜5
3、データ配線接続膜55を、ゲート絶縁膜32の上に
形成しているが、これらは、前記ゲート絶縁膜32の上
に層間絶縁膜を設けてその上に形成し、前記層間絶縁膜
にコンタクト孔を設けて画素部のTFTおよび保護TF
T51,52のソース,ドレイン電極35,36やデー
タ配線5に接続してもよい。
【0094】
【発明の効果】この発明のアクティブマトリックスパネ
ルは、ゲート配線およびデータ配線の隣り合う配線相互
間、およびゲート配線群とデータ配線群のそれぞれの群
端のゲート配線とデータ配線とを、ゲート電極とソース
電極とが電気的に接続された2つの保護TFTの並列接
続によって構成された保護素子により直接的に接続した
ので、静電気が加わったときに、これらの保護TFTが
導通して実質的にゲート配線とデータ配線とが同電位に
なるので、従来のようなショートリングを設ける必要が
なく、したがって、静電気等による画素部のTFTの絶
縁破壊や特性変化を防ぐための保護回路の構成が単純に
なる。
ルは、ゲート配線およびデータ配線の隣り合う配線相互
間、およびゲート配線群とデータ配線群のそれぞれの群
端のゲート配線とデータ配線とを、ゲート電極とソース
電極とが電気的に接続された2つの保護TFTの並列接
続によって構成された保護素子により直接的に接続した
ので、静電気が加わったときに、これらの保護TFTが
導通して実質的にゲート配線とデータ配線とが同電位に
なるので、従来のようなショートリングを設ける必要が
なく、したがって、静電気等による画素部のTFTの絶
縁破壊や特性変化を防ぐための保護回路の構成が単純に
なる。
【0095】また、この発明のアクティブマトリックス
パネルは、静電気等による画素部の絶縁破壊や特性変化
を防ぐための保護素子を、2つの保護TFTのゲート電
極をそれぞれその保護TFTのソース電極に電気的に接
続するとともに、一方の保護TFTのソース電極と他方
の保護TFTのドレイン電極とを一方の配線に接続し、
前記一方の保護TFTのドレイン電極と他方の保護TF
Tのソース電極を他方の配線に接続した構成とし、この
保護素子を構成する2つの保護TFTのゲート電極を、
基板の余剰部の上に形成したショートラインにつながっ
ているゲート配線と中継電極のいずれかに一体に形成す
ることにより、前記ショートラインを給電路とする陽極
酸化処理によって前記保護TFTのゲート電極の表面を
酸化させたものであり、このアクティブマトリックスパ
ネルによれば、前記保護素子を構成する全ての保護TF
Tのゲート電極の表面を陽極酸化しているため、これら
保護TFTに充分な絶縁耐圧をもたせることができる。
パネルは、静電気等による画素部の絶縁破壊や特性変化
を防ぐための保護素子を、2つの保護TFTのゲート電
極をそれぞれその保護TFTのソース電極に電気的に接
続するとともに、一方の保護TFTのソース電極と他方
の保護TFTのドレイン電極とを一方の配線に接続し、
前記一方の保護TFTのドレイン電極と他方の保護TF
Tのソース電極を他方の配線に接続した構成とし、この
保護素子を構成する2つの保護TFTのゲート電極を、
基板の余剰部の上に形成したショートラインにつながっ
ているゲート配線と中継電極のいずれかに一体に形成す
ることにより、前記ショートラインを給電路とする陽極
酸化処理によって前記保護TFTのゲート電極の表面を
酸化させたものであり、このアクティブマトリックスパ
ネルによれば、前記保護素子を構成する全ての保護TF
Tのゲート電極の表面を陽極酸化しているため、これら
保護TFTに充分な絶縁耐圧をもたせることができる。
【図1】本発明の第1の実施例を示すアクティブマトリ
ックスパネルの等価回路的平面図。
ックスパネルの等価回路的平面図。
【図2】同アクティブマトリックスパネルの各配線およ
び電極のうち、基板上に形成されているものを実線で示
し、基板上に設けた絶縁膜の上に形成されているものを
破線で示した図。
び電極のうち、基板上に形成されているものを実線で示
し、基板上に設けた絶縁膜の上に形成されているものを
破線で示した図。
【図3】同アクティブマトリックスパネルの各配線およ
び電極のうち、絶縁膜の上に形成されているものを実線
で示し、基板上に形成されているものを破線で示した
図。
び電極のうち、絶縁膜の上に形成されているものを実線
で示し、基板上に形成されているものを破線で示した
図。
【図4】ゲート配線同士を接続する保護素子の断面図で
あり、(a)は一方の保護TFT51の配線接続構造を
示す図、(b)は他方の保護TFT52の配線接続構造
を示す図。
あり、(a)は一方の保護TFT51の配線接続構造を
示す図、(b)は他方の保護TFT52の配線接続構造
を示す図。
【図5】データ配線同士を接続する保護素子の断面図で
あり、(a)は一方の保護TFT51の配線接続構造を
示す図、(b)は他方の保護TFT52の配線接続構造
を示す図。
あり、(a)は一方の保護TFT51の配線接続構造を
示す図、(b)は他方の保護TFT52の配線接続構造
を示す図。
【図6】ゲート配線とデータ配線を接続する保護素子の
断面図であり、(a)は一方の保護TFT51の配線接
続構造を示す図、(b)は他方の保護TFT52の配線
接続構造を示す図。
断面図であり、(a)は一方の保護TFT51の配線接
続構造を示す図、(b)は他方の保護TFT52の配線
接続構造を示す図。
【図7】本発明の第2の実施例を示すアクティブマトリ
ックスパネルの等価回路的平面図。
ックスパネルの等価回路的平面図。
【図8】従来のアクティブマトリックスパネルの等価回
路的平面図。
路的平面図。
【図9】従来のアクティブマトリックスパネルの各配線
および電極のうち、基板上に形成されているものを実線
で示し、基板上に設けた絶縁膜の上に形成されているも
のを破線で示した図。
および電極のうち、基板上に形成されているものを実線
で示し、基板上に設けた絶縁膜の上に形成されているも
のを破線で示した図。
【図10】従来のアクティブマトリックスパネルの各配
線および電極のうち、前記絶縁膜の上に形成されている
ものを実線で示し、基板上に形成されているものを破線
で示した図。
線および電極のうち、前記絶縁膜の上に形成されている
ものを実線で示し、基板上に形成されているものを破線
で示した図。
【図11】アクティブマトリックスパネルの1つの画素
部の具体的構成を示す平面図。
部の具体的構成を示す平面図。
【図12】図11の XII−XII 線に沿う拡大断面図。
【図13】従来のアクティブマトリックスパネルにおけ
るゲート配線をショートリングに接続する保護素子の断
面図。
るゲート配線をショートリングに接続する保護素子の断
面図。
【図14】従来のアクティブマトリックスパネルにおけ
るデータ配線をショートリングに接続する保護素子の断
面図。
るデータ配線をショートリングに接続する保護素子の断
面図。
1…基板 1A…素子領域 1B…余剰部 2…画素電極 3…画素部のTFT 4…ゲート配線 5…データ配線 6…キャパシタ配線 7…ショートライン 8…中継電極 50a,50b,50c…保護素子 51,52…保護TFT 31…ゲート電極 a…酸化膜 35…ソース電極 36…ドレイン電極
Claims (2)
- 【請求項1】液晶表示素子を形成する基板上に、複数の
画素電極と、これらの画素電極にそれぞれ接続された複
数の薄膜トランジスタと、前記複数の薄膜トランジスタ
にゲート信号を供給する複数のゲート配線と、前記複数
の薄膜トランジスタにデータ信号を供給する複数のデー
タ配線とが設けられ、前記ゲート配線およびデータ配線
の互いに隣り合う配線同士と、前記複数のゲート配線か
らなるゲート配線群と前記複数のデータ配線からなるデ
ータ配線群とのそれぞれの群端のゲート配線とデータ配
線とが、それぞれ、ゲート電極とソース電極とが電気的
に接続された2つの保護薄膜トランジスタをそれぞれの
ソース電極とドレイン電極とを互いに逆向きに並列接続
した保護素子を介して接続されていることを特徴とする
アクティブマトリックスパネル。 - 【請求項2】液晶表示素子の大きさに対応する素子領域
の周囲に前記液晶表示素子の組立て後に除去される余剰
部を有する基板の前記素子領域に、複数の画素電極と、
これらの画素電極にそれぞれ接続された複数の薄膜トラ
ンジスタと、前記複数の薄膜トランジスタにゲート信号
を供給する複数のゲート配線と、前記複数の薄膜トラン
ジスタにデータ信号を供給する複数のデータ配線とが設
けられるとともに、 前記ゲート配線およびデータ配線の互いに隣り合う配線
同士と、前記複数のゲート配線からなるゲート配線群と
前記複数のデータ配線からなるデータ配線群とのそれぞ
れの群端のゲート配線とデータ配線とが、それぞれ、ゲ
ート電極とソース電極とが電気的に接続された2つの保
護薄膜トランジスタからなる保護素子を介して接続され
ており、 前記保護素子は、一方の保護薄膜トランジスタのソース
電極と他方の保護薄膜トランジスタのドレイン電極とを
一方の配線に接続し、前記一方の保護薄膜トランジスタ
のドレイン電極と他方の保護薄膜トランジスタのソース
電極を他方の配線に接続して構成されており、 かつ、前記基板の余剰部の上には全てのデータ配線およ
びデータ配線を短絡させるためのショートラインが形成
され、前記基板の素子領域の上には前記データ配線を前
記ショートラインに接続するための中継電極が前記ショ
ートラインと一体に形成され、 前記ゲート配線は前記基板上に形成されてその端部にお
いて前記ショートラインにつながっており、前記データ
配線は前記基板上に設けた絶縁膜の上に形成されて前記
中継電極に接続されているとともに、 前記画素電極に接続された薄膜トランジスタのゲート電
極は前記ゲート配線に一体に形成され、前記保護素子を
構成する2つの保護薄膜トランジスタのゲート電極は、
前記ゲート電極と前記中継電極のいずれかに一体に形成
されて、前記ショートラインを給電路とする陽極酸化処
理により電極表面を酸化されていることを特徴とするア
クティブマトリックスパネル。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31685594A JPH08179359A (ja) | 1994-12-20 | 1994-12-20 | アクティブマトリックスパネル |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31685594A JPH08179359A (ja) | 1994-12-20 | 1994-12-20 | アクティブマトリックスパネル |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08179359A true JPH08179359A (ja) | 1996-07-12 |
Family
ID=18081670
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31685594A Pending JPH08179359A (ja) | 1994-12-20 | 1994-12-20 | アクティブマトリックスパネル |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08179359A (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005055871A (ja) * | 2003-08-01 | 2005-03-03 | Boe Hydis Technology Co Ltd | 液晶ディスプレイパネル |
KR100658526B1 (ko) * | 2000-08-08 | 2006-12-15 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치의 정전 손상 보호장치 |
WO2010038819A1 (en) * | 2008-10-03 | 2010-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
US7768585B2 (en) | 2006-05-23 | 2010-08-03 | Casio Computer Co., Ltd. | Display device with static electricity protecting circuit |
US8692253B2 (en) | 2010-06-24 | 2014-04-08 | Japan Display Inc. | Flat panel display |
TWI478307B (zh) * | 2008-10-08 | 2015-03-21 | Semiconductor Energy Lab | 顯示裝置 |
US9082688B2 (en) | 2008-10-03 | 2015-07-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
JP2017033024A (ja) * | 2006-09-29 | 2017-02-09 | 株式会社半導体エネルギー研究所 | 表示装置 |
WO2017128780A1 (zh) * | 2016-01-29 | 2017-08-03 | 京东方科技集团股份有限公司 | 放电电路、阵列基板、液晶显示面板及显示装置 |
CN111443541A (zh) * | 2020-04-09 | 2020-07-24 | 昆山龙腾光电股份有限公司 | 一种放电防护电路及显示面板 |
KR20210157907A (ko) * | 2017-03-28 | 2021-12-29 | 삼성디스플레이 주식회사 | 표시 기판 및 이의 제조 방법 |
-
1994
- 1994-12-20 JP JP31685594A patent/JPH08179359A/ja active Pending
Cited By (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100658526B1 (ko) * | 2000-08-08 | 2006-12-15 | 엘지.필립스 엘시디 주식회사 | 액정 표시장치의 정전 손상 보호장치 |
JP4532180B2 (ja) * | 2003-08-01 | 2010-08-25 | ハイディス テクノロジー カンパニー リミテッド | 液晶ディスプレイパネル |
JP2005055871A (ja) * | 2003-08-01 | 2005-03-03 | Boe Hydis Technology Co Ltd | 液晶ディスプレイパネル |
US7768585B2 (en) | 2006-05-23 | 2010-08-03 | Casio Computer Co., Ltd. | Display device with static electricity protecting circuit |
US10048558B2 (en) | 2006-09-29 | 2018-08-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device |
US11237445B2 (en) | 2006-09-29 | 2022-02-01 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device |
US10527902B2 (en) | 2006-09-29 | 2020-01-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device and electronic device |
JP2017033024A (ja) * | 2006-09-29 | 2017-02-09 | 株式会社半導体エネルギー研究所 | 表示装置 |
WO2010038819A1 (en) * | 2008-10-03 | 2010-04-08 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
US9082688B2 (en) | 2008-10-03 | 2015-07-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
US10367006B2 (en) | 2008-10-03 | 2019-07-30 | Semiconductor Energy Laboratory Co., Ltd. | Display Device |
US9570470B2 (en) | 2008-10-03 | 2017-02-14 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
TWI478307B (zh) * | 2008-10-08 | 2015-03-21 | Semiconductor Energy Lab | 顯示裝置 |
US9915843B2 (en) | 2008-10-08 | 2018-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device with pixel including capacitor |
US9703157B2 (en) | 2008-10-08 | 2017-07-11 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
US10254607B2 (en) | 2008-10-08 | 2019-04-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
TWI548054B (zh) * | 2008-10-08 | 2016-09-01 | 半導體能源研究所股份有限公司 | 顯示裝置 |
US9130067B2 (en) | 2008-10-08 | 2015-09-08 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
US8692253B2 (en) | 2010-06-24 | 2014-04-08 | Japan Display Inc. | Flat panel display |
WO2017128780A1 (zh) * | 2016-01-29 | 2017-08-03 | 京东方科技集团股份有限公司 | 放电电路、阵列基板、液晶显示面板及显示装置 |
US10564493B2 (en) | 2016-01-29 | 2020-02-18 | Boe Technology Group Co., Ltd. | Discharge circuit, array substrate, liquid crystal display panel and display device |
KR20210157907A (ko) * | 2017-03-28 | 2021-12-29 | 삼성디스플레이 주식회사 | 표시 기판 및 이의 제조 방법 |
CN111443541A (zh) * | 2020-04-09 | 2020-07-24 | 昆山龙腾光电股份有限公司 | 一种放电防护电路及显示面板 |
CN111443541B (zh) * | 2020-04-09 | 2022-09-23 | 昆山龙腾光电股份有限公司 | 一种放电防护电路及显示面板 |
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