JPH07282598A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 全ワード線を一括選択して全メモリセルのゲ
ート酸化膜に高電界を印加する擬似的なバーンインを低
消費電力で行うことができる半導体記憶装置を提供す
る。 【構成】 擬似バーンインテスト制御信号ＢＴのハイレ
ベルによって、パワースイッチトランジスタＱＰＢをオ
フ状態に、全行アドレスデコード信号ＤＷＬ００〜ＤＷ
Ｌｉ０，ＭＷ０〜ＭＷｉを選択レベルにする。これによ
り夫々のインバータＩＮＶ０〜ＩＮＶｉの入力に結合さ
れたレシオ回路に貫通電流が流れることなく全ワード線
ＷＤ０〜ＷＤｉは一括して選択レベルに駆動される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置、更に
はそのデバイステストにおいて擬似的にバーンインを可
能にする為の技術に関し、例えば、メモリセルの選択ト
ランジスタにおけるゲート酸化膜の初期不良を検出可能
にするＳＲＡＭ（スタティック・ランダム・アクセス・
メモリ）に適用して有効な技術に関するものである。

【０００２】

【従来の技術】ＳＲＡＭなどの半導体記憶装置におい
て、アドレスの変化に応じてワード線の切換え動作を高
速化する場合には、ワード線を選択的に駆動する回路の
回路形式としてレシオレス回路を用いるよりもレシオ回
路を用いることが得策である。

【０００３】図５には本発明者が検討したＳＲＡＭの行
メインデコーダの一部が示される。同図において代表的
に示された４本のワード線ＷＤ０〜ＷＤ３は、アドレス
デコード信号ＭＷ０がハイレベルの選択レベルにされた
状態において、アドレスデコード信号ＤＷＬ００〜ＤＷ
Ｌ０３の中からハイレベルにされるものに対応して選択
レベルに駆動される。例えばアドレスデコード信号ＭＷ
０とＤＷＬ００とがハイレベルにされた状態では、絶縁
ゲート型電界効果トランジスタ（以下単にＭＯＳトラン
ジスタとも記す）ＱＰ００、ＱＮ００及びＱ０を介して
電流が流れる。これによりトランジスタＱＰ００とＱＮ
００との結合ノードに得られるローレベルの電圧をイン
バータＩＮＶ０が受けることによって、ワード線ＷＤ０
がワード線選択レベルに駆動される。このとき当該結合
ノードに発生するローレベルの電圧レベルは、ＭＯＳト
ランジスタＱＰ００，ＱＮ００，Ｑ０のオン抵抗による
抵抗分圧によって接地電位よりも高くされる。従ってイ
ンバータＩＮＶ０〜ＩＮＶ３の入力信号は一対の電源電
圧間をフルスイングする必要はなく、その分だけワード
線切換え時における当該信号の充放電時間が短くて済
み、ワード線切換え動作の高速化の点においてレシオレ
ス回路形式よりも有利である。

【０００４】ところで、ＭＯＳトランジスタにおける素
子破壊の一つとしてゲート酸化膜の破壊がある。これは
製造プロセス中においてゲート酸化膜に異物が混入した
りピンホールが形成されたりする場合には加速される。
また、破壊の進行はゲート・ソース間等に形成される電
界強度が強いほど経時的に顕著となる。このようなゲー
ト酸化膜の破壊については昭和５９年１１月３０日にオ
ーム社発行の「ＬＳＩハンドブック」第６７７頁に記載
がある。従って、ピンホール等のゲート酸化膜に内在さ
れる不良はデバイスの初期不良として検出することが望
ましい。

【０００５】

【発明が解決しようとする課題】本発明者は、ＳＲＡＭ
等の半導体記憶装置のテストコストを低減する為に、例
えばウェハプロービングテストのような製造プロセスの
初期のテスト段階で、メモリセルの選択トランジスタに
含まれる未だ顕在化されないゲート酸化膜の不良を検出
することについて検討した。即ち、上記半導体記憶装置
の全てのワード線を同時に選択可能とし、全てのメモリ
セルに対して一括して選択ＭＯＳトランジスタのゲート
・ソース間に高電界をかけて、顕在化されないゲート酸
化膜の不良を顕在化させる。しかしながら上記のような
製造プロセス初期のテスト段階において、上記レシオ回
路を備える半導体記憶装置のメモリセルに内在されるゲ
ート酸化膜の不良を検出する為に当該半導体記憶装置の
全てのワード線を一括して選択する場合、以下のような
問題点があることが見いだされた。

【０００６】例えば図５にその一部が示されるＳＲＡＭ
は、選択状態にすべきワード線のインバータにローレベ
ルの電圧を供給する為、当該インバータの入力に結合さ
れるレシオ回路には貫通電流が発生する。従って全ての
ワード線を選択状態とする場合は上記貫通電流の合計は
極めて大きな値となり、例えば４ＭビットＳＲＡＭでは
７０Ａに達する。このような大電流は、ウェハプロービ
ングテストのような製造プロセス初期のテストに使用さ
れるテスト装置では供給することはできず、全てのワー
ド線を選択状態とすることは不可能である。この為半導
体記憶装置のテストコストの低減に有効な、製造プロセ
ス初期のテストにおけるメモリセルの選択トランジスタ
のゲート酸化膜に内在される不良の検出は不可能であ
る。

【０００７】本発明の目的は、通常のワード線を選択的
に駆動する動作の高速化を考慮してレシオ回路を用いた
ものにおいて、全てのワード線を一括して選択して全て
のメモリセルの選択トランジスタのゲート酸化膜に対し
て高電界を印加することを低い電流消費で行うことがで
きる半導体記憶装置を提供することである。

【０００８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】擬似バーンインテスト制御信号が活性化レ
ベルとされた場合は、行アドレスデコーダによって全て
の行アドレスデコード信号が選択レベルに強制される。
ワード線を選択的に駆動する回路は、一対の動作電源の
間に負荷トランジスタと上記行アドレスデコード信号に
制御されるスイッチングトランジスタとが直列配置され
るレシオ回路形式により形成され、当該半導体記憶装置
を構成するワード線毎に設けられる。また、上記擬似バ
ーンインテスト制御信号が活性化レベルにされることに
同期してオフ状態とされるパワースイッチトランジスタ
が、上記ワード線を選択的に駆動する回路の上記負荷ト
ランジスタと動作電源との間に設けられる。

【００１１】上記パワースイッチトランジスタは、上記
ワード線を選択的に駆動する回路を構成する全ての負荷
トランジスタによって共有される。

【００１２】また、データ線毎に設けられたデータ線負
荷トランジスタは、上記擬似バーンインテスト制御信号
が活性化レベルにされた場合はオフ状態とされる。

【００１３】更に、上記擬似バーンインテスト制御信号
が活性化レベルとされた場合は、列アドレスデコーダに
よって全ての列アドレスデコード信号が非選択レベルに
強制される。

【００１４】

【作用】上記した手段によれば、擬似バーンインテスト
制御信号が活性化レベルにされた場合は、パワースイッ
チトランジスタによってワード線を選択的に駆動する回
路の負荷トランジスタと動作電源との間が遮断される。
また擬似バーンインテスト制御信号が活性化レベルにさ
れた場合は、行アドレスデコーダによって全ての行アド
レスデコード信号が選択レベルとされる。従って上記ワ
ード線を選択的に駆動する回路内の貫通電流を発生させ
ることなく、全てのワード線が選択レベルに駆動され
る。

【００１５】上記ワード線を選択的に駆動する回路の全
ての負荷トランジスタによる上記パワースイッチトラン
ジスタの共有は、半導体記憶回路の回路規模の拡大を最
小限に抑える。

【００１６】また、上記擬似バーンインテスト制御信号
が活性化レベルにされた場合、データ線負荷トランジス
タがオフ状態とされることにより、データ線に対する電
流供給が停止される。

【００１７】更に、上記擬似バーンインテスト制御信号
が活性化レベルとされた場合、全ての列アドレスデコー
ド信号が非選択レベルとされる。これにより全ての列選
択スイッチトランジスタがオフ状態とされ、相補コモン
データ線とデータ線との間が遮断される。

【００１８】

【実施例】図２には、本発明に係る半導体記憶装置の一
実施例であるＳＲＡＭの回路ブロック図が示されてい
る。同図に示されるＳＲＡＭは、特に制限されないが、
公知の半導体集積回路の製造技術によって一つの半導体
基板上に形成される。上記ＳＲＡＭにおいて、例えばＮ
チャネル型ＭＯＳトランジスタ（以下単にＮＭＯＳとも
記す）はＮ型半導体基板上に形成されたＰ型ウェル領域
上に、またＰチャネル型ＭＯＳトランジスタ（以下単に
ＰＭＯＳとも記す）はＮ型半導体基板上に夫々形成され
る。ＮＭＯＳトランジスタの基体ゲートとしてのＰ型ウ
ェル領域は回路の接地端子に結合され、ＰＭＯＳトラン
ジスタの共通の基体ゲートとしてのＮ型半導体基板は回
路の電源端子に結合される。尚、メモリセルを構成する
ＭＯＳトランジスタをウェル領域に形成する構成は、α
線等により引起こされるメモリセルの蓄積情報の不所望
な反転を防止する上で効果的である。

【００１９】本実施例のＳＲＡＭは、マトリクス配置さ
れた複数個のスタティック型メモリセルＭＣを備える。
同じ行に配置されたメモリセルの選択端子は、夫々対応
するワード線ＷＤ０〜ＷＤｉに共通に接続され、同じ列
に配置されたメモリセルのデータ入出力端子は、夫々対
応する一対の相補データ線Ｄ０，ＢＤ０〜Ｄｎ，ＢＤｎ
に接続される。

【００２０】図２に示されるワード線ＷＤ０〜ＷＤｉ
は、外部行アドレス入力端子１３を介して供給される複
数ビットの行アドレス信号Ａｉに基づき、行プリデコー
ダ１２と行メインデコーダ１４によって選択的に駆動さ
れる。

【００２１】同図に示される相補データ線Ｄ０，ＢＤ０
〜Ｄｎ，ＢＤｎは、一方においてデータ線負荷回路ＦＱ
０〜ＦＱｎに夫々接続され、他方において列選択ＭＯＳ
トランジスタＤＱ０，ＢＤ０〜ＤＱｎ，ＢＤＱｎを介し
て相補コモンデータ線ＣＤ，ＢＣＤに夫々共通接続され
る。そして上記相補データ線Ｄ０，ＢＤ０〜Ｄｎ，ＢＤ
ｎは外部列アドレス入力端子１６より供給される複数ビ
ットの列アドレス信号Ａｍに基づき、上記列選択ＭＯＳ
トランジスタＤＱ０，ＢＤＱ０〜ＤＱｎ、ＢＤＱｎが列
デコーダ１５によってスイッチ制御されることにより選
択される。

【００２２】また、上記相補コモンデータ線ＣＤ，ＢＣ
Ｄには、夫々図示されないセンスアンプ、書込みアンプ
及びデータ入出力バッファを含む入出力回路１７が接続
される。メモリセルＭＣからの読出しデータは上記セン
スアンプにより増幅され、データ入出力バッファを介し
てデータ入出力端子１８に与えられる。データ入出力端
子１８より入力された書き込みデータは、データ入出力
バッファを介して書込みアンプに与えられて、相補コモ
ンデータ線ＣＤ，ＢＣＤを駆動する。

【００２３】図４には、上記メモリセルＭＣの一例回路
図が示される。同図に示されるメモリセルＭＣは、例え
ばワード線ＷＤ０と相補データ線Ｄ０，ＢＤ０との交差
位置に配置されるメモリセルである。

【００２４】上記メモリセルＭＣは、ゲートとドレイン
が互いに交差結線されて、且つソースが回路の接地電位
Ｖｓｓに結合された記憶ＭＯＳトランジスタＤｒ１，Ｄ
ｒ２と、上記記憶ＭＯＳトランジスタＤｒ１，Ｄｒ２の
ドレインと電源端子Ｖｃｃとの間に設けられたポリ（多
結晶）シリコン層からなる高抵抗Ｒ１，Ｒ２とを含んで
いる。更に、上記記憶ＭＯＳトランジスタＤｒ１（Ｄｒ
２）と上記高抵抗Ｒ１（Ｒ２）の接続ノードと相補デー
タ線Ｄ０（ＢＤ０）との間には、選択ＭＯＳトランジス
タＴｒ１（Ｔｒ２）が設けられている。上記選択ＭＯＳ
トランジスタＴｒ１，Ｔｒ２のゲートは、夫々対応する
ワード線ＷＤ０に接続される。

【００２５】上記メモリセルＭＣにおいて、記憶ＭＯＳ
トランジスタＤｒ１，Ｄｒ２と抵抗Ｒ１，Ｒ２とは一種
のフリップフロップ回路を構成しているが、消費電力を
低く抑える為、情報保持状態における動作点は普通の意
味でのフリップフロップ回路のそれと随分異なる。即
ち、上記メモリセルＭＣにおいて抵抗Ｒ１は、記憶ＭＯ
ＳトランジスタＤｒ１がオフ状態にされているときの記
憶ＭＯＳトランジスタＤｒ２のゲート電圧を、そのしき
い値電圧よりも若干高い電圧に維持させることができる
程度の著しく高い抵抗値にされる。同様に抵抗Ｒ２も高
抵抗値にされる。換言すれば、上記抵抗Ｒ１及びＲ２
は、記憶ＭＯＳトランジスタＤｒ１及びＤｒ２のドレイ
ンリーク電流を補償できる程度の高抵抗にされる。即
ち、抵抗Ｒ１及びＲ２は、記憶ＭＯＳトランジスタＤｒ
１及びＤｒ２のゲート容量（図示しない）に蓄積されて
いる情報電荷が放電させられてしまうのを防ぐ程度の電
流供給能力を持つ。

【００２６】本実施例に従えば、ＳＲＡＭがＭＯＳ−Ｉ
Ｃ技術によって製造されるにも拘らず、メモリセルはＮ
ＭＯＳトランジスタとポリシリコン抵抗素子とにより構
成される。ポリシリコン抵抗素子の代わりにＰＭＯＳト
ランジスタを利用することも可能であるが、上記ポリシ
リコン抵抗Ｒ１，Ｒ２を用いる本実施例のメモリセルＭ
Ｃは、ＰＭＯＳトランジスタを用いるメモリセルに比
べ、その大きさを小さくできる。即ち、ＰＭＯＳトラン
ジスタを用いた場合は、選択ＭＯＳトランジスタＴｒ
１，Ｔｒ２から比較的大きな距離を持って離す必要があ
る為無駄な空白部分が生じるが、ポリシリコン抵抗素子
を利用すれば選択ＭＯＳトランジスタＴｒ１又はＴｒ２
のゲート電極と一体的に形成できるとともに、それ自体
のサイズを小型化できる。

【００２７】ＳＲＡＭの製造プロセスにおいて、例えば
メモリセルを構成する選択ＭＯＳトランジスタのゲート
酸化膜に異物が混入したりピンホールが形成されたりし
て、未だ顕在化されないものの近い将来において不具合
となる要因を内在するものは取除くことが求められる。
通常はバーンインによって全てのメモリセルの選択ＭＯ
Ｓトランジスタのゲート酸化膜に高電界を加え、上記不
良要因を含むゲート酸化膜を短時間で劣化させて検出す
る。本実施例においては、外部から供給される擬似バー
ンインテスト制御信号ＢＴによって全てのワード線ＷＤ
０〜ＷＤｉが選択状態にされると共に、これに伴う電力
消費量を低く抑えるようになっている。これによりウェ
ハプロービングテスト時においてメモリセルＭＣの選択
ＭＯＳトランジスタＴｒ１，Ｔｒ２のゲート酸化膜に対
して高電界を加える擬似バーンインが実現可能とされ
る。以下これに関して詳述する。

【００２８】本実施例において、上記擬似バーンインを
行う動作モード（以下単に擬似バーンインモードと記
す）は、擬似バーンインテスト制御信号ＢＴによって指
示される。上記擬似バーンインテスト制御信号ＢＴは、
特に制限されないが、端子１１を介して供給される２値
の論理値を採り得る信号とされ、ハイレベルにより上記
擬似バーンインモードを指示する。また上記擬似バーン
インテスト制御信号ＢＴがローレベルの場合は、当該Ｓ
ＲＡＭの通常の読出し・書込み動作が可能な動作モード
（以下単に通常モードと称する）とされる。バーンイン
制御回路１０は、これも特に制限されないが、外部信号
レベルを内部信号レベルに変換する回路、例えばＴＴＬ
レベルをＭＯＳレベルに変換する回路である。上記擬似
バーンインテスト制御信号ＢＴがハイレベルとされる
と、上記バーンイン制御回路１０によりバーンイン制御
信号Ｂｉがハイレベルとされる。上記バーンイン制御信
号Ｂｉは、行プリデコーダ１２、行メインデコーダ１
４、データ線負荷回路ＦＱ０〜ＦＱｎ及び列デコーダ１
５に供給される。

【００２９】図２に示される行プリデコーダ１２は、外
部行アドレス入力端子１３より供給される行アドレス信
号Ａｉをデコードして行アドレスデコード信号を形成す
る。同図に示される行アドレスデコード信号は、例えば
行アドレス信号Ａｉの下位２ビットをデコードして得ら
れる第１の行アドレスデコード信号ＤＷＬ００，ＤＷＬ
０１，ＤＷＬ０２，ＤＷＬ０３〜ＤＷＬｉ０，ＤＷＬｉ
１，ＤＷＬｉ２，ＤＷＬｉ３と、行アドレス信号Ａｉの
残りの上位ビットをデコードして得られる第２の行アド
レスデコード信号ＭＷ０〜ＭＷｉとによって構成され
る。

【００３０】本実施例において上記行プリデコーダ１２
は図示されないＯＲゲートを備え、上記ＯＲゲートは上
記バーンイン制御信号Ｂｉと上記行アドレス信号Ａｉを
デコードして得られた信号とに基づき、行アドレスデコ
ード信号ＤＷＬ００〜ＤＷＬｉ３及びＭＷ０〜ＭＷｉを
出力する。例えば行プリデコーダ１２に供給される上記
バーンイン制御信号Ｂｉがハイレベルの場合、上記ＯＲ
ゲートによって上記行アドレス信号Ａｉに拘らず全ての
行アドレスデコード信号ＤＷＬ００〜ＤＷＬｉ３及びＭ
Ｗ０〜ＭＷｉは選択レベルであるハイレベルとされる。
また、供給される上記バーンイン制御信号Ｂｉがローレ
ベルの場合、出力される行アドレスデコード信号ＤＷＬ
００〜ＤＷＬｉ３及びＭＷ０〜ＭＷｉは、夫々行アドレ
ス信号Ａｉをデコードして得られたレベルとされる。

【００３１】図１には行メインデコーダ１４の一例回路
図の一部が示される。同図を用いてワード線ＷＤ０〜Ｗ
Ｄ３を駆動する回路部分について説明するが、他の部分
もこれと同様である。

【００３２】図１に示される行メインデコーダ１４は、
特に制限されないが、ワード線ＷＤ０〜ＷＤ３に出力が
結合されるインバータＩＮＶ０〜ＩＮＶ３が設けられ
る。上記インバータＩＮＶ０〜ＩＮＶ３は対応するワー
ド線ＷＤ０〜ＷＤ３を選択的に駆動する駆動回路とされ
る。またＮＭＯＳトランジスタによって形成されるスイ
ッチングトランジスタＱＮ００〜ＱＮ０３と、ＰＭＯＳ
トランジスタにより形成される負荷トランジスタＱＰ０
０〜ＱＰ０３とにより構成されるレシオ回路が対応する
ワード線ＷＤ０〜ＷＤ３毎に設けられ、上記スイッチン
グトランジスタＱＮ００〜ＱＮ０３と負荷トランジスタ
ＱＰ００〜ＱＰ０３との結合ノードが上記インバータＩ
ＮＶ０〜ＩＮＶ３の入力に夫々接続される。上記負荷ト
ランジスタＱＰ００〜ＱＰ０３のゲートは接地端子Ｖｓ
ｓに接続される。上記夫々のスイッチングトランジスタ
ＱＮ００〜ＱＮ０３のソースは、ＮＭＯＳトランジスタ
によって形成されるスイッチングトランジスタＱ０を介
して接地端子Ｖｓｓに接続される。

【００３３】上記スイッチングトランジスタＱＮ００〜
ＱＮ０３のゲートには上記第１の行アドレスデコード信
号ＤＷＬ００〜ＤＷＬ０３が夫々供給される。上記スイ
ッチングトランジスタＱ０のゲートには上記第２の行ア
ドレスデコード信号ＭＷ０が供給される。その他のワー
ド線ＷＤ１〜ＷＤｉに対しても夫々４本の上記第１の行
アドレスデコード信号ＤＷＬ１０〜ＤＷＬ１３，ＤＷＬ
２０〜ＤＷＬ２３，・・・，ＤＷＬｉ０〜ＤＷＬｉ３と
１本の第２の行アドレスデコード信号ＭＷ１〜ＭＷｉを
一単位とする上記同様の構成とされる。

【００３４】上記のようにして夫々のインバータＩＮＶ
０〜ＩＮＶｉに一対一対応でレシオ回路が設けられる。
また上記レシオ回路を構成する全ての負荷トランジスタ
ＱＰ００〜ＱＰｉ３のソースは、当該行メインデコーダ
１４に唯一配置されるＰＭＯＳトランジスタによって構
成されるパワートランジスタＱＰＢに共通接続され、上
記パワートランジスタＱＰＢを介して電源端子Ｖｃｃに
接続される。上記パワートランジスタＱＰＢのゲートに
はバーンイン制御信号Ｂｉが供給される。

【００３５】図１に示される行メインデコーダ１４にお
ける擬似バーンインテスト制御信号ＢＴがローレベルの
ときの動作、即ち通常モードにおけるワード線ＷＤ０〜
ＷＤｉの選択動作について説明する。上記擬似バーンイ
ンテスト制御信号ＢＴがローレベルの場合、バーンイン
制御回路１０によってバーンイン制御信号Ｂｉはローレ
ベルとされ、パワースイッチトランジスタＱＰＢはオン
状態とされる。外部行アドレス入力端子１３より行アド
レス信号Ａｉが入力されると、行プリデコーダ１２によ
って上記行アドレス信号Ａｉがデコードされる。上記行
アドレス信号Ａｉの下位２ビットのデコード結果によっ
て夫々４本を一単位とする上記第１の行アドレスデコー
ド信号ＤＷＬ００〜ＤＷＬ０３，ＤＷＬ１０〜ＤＷＬ１
３，・・・，ＤＷＬｉ０〜ＤＷＬｉ３の夫々の一単位の
中から対応する１本が選択レベルとされる。例えば上記
行アドレス信号Ａｉがワード線ＷＤ０を選択する為のア
ドレスである場合は、行アドレスデコード信号ＤＷＬ０
０，ＤＷＬ１０，・・・，ＤＷＬｉ０が並列的に選択レ
ベルとされる。更に、上記行アドレス信号Ａｉの残りの
上位ビットに従い、第２の行アドレスデコード信号ＭＷ
０〜ＭＷｉの中から１本が選択レベルとされる。この例
に従えば行アドレスデコード信号ＭＷ０が選択レベルと
される。従ってオン状態の上記パワースイッチトランジ
スタＱＰＢと、選択レベルの行アドレスデコード信号Ｄ
ＷＬ００及びＭＷ０が供給されてオン状態とされるスイ
ッチングトランジスタＱＮ００及びＱ０とを介して電源
端子Ｖｃｃと接地端子Ｖｓｓとの間が導通して貫通電流
が流れる。上記貫通電流によりスイッチングトランジス
タＱＮ００と負荷トランジスタＱＰ００との結合ノード
にローレベルの電圧が得られ、インバータＩＮＶ０に供
給される。これにより上記インバータＩＮＶ０の出力に
接続されるワード線ＷＤ０だけが選択レベルであるハイ
レベルに駆動される。

【００３６】上記において当該結合ノードに発生するロ
ーレベルの電圧は、上記パワースイッチトランジスタＱ
ＰＢ、負荷トランジスタＱＰ００、上記スイッチングト
ランジスタＱＮ００及びＱ０とのオン抵抗による抵抗分
圧によって、接地電位よりも高い電圧レベルとされる。
従ってインバータＩＮＶ０に供給される信号の振幅は一
対の電源電圧間のレベル差より小さくされる。これによ
り本実施例のようなレシオ回路によるワード線を選択的
に駆動する回路は、レシオレス回路によるものに比して
選択状態のワード線を非選択状態とする為に必要なイン
バータＩＮＶ０の入力に対する充電時間が短縮され、ワ
ード線の切換え動作が高速化される。

【００３７】本実施例において、端子１１を介してハイ
レベルの擬似バーンインテスト制御信号ＢＴが供給され
た場合、即ち擬似バーンインモードにおいてはバーンイ
ン制御回路１０によってハイレベルのバーンイン制御信
号Ｂｉが出力される。従って上記パワースイッチトラン
ジスタＱＰＢはオフ状態とされる。また行プリデコーダ
１２は、これに供給された行アドレス信号Ａｉに拘らず
全ての行アドレスデコード信号ＤＷＬ００〜ＤＷＬｉ３
及びＭＷ０〜ＭＷｉを選択レベルとする。これにより全
てのスイッチングトランジスタＱＮ００〜ＱＮｉ３及び
Ｑ０〜Ｑｉがオン状態とされるが、上記パワースイッチ
トランジスタＱＰＢがオフ状態とされているので、行メ
インデコーダ１４に含まれる上記レシオ回路内には貫通
電流は発生しない。このとき全てのインバータＩＮＶ０
〜ＩＮＶｉの入力は、オン状態の上記スイッチングトラ
ンジスタＱＮ００〜ＱＮｉ３及びＱ０を介して接地端子
Ｖｓｓに導通される。これにより上記全てのインバータ
ＩＮＶ０〜ＩＮＶｉにローレベルの接地電圧が供給さ
れ、全てのワード線ＷＤ０〜ＷＤｉが選択レベルに駆動
される。従って上記行メインデコーダ１４を構成するレ
シオ回路に貫通電流を流さなくとも全てのワード線ＷＤ
０〜ＷＤｉを選択レベルに駆動し、全てのメモリセルＭ
Ｃの選択ＭＯＳトランジスタＴｒ１，Ｔｒ２のゲート酸
化膜に対し高電界を印加することができる。

【００３８】上記においてパワースイッチトランジスタ
ＱＰＢは、擬似バーンインモードのときに上記レシオ回
路を構成する全ての負荷トランジスタＱＰ００〜ＱＰｉ
３と電源端子Ｖｃｃとの間を遮断することを条件とすれ
ば、当該行メインデコーダ１４に唯一である必要はな
い。例えば図３にその一部が示される行メインデコーダ
１４ｂのように、パワースイッチトランジスタＱＰＢ０
０〜ＱＰＢｉ３が、上記負荷トランジスタＱＰ００〜Ｑ
Ｐｉ３に一対一対応で設けられる構成も可能である。

【００３９】上記相補データ線Ｄ０，ＢＤ０〜ＢＤｎ，
Ｄｎには、データ線負荷回路ＦＱ０〜ＦＱｎとして、図
４に示されるようなＰＭＯＳトランジスタＱ１０，Ｑ１
２が夫々設けられている。全てのデータ線負荷回路ＦＱ
０〜ＦＱｎを構成する上記ＰＭＯＳトランジスタＱ１
０，Ｑ１２のゲートにはバーンイン制御信号Ｂｉが供給
される。通常モードのとき、即ちバーンイン制御信号Ｂ
ｉがローレベルの場合はＰＭＯＳトランジスタＱ１０，
Ｑ１２はオン状態にスイッチ制御されて、当該ＳＲＡＭ
のデータ線負荷回路として機能する。また擬似バーンイ
ンモードのとき、即ちバーンイン制御信号Ｂｉがハイレ
ベルの場合、全ての上記ＰＭＯＳトランジスタＱ１０，
Ｑ１２はオフ状態とされ、相補データ線Ｄ０，ＢＤ０〜
ＢＤｎ，ＤｎよりメモリセルＭＣに向かって流れる貫通
電流が防止される。上述の擬似バーンインモードのよう
に全てのワード線ＷＤ０〜ＷＤｉが一括して選択された
場合であっても、この貫通電流は従来のようなレシオ回
路に発生する問題視された貫通電流に比すれば微弱では
あるが、本実施例においてはこのような微弱な貫通電流
をも防止して擬似バーンインモードの電力消費を低減さ
せる。

【００４０】図１に示される列デコーダ１５は、特に制
限されないが、外部列アドレス入力端子１６より供給さ
れる列アドレス信号Ａｍとバーンイン制御信号Ｂｉとを
入力する。通常モードの場合は、供給される列アドレス
信号Ａｍのデコード結果に基づき、相補データ線Ｄ０，
ＢＤ０〜Ｄｎ，ＢＤｎの中の選択すべき１対に対応する
列アドレスデコード信号を選択レベルとする。また擬似
バーンインモードの場合は、上記列アドレス信号Ａｍに
拘らず全ての列アドレスデコード信号を非選択レベルに
強制する。

【００４１】同図に示される列選択トランジスタＤＱ０
〜ＤＱｎ，ＢＤＱ０〜ＢＤＱｎは、特に制限されない
が、ＮＭＯＳトランジスタにより構成され、接続される
相補データ線Ｄ０，ＢＤ０〜Ｄｎ，ＢＤｎに対応した列
アドレスデコード信号が上記列デコーダ１５より夫々の
ゲートに供給される。例えばローレベルのバーンイン制
御信号Ｂｉと、相補データ線Ｄ０，ＢＤ０を選択する上
記列アドレス信号Ａｍが上記列デコーダ１５に供給され
た場合は、列選択トランジスタＤＱ０，ＢＤＱ０がオン
状態とされ、相補データ線Ｄ０，ＢＤ０だけが選択され
る。またハイレベルのバーンイン制御信号Ｂｉが上記列
デコーダ１５に供給された場合は、上記全ての列選択ト
ランジスタＤＱ０〜ＤＱｎ，ＢＤＱ０〜ＢＤＱｎがオフ
状態とされる。このときデータ書込み動作が指示されて
入出力装置１７の書込みアンプによって相補コモンデー
タ線ＣＤ，ＢＣＤが駆動された場合でも、全ての上記相
補データ線Ｄ０，ＢＤ０〜Ｄｎ，ＢＤｎは選択されな
い。これにより擬似バーンインモードのときに書込み動
作が指示されても、メモリセルＭＣに向かって無駄な電
流が流れることが防止される。

【００４２】図６に本実施例におけるＳＲＡＭの擬似バ
ーンインモードの一例タイムチャートが示される。本実
施例のＳＲＡＭにおいては上記パワースイッチトランジ
スタＱＰＢによって行メインデコーダ１４内部の電流経
路が遮断される為、全てのワード線ＷＤ０〜ＷＤｉがハ
イレベルに駆動された場合でも消費電流ΣＩの値は実質
的に増大しない。しかしパワースイッチトランジスタＱ
ＰＢを備えない従来のＳＲＡＭでは、同図において破線
で示されるように、消費電流ΣＩは全てのワード線ＷＤ
０〜ＷＤｉがハイレベルに駆動されるのと同期して増加
する。

【００４３】図７には擬似バーンインモードにおいて貫
通電流を防止する上記実施例に係る手段を持たない４Ｍ
ビットのＳＲＡＭにおいて、上記ＳＲＡＭを構成する全
てのワード線が選択レベルに駆動された状態における消
費電流ΣＩの一例グラフが示される。バーンイン動作時
には約７Ｖ〜８Ｖの電圧をＳＲＡＭに印加する。８Ｖの
電圧が印加された場合に上記ＳＲＡＭによって消費され
る電流ΣＩは、同図に従えば約８０Ａとなる。上記にお
いて電流ΣＩはほとんどワード線を選択的に駆動するレ
シオ回路内に発生する貫通電流によって消費される。従
って擬似バーンインモードのときに不要な電流を遮断す
る本実施例のＳＲＡＭでは、上記消費電流ΣＩは無視し
得る小さい値となる。

【００４４】本実施例によれば以下の作用効果がある。
通常モードにおけるワード線ＷＤ０〜ＷＤｉを選択的に
駆動する動作の高速化を考慮してスイッチングトランジ
スタＱＮ００〜ＱＮｉ３及びＱ０〜Ｑｉと負荷トランジ
スタＱＰ００〜ＱＰｉ３よりなるレシオ回路をワード線
ＷＤ０〜ＷＤｉ毎に設ける。またパワースイッチトラン
ジスタＱＰＢを設け、擬似バーンインモードのとき上記
負荷トランジスタＱＰ００〜ＱＰｉ３と電源端子Ｖｃｃ
との間を遮断する。従って擬似バーンインモードの場合
は、全てのワード線ＷＤ０〜ＷＤｉが選択されても上記
レシオ回路に貫通電流は流れない。これにより通常モー
ドにおけるワード線ＷＤ０〜ＷＤｉを選択的に駆動する
動作の高速化と、擬似バーンインモードにおける全ての
ワード線ＷＤ０〜ＷＤｉを一括選択する場合の消費電流
の低減が両立できる。

【００４５】また擬似バーンインモードの場合、供給さ
れる行アドレス信号Ａｉに拘らず全ての行アドレスデコ
ード信号ＤＷＬ００〜ＤＷＬｉ３及びＭＷ０〜ＭＷｉが
行プリデコーダ１２によって選択レベルにされる。これ
により全てのスイッチングトランジスタＱＮ００〜ＱＮ
ｉ３及びＱ０〜Ｑｉがオン状態にされ、全てのインバー
タＩＮＶ０〜ＩＮＶｉにローレベルの接地電圧が供給さ
れる。従って擬似バーンインモードのときは、上記レシ
オ回路内に貫通電流が流れなくても全てのワード線ＷＤ
０〜ＷＤｉが選択レベルに駆動される。これにより低消
費電流で全てのメモリセルＭＣの選択ＭＯＳトランジス
タＴｒ１，Ｔｒ２のゲート酸化膜に一括して高電界を印
加することができる。

【００４６】擬似バーンインモードによって低い電力消
費量で全てのワード線を一括して選択可能とすること
は、バーンイン専用テスタ以外の装置、例えばウェハプ
ロービングテストにおいて全てのメモリセルＭＣの選択
ＭＯＳトランジスタＴｒ１，Ｔｒ２のゲート酸化膜に対
して擬似的にバーンインを行うこともできる。従って上
記ゲート酸化膜に内在される顕在化されない不良をより
早期に検出することが可能となり、ＳＲＡＭのテストコ
ストが低減できる。

【００４７】上記パワースイッチトランジスタＱＰＢを
全ての上記レシオ回路を構成する全ての負荷トランジス
タＱＰ００〜ＱＰｉ３によって共有すれば、行メインデ
コーダ１４に唯一設けるだけでよい。従ってパワースイ
ッチトランジスタＱＰＢを複数設ける場合よりも当該Ｓ
ＲＡＭの回路面積を小さくできる。

【００４８】また、データ線負荷回路ＦＱ０〜ＦＱｎを
構成するＰＭＯＳトランジスタＱ１０，Ｑ１２は、バー
ンイン制御信号Ｂｉがハイレベルのときオフ状態とされ
る。従って擬似バーンインモードのときにデータ線Ｄ
０，ＢＤ０〜Ｄｎ，ＢＤｎからメモリセルＭＣへ向けて
流れる貫通電流の経路が遮断され、電流消費を更に低減
できる。

【００４９】更に擬似バーンインモードの場合は、全て
の列選択スイッチトランジスタＤＱ０，ＢＤＱ０〜ＤＱ
ｎ，ＢＱＤｎがオフ状態とされる。従ってこのときに書
込み動作が指示されていても、入出力回路１７より相補
コモンデータ線ＣＤ，ＢＣＤを介してメモリセルＭＣに
無駄な電流が流れることが防止される。これにより擬似
バーンインモードのときの電流消費を一層低減すること
ができる。

【００５０】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【００５１】例えば、ＳＲＡＭの構成は本実施例に限定
されない。またパワースイッチトランジスタの個数や、
１個のパワースイッチトランジスタに接続される負荷ト
ランジスタの数も本実施例に限定されない。更にパワー
スイッチトランジスタはＰチャネル型ＭＯＳトランジス
タに限定されず、ゲートに供給されるバーンイン制御信
号を逆相信号としてＮチャネル型ＭＯＳトランジスタで
構成しても良い。

【００５２】更に、データ線負荷トランジスタの動作も
本実施例に限定されず、例えば通常モードにおいてはチ
ップ選択信号により動作制御され、擬似バーンインモー
ドにおいては上記チップ選択信号に拘らずオフ状態とさ
れるものであっても良い。

【００５３】擬似バーンインモードの指示も、例えばＴ
ＴＬレベルのような外部信号レベルの信号をバーンイン
制御回路に供給する本実施例に限定されない。例えばＭ
ＯＳレベルのような内部信号レベルの信号を、バーンイ
ン制御回路を介さずに直接行アドレスデコーダ等に供給
して指示しても良い。

【００５４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＳＲＡ
Ｍに適用した場合について説明したが、本発明はそれに
限定されず、ダイナミック・ランダム・アクセス・メモ
リやエレクトリカリ・イレーザブル・プログラマブル・
リード・オンリ・メモリ等の半導体記憶装置や、マイク
ロコンピュータ等の半導体集積回路のオンチップメモリ
等にも適用して有効な技術である。

【００５５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５６】即ち、擬似バーンインテスト制御信号の状
態に基づき、ワード線を選択的に駆動する為のレシオ回
路に一切の貫通電流を流さすことなく全てのワード線を
選択レベルに駆動することにより、全てのメモリセルの
選択ＭＯＳトランジスタのゲート酸化膜に一括して高電
界を印加する場合の電力消費量を低減できる。従ってウ
ェハプロービングテストに使用するテスタのように電流
供給能力の比較的小さな装置、換言すればバーンイン専
用テスタ以外の装置でもメモリセルの選択ＭＯＳトラン
ジスタのゲート酸化膜に対して擬似的にバーンインを行
うことが可能となる。これにより半導体記憶装置のテス
トコストが低減できる。

【００５７】擬似バーンインテスト制御信号が非活性化
レベルの場合は、ワード線の選択はレシオ回路の動作を
介して行われる。従って通常のワード線を選択的に駆動
する動作に影響を与えることなく、全てのメモリセルの
選択ＭＯＳトランジスタのゲート酸化膜に一括して高電
界を印加するときの消費電流が低減できる。

【００５８】レシオ回路に対し選択的に動作電流を供給
する為のパワースイッチトランジスタを全てのレシオ回
路に共有させることにより、上記パワースイッチトラン
ジスタの追加による当該半導体記憶装置の回路規模の拡
大若しくはチップ面積の拡大を最小限に抑えることがで
きる。

【００５９】また、上記擬似バーンインテスト制御信号
が活性化レベルの場合、夫々のデータ線に設けられたデ
ータ線負荷トランジスタをオフ状態とすることにより、
当該データ線負荷トランジスタを介して無駄に電流がデ
ータ線へ流れるのを防止することができる。

【００６０】更に、上記擬似バーンインテスト制御信号
が活性化レベルの場合、列アドレスデコーダは列アドレ
ス信号に拘らず全ての列アドレスデコード信号を非選択
レベルに強制する。従って全ての列選択スイッチトラン
ジスタがオフ状態とされ、このとき書込み動作が指示さ
れていても入出力装置の書込み回路からデータ線へ無駄
な電流が流れない。これにより上記擬似バーンイン時の
消費電流を一層低減することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＳＲＡＭの行メインデ
コーダのブロック図である。

【図２】本発明の一実施例に係るＳＲＡＭの一例ブロッ
ク図である。

【図３】本発明の一実施例に係るＳＲＡＭの行メインデ
コーダの別の一例ブロック図である。

【図４】本発明の一実施例に係るＳＲＡＭのメモリセル
の一例回路図である。

【図５】本発明者によってバーンイン実施時における問
題点が発見されたＳＲＡＭの行メインデコーダの一例ブ
ロック図である。

【図６】図２に示されるＳＲＡＭの擬似バーンインモー
ドを説明する一例タイムチャートである。

【図７】図５に示されるＳＲＡＭの全てのワード線が選
択された場合の電源電圧に対する消費電流の変化の一例
説明図である。

【符号の説明】

ＢＴ 擬似バーンインテスト制御信号 Ｂｉ バーンイン制御信号 ＩＮＶ０〜ＩＮＶｉ インバータ ＱＮ００〜ＱＮｉ３ スイッチングトランジスタ Ｑ０〜Ｑｉ スイッチングトランジスタ ＱＰ００〜ＱＰｉ３ 負荷トランジスタ ＱＰＢ パワースイッチトランジスタ ＷＤ０〜ＷＤｉ ワード線 ＤＷＬ００〜ＤＷＬｉ３ 第１の行アドレスデコード信
号 ＭＷ０〜ＭＷｉ 第２の行アドレスデコード信号 １０ バーンイン制御回路 １２ 行プリデコーダ １４ 行メインデコーダ １５ 列デコーダ Ａｉ 行アドレス信号 Ａｍ 列アドレス信号 Ｄ０〜Ｄｎ，ＢＤ０〜ＢＤｎ 相補データ線 ＦＱ０〜ＦＱｎ データ線負荷回路 ＤＱ０〜ＤＱｎ，ＢＤＱ０〜ＢＤＱｎ 列選択トランジ
スタ ＭＣ メモリセル Ｔｒ１，Ｔｒ２ 選択ＭＯＳトランジスタ Ｄｒ１，Ｄｒ２ 記憶ＭＯＳトランジスタ Ｒ１，Ｒ２ 抵抗 Ｉ 貫通電流

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8244 27/11 Ｈ０１Ｌ 27/10 ３８１ (72)発明者 渡部 憲佳 北海道亀田郡七飯町字中島145番地 日立 北海セミコンダクタ株式会社内 (72)発明者 吉崎 和夫 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内

Claims (5)

【特許請求の範囲】
1. 【請求項１】 複数のデータ線と複数のワード線との交
   差位置にメモリセルが配置されて成るメモリセルアレイ
   と、 夫々のワード線に１対１対応で設けられ、一対の動作電
   源の間に設けられた負荷トランジスタとスイッチングト
   ランジスタとの直列結合点の電圧を入力に受けて対応す
   るワード線を駆動する為の駆動回路と、 ワード線を選択する為の行アドレス信号をデコードし
   て、上記夫々のスイッチングトランジスタの制御端子に
   供給されるべき行アドレスデコード信号を形成すると共
   に、外部から供給される擬似バーンインテスト制御信号
   の所定の状態では行アドレス信号に拘らず全ての行アド
   レスデコード信号を選択レベルに強制する行アドレスデ
   コーダと、 上記擬似バーンインテスト制御信号の上記所定の状態に
   同期して夫々の負荷トランジスタへの電源の供給を停止
   させるパワースイッチトランジスタと、 を備えて成るものであることを特徴とする半導体記憶装
   置。
2. 【請求項２】 複数のデータ線と複数のワード線との交
   差位置にメモリセルが配置されて成るメモリセルアレイ
   と、 夫々のワード線に１対１対応で設けられ、一対の動作電
   源の間に設けられた負荷トランジスタと第１のスイッチ
   ングトランジスタとの直列結合点の電圧を入力に受けて
   対応するワード線を駆動する為の駆動回路と、 複数個の第１のスイッチングトランジスタを夫々１単位
   として各別に一方の動作電源に接続する複数個の第２の
   スイッチングトランジスタと、 ワード線を選択する為の行アドレス信号をデコードし
   て、上記各単位毎に共通であって夫々の単位を構成する
   第１のスイッチングトランジスタの制御端子に各別に供
   給されるべき第１の行アドレスデコード信号と、上記夫
   々の第２のスイッチングトランジスタの制御端子に各別
   に供給されるべき第２の行アドレスデコード信号とを形
   成すると共に、外部から供給される擬似バーンインテス
   ト制御信号の上記所定の状態では行アドレス信号に拘ら
   ず上記全ての第１及び第２の行アドレスデコード信号を
   選択レベルに強制する行アドレスデコーダと、 上記擬似バーンインテスト制御信号の所定の状態に同期
   して夫々の負荷トランジスタへの電源の供給を停止させ
   るパワースイッチトランジスタと、 を備えて成るものであることを特徴とする半導体記憶装
   置。
3. 【請求項３】 上記パワースイッチトランジスタは全て
   の負荷トランジスタが共有するトランジスタであること
   を特徴とする請求項１又は２記載の半導体記憶装置。
4. 【請求項４】 擬似バーンインテスト制御信号の上記所
   定の状態に同期してオフ状態に制御されるデータ線負荷
   トランジスタが夫々のデータ線に設けられて成るもので
   あることを特徴とする請求項１乃至３の何れか１項記載
   の半導体記憶装置。
5. 【請求項５】 夫々のデータ線と共通データ線との間に
   各別に設けられ、両者を選択的に導通させる為の列選択
   スイッチトランジスタと、 データ線を選択する為の列アドレス信号をデコードし
   て、上記夫々の列選択スイッチトランジスタの制御端子
   に供給されるべき列アドレスデコード信号を形成すると
   共に、外部から供給される擬似バーンインテスト制御信
   号の上記所定の状態では列アドレス信号に拘らず全ての
   列アドレスでコード信号を列選択スイッチトランジスタ
   の非選択レベルに強制する列アドレスデコーダと、 を設けて成るものであることを特徴とする請求項１乃至
   ４の何れか１項記載の半導体記憶装置。