JPH0722517A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 最上層の層間絶縁層の表面段差を低減する。 【構成】 シリコン基板１１の表面全面に絶縁層１３が
形成されている。絶縁層１３の上部表面に接するように
その上部表面上にシリコン層１が形成されている。この
シリコン層１には所定の間隔を介在して１対のソース／
ドレイン領域７が形成されている。１対のソース／ドレ
イン領域７に挟まれる領域上にはゲート絶縁層５を介在
してゲート電極３が形成されている。ソース／ドレイン
領域７に接続され、かつ絶縁層１３の上部表面に接して
延びるようにその上部表面上にビット線４１ａが形成さ
れている。層間絶縁層１９に形成されたコンタクトホー
ル１９ａを通じてソース／ドレイン領域７と接するよう
に下部電極層２１とキャパシタ絶縁層２３と上部電極層
２５とからなるキャパシタ３０が形成されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、より特定的には、ＳＯＩ（Silicon On
Insulator）構造を利用したＭＯＳ（Metal Oxide Semi
conductor ）トランジスタ（以下、ＳＯＩ−ＭＯＳＦＥ
Ｔとする。）を有する半導体装置およびその製造方法に
関するものである。

【０００２】

【従来の技術】近年、コンピュータなどの情報機器の目
覚ましい普及によって、半導体装置の需要が急速に拡大
している。また機能的には、大規模な記憶容量を有し、
かつ高速動作が可能なものが要求されている。これにと
もなって、半導体装置の高集積化および高速応答性ある
いは高信頼性に関する技術開発が進められている。

【０００３】半導体装置の中で、記憶情報のランダムな
入出力が可能なものとしてＤＲＡＭ（Dynamic Random A
cces Memory ）が一般的に知られている。このＤＲＡＭ
は、多数の記憶情報を蓄積する記憶領域であるメモリセ
ルアレイと、外部との入出力に必要な周辺回路とから構
成されている。

【０００４】以下、このＤＲＡＭの構成について説明す
る。図３０は、一般的なＤＲＡＭの構成を示すブロック
図である。

【０００５】図３０を参照して、ＤＲＡＭ６５０は、メ
モリセルアレイ６５１と、ロウアンドカラムアドレスバ
ッファ６５２と、ロウデコーダ６５３と、カラムデコー
ダ６５４と、センスリフレッシュアンプ６５５と、デー
タインバッファ６５６と、データアウトバッファ６５７
と、クロックジェネレータ６５８とを備えている。

【０００６】メモリセルアレイ６５１は記憶情報のデー
タ信号を蓄積する役割をなす。ロウアンドカラムアドレ
スバッファ６５２は、単位記憶回路を構成するメモリセ
ルを選択するためのアドレスバッファ信号を外部から受
ける役割をなす。ロウデコーダ６５３およびカラムデコ
ーダ６５４はアドレスバッファ信号を解読することによ
ってメモリセルを指定する役割をなす。センスリフレッ
シュアンプ６５５は、指定されたメモリセルに蓄積され
た信号を増幅して読出す役割をなす。データインバッフ
ァ６５６およびデータアウトバッファ６５７は、データ
を入力または出力する役割をなす。クロックジェネレー
タ６５８はクロック信号を発生する役割をなす。

【０００７】このように構成されるＤＲＡＭの半導体チ
ップ上において、メモリセルアレイ６５１は大きな面積
を占めている。また、このメモリセルアレイ６５１に
は、単位記憶情報を蓄積するためのメモリセルがマトリ
クス状に複数個配列されて形成されている。

【０００８】図３１は、メモリセルアレイの構成を説明
するための４ビット分の等価回路図である。図３１を参
照して、通常、メモリセルは１個のＭＯＳトランジスタ
６１０と、これに接続された１個のキャパシタ６３０と
から構成されている。このメモリセルは、１トランジス
タ１キャパシタ型のメモリセルとして広く知られてい
る。このような構成を有するメモリセルは、その構造が
簡単なためメモリセルアレイの集積度を向上させること
が容易であり、大容量のＤＲＡＭに広く用いられてい
る。

【０００９】図３２は、１トランジスタ１キャパシタ型
のメモリセルとしてＳＯＩ−ＭＯＳＦＥＴを用いた従来
の半導体装置を概略的に示す断面図である。また図３３
は、図３２のＨ−Ｈ線に沿う概略断面図である。図３２
と図３３を参照して、シリコン基板６１１の表面全面に
は、絶縁層６１３が形成されている。この絶縁層６１３
の表面上にはシリコン層６０１が島状に形成されてい
る。この絶縁層６１３上のシリコン層６０１を利用して
（すなわちＳＯＩ構造を利用して）ＭＯＳトランジスタ
６１０が形成されている。

【００１０】ＭＯＳトランジスタ６１０は、ゲート電極
６０３と、ゲート絶縁層６０５と、１対のソース／ドレ
イン領域６０７とを有している。１対のソース／ドレイ
ン領域６０７は、所定の距離を介在してシリコン層６０
１に形成されている。このソース／ドレイン領域６０７
は、ＬＤＤ（Lightly Doped Drain ）構造を有してい
る。すなわち、ソース／ドレイン領域６０７は、比較的
低濃度の不純物領域６０７ａと、比較的高濃度の不純物
領域６０７ｂとの２層構造より構成されている。この１
対のソース／ドレイン領域６０７に挟まれる領域上に、
ゲート絶縁層６０５を介在してゲート電極６０３が形成
されている。このゲート電極６０３の表面を覆うように
絶縁層６１７がシリコン層６０１上に形成されている。

【００１１】ＭＯＳトランジスタ６１０を覆うように絶
縁層６１３の表面全面に第１の層間絶縁層６１９が形成
されている。この第１の層間絶縁層６１９には、１対の
ソース／ドレイン領域６０７のいずれか一方に達するコ
ンタクトホール６１９ａが形成されている。このコンタ
クトホール６１９ａを通じてソース／ドレイン領域６０
７と電気的に接続されるようにキャパシタ６３０が形成
されている。

【００１２】キャパシタ６３０は、下部電極層６２１
と、キャパシタ絶縁層６２３と、上部電極層６２５とを
有している。下部電極層（ストレージノード）６２１
は、コンタクトホール６１９ａを通じてソース／ドレイ
ン領域６０７と接するように第１の層間絶縁層６１９上
に形成されている。この下部電極層６２１の表面上を覆
うようにキャパシタ絶縁層６２３が形成されている。こ
のキャパシタ絶縁層６２３を介在して下部電極層６２１
を覆うように上部電極層（セルプレート）６２５が形成
されている。

【００１３】キャパシタ６３０を覆うように第１の層間
絶縁層６１９の表面全面に第２の層間絶縁層６３１が形
成されている。第１および第２の層間絶縁層には、この
２層を突き抜けて１対のソース／ドレイン領域６０７の
いずれか他方に達するコンタクトホール６３１ａが設け
られている。このコンタクトホール６３１ａを通じてソ
ース／ドレイン領域６０７と接するようにビット線６４
１が第２の層間絶縁層６３１上に形成されている。

【００１４】ビット線６４１の表面を覆うように第２の
層間絶縁層６３１の表面全面に第３の層間絶縁層６４５
が形成されている。この第３の層間絶縁層６４５の表面
上に所望の形状にパターニングされた複数本のアルミニ
ウム配線層６３７が形成されている。

【００１５】

【発明が解決しようとする課題】上記のようなＳＯＩ−
ＭＯＳＦＥＴでは、絶縁層６１３の厚み分だけキャパシ
タ６３０、ビット線６４１の配線などとシリコン基板６
１１との間隔が長くなる。このため、配線−基板間の容
量、いわゆる配線容量が低減され、回路の動作速度が高
速化される。またＣＭＯＳに適用した場合にはラッチア
ップ現象を防ぐこともできる。さらにショートチャネル
効果の低減、電流駆動能力の向上、サブスレッショルド
特性の向上など種々の利点を有している。

【００１６】それゆえ、このＳＯＩ−ＭＯＳＦＥＴをＤ
ＲＡＭのメモリセルに適用した場合には、ソフトウエア
やラッチアップの抑制された、かつリフレッシュ特性の
向上された高信頼性のデバイスを得ることが可能とな
る。

【００１７】しかし、従来の半導体装置の構成では、Ｍ
ＯＳトランジスタ６１０、キャパシタ６３０、ビット線
６４１が各々異なる層の上に形成されている。このた
め、以下に述べる問題点があった。

【００１８】図３３を参照して、絶縁層６１３上にはシ
リコン層６０１が島状に形成されている。このため、シ
リコン層６０１と絶縁層６１３とにより段差が構成され
る。よって、この段差部を覆う第１の層間絶縁層６１９
には、下層の段差を反映して表面段差が生じる。

【００１９】この表面段差を有する第１の層間絶縁層６
１９の表面上に所望の形状にパターニングされた下部電
極層６２１が形成されており、この下部電極層６２１と
第１の層間絶縁層６１９とからも段差が構成されてい
る。すなわち、第１の層間絶縁層６１９の表面段差
に、、さらに下部電極層６３７により段差が付与され
る。このため、この段差部上を覆う第２の層間絶縁層６
３１には、第１の層間絶縁層６１９の表面段差よりも大
きい表面段差が生じる。このように素子や配線などの導
電層が多層化される場合、これらの導電層を絶縁する層
間絶縁層のうち上層の層間絶縁層ほどその表面段差が相
乗的に大きくなる。

【００２０】従来のメモリセル構造では、上述したよう
にＭＯＳトランジスタ６１０、キャパシタ６３０、ビッ
ト線６４１が各々異なる層上に形成され、これら導電層
が３層構造を有している。このため、最上層の層間絶縁
層６４５の表面段差は、上述の相乗効果によって非常に
大きくなる。このように大きな表面段差を有する層間絶
縁層６４５上において、配線層６３７をパターニングす
る場合、所望の形状にパターニングすることは困難を極
め、配線層６３７の断線や形状不良が生じる。

【００２１】図３４は、下層の表面段差が大きい場合に
配線層が断線や形状不良を生じる様子を説明するための
概略平面図である。また図３５は、図３４のＪ−Ｊ線に
沿う概略断面図である。

【００２２】図３４と図３５とを参照して、配線層をパ
ターニングにより形成する場合、まず第３の層間絶縁層
６４５全面に配線層となる導電層６３７が形成され、こ
の導電層６３７上にフォトレジスト６４７が塗布され
る。次に、フォトレジスト６４７の所望部分６４７ｂの
みが露光され、これにより所望形状のレジストパターン
６４７ａが形成される。

【００２３】しかし、このフォトレジスト６４７の露光
時において、露光されるべき領域６４７ｂの下層に表面
段差があると、本来露光されるべきでない領域６４７ａ
までが露光され、レジストパターンに形状不良が生じ
る。

【００２４】特に、図３４に示すように周囲を凸部に取
囲まれた凹部６４５ａでは、凸部と凹部６４５ａとの境
界の側壁部において露光光が反射する。これによって、
露光光が凹部６４５ａの中心部に集められる、いわゆる
凹面鏡化が生じる。この凹面鏡化が生じた場合、フォト
レジスト６４７のレジストパターンとなる部分６４７ａ
が大幅に露光されることとなる。このため、レジストパ
ターン６４７ａに大きなパターンの欠損などが生じ、レ
ジストパターン６４７ａの形状が劣化してしまう。

【００２５】この形状の劣化が生じたレジストパターン
６４７ａをマスクとして導電層６３７をエッチング除去
した場合、図３６の平面図に示すように部分的に線幅の
小さい形状不良の生じた配線層６３７が形成されること
となり、最悪の場合、配線層６３７は断線してしまう。
このように配線層６３７に形状不良が生じた場合、配線
層６３７の配線抵抗が増加し、また配線層６３７が断線
した場合には配線層６３７は配線として機能しなくなる
という問題点があった。

【００２６】本発明は、上記のような問題点を解決する
ためになされたもので、最上層の層間絶縁層の表面段差
を低減できる半導体装置およびその製造方法を提供する
ことを目的とする。

【００２７】

【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、第１の絶縁層と、半導体層と、第１およ
び第２の不純物領域と、ゲート電極層と、配線層と、第
２の絶縁層と、導電層とを備えている。半導体基板は主
表面を有している。第１の絶縁層は半導体基板の主表面
上に形成されている。半導体層は第１導電型であり、第
１の絶縁層の上部表面に接するように上部表面上に形成
されている。第１および第２の不純物領域は第２導電型
であり、所定の距離を介在して半導体層に形成されてい
る。ゲート電極層は第１および第２の不純物領域に挟ま
れる領域上にゲート絶縁層を介在して形成されている。
配線層は、第１の不純物領域に接続され、かつ第１の絶
縁層の上部表面に接して延在するように上部表面上に形
成されている。第２の絶縁層は半導体層と第１の導電層
とを覆うように第１の絶縁層上に形成され、かつ第２の
不純物領域に達する開口を有している。導電層は、開口
を通じて第２の不純物領域と接するように第２の絶縁層
上に形成されている。

【００２８】本発明の半導体装置の製造方法は以下の工
程を備えている。まず半導体基板の主表面上に第１の絶
縁層が形成される。そして第１の絶縁層の上部表面に接
するように上部表面上に第１導電型の半導体層が形成さ
れる。そして半導体層の一部表面上にゲート絶縁層を介
在してゲート電極層が形成される。そしてゲート電極層
の直下に位置する半導体層の領域を挟むように半導体層
に第１および第２の不純物領域が形成される。そして第
１の不純物領域に接続され、かつ第１の絶縁層の上部表
面に接して延在するように上部表面上に配線層が形成さ
れる。そして半導体層と第１の導電層とを覆い、かつ第
２の不純物領域に達する開口を有する第２の絶縁層が第
１の絶縁層上に形成される。そして開口を通じて第２の
不純物領域と接するように第２の絶縁層上に導電層が形
成される。

【００２９】

【作用】本発明の半導体装置では、半導体層と配線層と
が絶縁層の上部表面に接するようにその上部表面上に形
成されている。すなわち、半導体層と配線層とは同一層
上に形成されている。このため、半導体層と配線層との
間に層間絶縁層は不要となり、その分、多層化によって
層間絶縁層の表面段差が相乗的に大きくなることは抑制
される。ゆえに、最上層に形成される層間絶縁層の表面
段差を小さくすることができ、その層間絶縁層の表面上
における配線層のパターニングも精度良く行なうことが
できる。したがって、パターニングによって配線層に形
状不良や断線の生じることが防止され得る。

【００３０】

【実施例】以下、本発明の実施例を図に基づいて説明す
る。

【００３１】図１は、本発明の第１の実施例における半
導体装置の構成を示すメモリセルアレイ内の部分平面図
である。図２は図１のＡ−Ａ線に沿う概略断面図であ
り、図３は図１と図２のＢ−Ｂ線に沿う概略断面図であ
る。

【００３２】主に図１を参照して、メモリセル内には、
複数本のワード線Ｗ．Ｌ．_m 、Ｗ．Ｌ．_m+1 、…、Ｗ．
Ｌ．_m+i と複数本のビット線Ｂ．Ｌ．_n 、Ｂ．
Ｌ．_n+1 、…、Ｂ．Ｌ．_n+j とが互いに直交するように
配置されている。すなわち、複数本のワード線は行方向
に延び、かつ複数本のビット線は列方向に延びている。
この各ワード線３とビット線４１ａとの交差部付近には
メモリセルが配置されている。このメモリセルは、１ト
ランジスタ１キャパシタ型のメモリセルであり、トラン
ジスタ１０とキャパシタ（図示せず）とから構成されて
いる。

【００３３】主に図２と図３を参照して、シリコン基板
１１の表面全面には絶縁層１３が５０００Å程度の厚み
で形成されている。この絶縁層１３の表面上には複数個
のシリコン層１が互いに所定の間隔を介在してマトリク
ス状に配置・形成されている。また各シリコン層１は１
０００Å程度の厚みで、かつ島状に形成されている。シ
リコン層１の周辺を取囲むようにシリコン窒化物層１５
ａが形成されている。またシリコン層は、シリコン窒化
物層１５ａから露出する側壁を有する切欠き部１ａを有
している。この切欠き部１ａにおいてシリコン層６０１
はビット線４１ａと接している。ビット線４１ａは、不
純物が注入された多結晶シリコン層（以下、ドープト多
結晶シリコンとする）により形成されている。

【００３４】各シリコン層１間の溝６１内はシリコン窒
化物層１５ａにより埋込まれている。また各シリコン層
１間の溝６３内は、シリコン窒化物のサイドウォール１
５ａとビット線４１ａとにより埋込まれている。すなわ
ち、島状に形成された複数個のシリコン層１によって形
成される溝６１、６３はシリコン窒化膜１５ａとビット
線４１ａとにより埋込まれているため、シリコン層１間
での段差は低減されている。この絶縁層１３上のシリコ
ン層１を利用して（すなわちＳＯＩ構造を利用して）Ｍ
ＯＳトランジスタ１０が形成されている。

【００３５】ＭＯＳトランジスタ１０は、ゲート電極３
と、ゲート絶縁層５と、１対のソース／ドレイン領域７
とを有している。この１対のソース／ドレイン領域７
は、互いに所定の間隔を介してシリコン層１内に形成さ
れている。１対のソース／ドレイン領域７は、ＬＤＤ構
造を有している。すなわち、ソース／ドレイン領域７
は、比較的低濃度の不純物領域７ａと比較的高濃度の不
純物領域７ｂとの２層構造よりなっている。この１対の
ソース／ドレイン領域７に挟まれる領域上には、１５０
Å程度の厚みのゲート絶縁層５を介在してゲート電極３
が形成されている。このゲート電極３の厚みは２０００
Å程度である。

【００３６】このゲート電極３とビット線４１ａと交差
する部分においては、ゲート電極３とビット線４１ａと
の間に１５０Å程度の膜厚を有する絶縁層４３があり、
これによりゲート電極３とビット線４１ａとの絶縁がな
されている。１対のソース／ドレイン領域７のいずれか
一方には、シリコン層１に設けられた切欠き部１ａを通
じてビット線４１ａが接続されている。ゲート電極３の
表面を覆うように絶縁層１７がシリコン層１上に形成さ
れている。ゲート電極３の上部表面上に形成される絶縁
層１７の厚みは２０００Å程度である。

【００３７】ＭＯＳトランジスタ１０を覆うように基板
全面に第１の層間絶縁層１９が形成されている。この第
１の層間絶縁層１９には、１対のソース／ドレイン領域
７のいずれか他方に達するコンタクトホール１９ａが形
成されている。このコンタクトホール１９ａを通じてソ
ース／ドレイン領域７と電気的に接続するようにキャパ
シタ３０が形成されている。

【００３８】キャパシタ３０は、下部電極層２１と、キ
ャパシタ絶縁層２３と、上部電極層２５とを有してい
る。下部電極層２１は、コンタクトホール１９ａを通じ
てソース／ドレイン領域７と接するように第１の層間絶
縁層１９上に形成されている。この下部電極層２１の厚
みは２０００Å程度である。下部電極層２１の表面全面
を覆うようにキャパシタ絶縁層２３が形成されている。
このキャパシタ絶縁層２３は、たとえばシリコン酸化物
層とシリコン窒化物層との２層構造よりなり、この場合
においてシリコン酸化物層とシリコン窒化物層との厚み
は各々１５０Åと１００Åである。キャパシタ絶縁層２
３を介在して下部電極層２１を覆うように上部電極層２
５が３０００Å程度の厚みで形成されている。

【００３９】このキャパシタ３０を覆うように第２の層
間絶縁層３１が形成されている。この第２の層間絶縁層
３１の表面上には所望の形状にパターニングされた複数
本のアルミニウム配線層３７が形成されている。

【００４０】次に、本発明の第１の実施例における半導
体装置の製造方法について説明する。

【００４１】図４と図５は、本発明の第１の実施例にお
ける半導体装置の製造方法においてＳＯＩ構造を形成す
る工程を示す概略断面図である。また図６〜図２１は、
本発明の第１の実施例における半導体装置の製造方法を
工程順に示す概略断面図である。なお、図６〜図２１の
各図において（ａ）は図１のＡ−Ａ線に沿う概略断面図
を示し、（ｂ）は図１のＢ−Ｂ線に沿う概略断面図を示
し、（ｃ）は図１の部分平面図を示している。

【００４２】まず図４を参照して、シリコン基板１１が
準備される。図５を参照して、シリコン基板１１を５０
０〜６００℃に加熱した状態で、シリコン基板１の上面
から酸素イオンが注入される。この注入条件は、たとえ
ば加速エネルギー２００ｋｅＶ、ドーズ量２．０×１０
¹⁸／ｃｍ² である。酸素イオンの注入でシリコン基板１
と酸素イオンとが反応し、シリコン酸化物よりなる絶縁
層１３が形成される。この絶縁層１３は、シリコン基板
１の上部表面から１０００〜６０００Åの深さ位置に形
成されるため、絶縁層１３上には１０００Å程度の厚み
を有するシリコン層１が存在することとなる。この後、
たとえば１３００℃以上の高温で、Ａｒ／Ｏ₂ 雰囲気中
で５時間程度の熱処理が行なわれる。これにより、酸素
イオンの注入で生じた欠陥が消失し結晶性が回復するこ
とにより、単結晶よりなるシリコン層１が形成される。

【００４３】図６（ａ）、（ｂ）、（ｃ）を参照して、
フォトリソグラフィ法およびエッチング法を用いてシリ
コン層１が所望の形状にパターニングされる。これによ
り、複数個のシリコン層１が、切欠き部１ａを有するよ
うに島状に形成される。また島状に形成されるため、各
シリコン層１間には溝６１、６３が形成される。

【００４４】図７（ａ）、（ｂ）、（ｃ）を参照して、
基板１１の表面全面にＣＶＤ法にてシリコン窒化物層１
５が１．２μｍ以上の厚みで形成される。この後、シリ
コン窒化物層１５に全面異方性エッチングが施される。

【００４５】図８（ａ）、（ｂ）、（ｃ）を参照して、
この全面異方性エッチングにより、シリコン層１間の溝
６１と切欠き部１ａとがシリコン窒化物層１５ａにより
埋込まれる。これに対してシリコン層１間の溝６３は完
全には埋込まれず、シリコン層１の側壁にサイドウォー
ルスペーサ状にシリコン窒化膜１５ａが残存する。

【００４６】なお、溝６１や切欠き部１ａのようにその
溝内部を完全に埋込むには、埋込むべき溝１ａ、６１の
幅Ｔ₁ 、Ｔ₂ の２分の１以上の膜厚でシリコン窒化物層
１５を形成すればよい。具体的には、溝６１と切欠き部
１ａの幅Ｔ₁ 、Ｔ₂ が０．６μｍの場合には、シリコン
窒化膜１５を１．２μｍ以上の厚みで積んだ後にオーバ
エッチングを施せばよい。

【００４７】図９（ａ）、（ｂ）、（ｃ）を参照して、
基板１１の表面全面にフォトレジスト５１が塗布され
る。このフォトレジスト５１に露光処理などによって、
切欠き部１ａの上部にホールパターン５１ａが形成され
る。このレジストパターン５１をマスクとしてホールパ
ターン１ａより露出するシリコン窒化膜１５ａにエッチ
ングが施される。このエッチングは、シリコン層１の厚
みに対して１００％のオーバエッチングのドライエッチ
ングかもしくは弗酸（ＨＦ）を用いたウエットエッチン
グにより行なわれる。

【００４８】図１０（ａ）、（ｂ）、（ｃ）を参照し
て、これにより切欠き部１ａ内を満たしていたシリコン
窒化膜１５ａがエッチング除去され、切欠き部１ａにお
いてシリコン層１の側壁が露出する。この後、レジスト
パターン５１が除去される。次に基板１１の表面全面に
ドープト多結晶シリコン層４１が形成される。このドー
プト多結晶シリコン層４１の表面全面に異方性エッチン
グが施される。

【００４９】図１１（ａ）、（ｂ）、（ｃ）を参照し
て、このエッチングにより、切欠き部１ａと溝６３を埋
込むビット線４１ａが形成される。このビット線４１ａ
は、切欠き部１ａにおいてシリコン層１の側壁に接す
る。この後、熱酸化処理によりシリコン層１の上部表面
と多結晶シリコンよりなるビット線４１ａの上部表面と
に１５０Å程度の厚みでシリコン酸化膜５および４３が
形成される。

【００５０】図１２（ａ）、（ｂ）を参照して、溝６
１、６３および切欠き部１ａがシリコン窒化膜１５ａと
ビット線４１ａとにより埋込まれ、その上部表面が平坦
化された基板全面上にドープト多結晶シリコン層３がＣ
ＶＤ法にて２０００Å程度の厚みで形成される。またド
ープト多結晶シリコン層３の表面全面にＣＶＤ法にてシ
リコン酸化物層１７ａが２０００Å程度の厚みで形成さ
れる。

【００５１】図１３（ａ）、（ｂ）を参照して、シリコ
ン酸化物層１７ａの表面上に所望の形状を有するレジス
トパターン５３が形成される。このレジストパターン５
３をマスクとしてシリコン酸化物層１７ａおよびドープ
ト多結晶シリコン層３が順次エッチング除去されてパタ
ーニングされる。このパターニングにより、ドープト多
結晶シリコンよりなるゲート電極３が形成される。この
後、レジストパターン５３が除去される。

【００５２】図１４（ａ）、（ｂ）を参照して、シリコ
ン酸化物層１７ａとゲート電極３とをマスクとしてシリ
コン層１にイオン注入が施される。このイオン注入によ
り、ゲート電極３の下側領域を挟むように１対の比較的
低濃度の不純物領域７ａが形成される。

【００５３】図１５（ａ）、（ｂ）を参照して、基板の
表面全面にシリコン酸化物層１７ｂがＣＶＤ法により形
成される。このシリコン酸化物層１７ｂの全面に異方性
エッチングが施される。

【００５４】図１６（ａ）、（ｂ）を参照して、この異
方性エッチングにより、ゲート電極３およびシリコン酸
化物層１７ａの側壁を覆うようにサイドウォール１７ｂ
が形成される。このシリコン酸化物層１７ａと１７ｂと
によりゲート電極３の表面を覆う絶縁層１７が構成され
る。この絶縁層１７とゲート電極３とをマスクとしてシ
リコン層１に再度、イオン注入が施される。このイオン
注入により、絶縁層１７の下側領域を挟むように１対の
比較的高濃度の不純物領域７ｂが形成される。この比較
的高濃度の不純物領域７ｂと比較的低濃度の不純物領域
７ａとによりＬＤＤ構造をなすソース／ドレイン領域７
が構成される。この１対のソース／ドレイン領域７とゲ
ート絶縁膜５とゲート電極３とによりＭＯＳトランジス
タ１０が構成される。

【００５５】図１７（ａ）、（ｂ）を参照して、ＭＯＳ
トランジスタ１０を覆うように基板の表面全面に４００
０Å程度の厚みで第１の層間絶縁層１９がたとえばシリ
コン酸化物により形成される。

【００５６】図１８（ａ）、（ｂ）を参照して、第１の
層間絶縁層１９の表面全面にフォトレジスト５５が塗布
される。このフォトレジスト５５が露光処理などにより
パターニングされる。このレジストパターン５５をマス
クとして第１の層間絶縁層１９に異方性エッチングが施
され、これにより０．６μｍ程度の開口径を有するコン
タクトホール１９ａが形成される。このコンタクトホー
ル１９ａからは、１対のソース／ドレイン領域７のいず
れか一方の表面が露出する。この後、レジストパターン
５５が除去される。

【００５７】図１９（ａ）、（ｂ）を参照して、コンタ
クトホール１９ａを通じてソース／ドレイン領域７と接
するように第１の層間絶縁層１９の表面全面にドープト
多結晶シリコン層２１が２０００Å程度の厚みで形成さ
れる。このドープト多結晶シリコン層２１の表面上に所
望の形状を有するレジストパターン５７が形成される。
このレジストパターン５７をマスクとしてドープト多結
晶シリコン層２１がエッチングによりパターニングされ
る。このパターニングによって、ソース／ドレイン領域
７と接する下部電極層２１が形成される。この後、レジ
ストパターン５７が除去される。

【００５８】図２０（ａ）、（ｂ）を参照して、下部電
極層２１の表面全面を覆うようにキャパシタ絶縁層２３
が形成される。このキャパシタ絶縁層２３は、シリコン
酸化物層とシリコン窒化物層が各々ＣＶＤ法により１５
０Å、１００Å程度の厚みで堆積されることによって形
成される。このキャパシタ絶縁層２３を介在して下部電
極層２１を覆うようにドープト多結晶シリコン層よりな
る上部電極層２５がＣＶＤ法にて３０００Å程度の厚み
で形成される。この下部電極層２１とキャパシタ絶縁層
２３と上部電極層２５とによりキャパシタ３０が構成さ
れる。

【００５９】図２１（ａ）、（ｂ）を参照して、キャパ
シタ３０を覆うように第２の層間絶縁層３１が１０００
０Å程度の厚みで形成される。この層間絶縁層３１の表
面上に表面の平坦化のためレジスト膜（図示せず）が形
成される。このレジスト膜は、ＳＯＧ（Spin On Glass
）膜を塗布することによって形成された膜であっても
よい。この後、レジスト膜およびシリコン酸化物層３１
にエッチバックが施される。これにより、その表面が比
較的平坦にされ、かつ最も膜厚の厚い部分で７０００Å
の厚みを有する第２の層間絶縁層３１が形成される。こ
の第２の層間絶縁層３１の表面上にアルミニウム層がス
パッタ法にて５０００Å程度の厚みで形成される。この
後、アルミニウム層がフォトリソグラフィ法およびドラ
イエッチング法によりパターニングされる。これによっ
て、所望の形状を有するアルミニウム配線層３７が形成
される。

【００６０】本実施例では、シリコン層１とビット線４
１ａとが絶縁層１３の上部表面に接するようにその上部
表面上に形成されている。すなわち、シリコン層１とビ
ット線４１ａとは同一層上に形成されている。それゆえ
従来の半導体装置の構成に比較してシリコン層１とビッ
ト線４１ａとの間の層間絶縁層を一層省略することが可
能となる。このため、本実施例の半導体装置の構成にお
いては、多層化によって層間絶縁層の表面段差が相乗的
に大きくなることは層間絶縁層を一層省略できた分だけ
抑制され得る。ゆえに、最上層の層間絶縁層３１の表面
段差を小さくすることができ、その層間絶縁層の表面上
における配線層３７のパターニングも精度良く行なうこ
とができる。したがって、パターニングによって配線層
に形状不良や断線の生じることが防止され得る。

【００６１】また本実施例のようにＳＯＩ−ＭＯＳＦＥ
Ｔ１０を用いた場合、各シリコン層１は島状に形成され
るため、各シリコン層１内に溝６１、６３による段差が
生じてしまう。しかし、溝６１はシリコン窒化物層１５
ａによって、溝６３はシリコン窒化物層１５ａとビット
線４１ａとによって各々埋込まれている。また溝６１、
６３内に埋込まれたシリコン窒化物層１５ａとビット線
４１ａとの上部表面は各シリコン層１の上部表面と実質
的に同一平面をなしている。このため、各シリコン層１
間の溝による段差は低減され、実質的に平坦な表面が実
現される。

【００６２】このように本実施例では、各シリコン層１
間の溝による段差が低減されるため、その分だけ最上層
の層間絶縁層３１の表面段差を小さくすることができ
る。

【００６３】さらに、各シリコン層１間の溝による段差
が低減されるため、各シリコン層１上を延在するゲート
電極層３のパターニング時の精度も向上する。このた
め、ゲート電極層３に形状不良や断線が生じにくくな
り、所望の特性を有するＭＯＳトランジスタ１０を作製
することが容易となる。

【００６４】なお、本実施例においては、シリコン層１
に切欠き部１ａを設けている。また、その切欠き部１ａ
においてビット線４１ａとシリコン層１に形成されたソ
ース／ドレイン領域７とが接触する構成としている。し
かし、本発明はこれに限定されるものではない。以下、
シリコン層に切欠き部を設けないでシリコン層内のソー
ス／ドレイン領域とビット線とを接続させた構成を第２
および第３の実施例として説明する。

【００６５】図２２は、本発明の第２の実施例における
半導体装置の構成を図１に対応する平面で示す部分平面
図である。また図２３は図２２のＣ−Ｃ線に沿う概略断
面図である。

【００６６】図２２と図２３を参照して、シリコン層１
０１には切欠き部は設けられていない。ただシリコン層
１０１の周囲を取囲むシリコン窒化物層１５ａに一部切
欠き部が設けられている。このシリコン窒化物層１５ａ
の切欠き部においてシリコン層１０１の側壁が一部露出
している。この露出するシリコン層１０１の側壁にビッ
ト線１４１ａが接している。これにより、両トランジス
タ１０が共有するシリコン層１０１内のソース／ドレイ
ン領域７とビット線１４１ａとが電気的に接続される。

【００６７】これ以外の構成については第１の実施例の
構成とほぼ同様であるためその説明は省略する。

【００６８】図２４は、本発明の第３の実施例における
半導体装置の構成を図１に対応する平面で示す部分平面
図である。また図２５は、図２４のＤ−Ｄ線に沿う概略
断面図である。

【００６９】図２４と図２５を参照して、シリコン層２
０１には切欠き部は設けられていない。またシリコン層
２０１の周囲を取囲むシリコン窒化物層１５ａにも切欠
き部は設けられていない。ビット線２４１ａは各シリコ
ン層２０１間の溝内を埋め込むように形成されている。
このシリコン層２０１とビット線２４１ａ上に導電層２
４２が所望の形状で形成されている。この導電層２４２
によりシリコン層２０１に形成されたソース／ドレイン
領域７とビット線２４１ａとが電気的に接続されてい
る。

【００７０】これ以外の構成については第１の実施例と
ほぼ同様であるためその説明は省略する。

【００７１】また、第１、第２および第３の実施例にお
いては、本発明を１トランジスタ１キャパシタ型のメモ
リセルに適用した場合について述べた。しかし、本発明
はこれに限定されず、単に、トランジスタと配線層との
接続構造に用いてもよい。以下、トランジスタとそれに
接続される配線層との接続構造に本発明を適用した構成
を第４の実施例として従来例と比較しながら説明する。

【００７２】図２６は、従来のＭＯＳトランジスタと配
線層との接続構造を示す概略平面図である。また図２７
は図２６のＥ−Ｅ線に沿う概略断面図である。

【００７３】図２６と図２７を参照して、シリコン基板
３１１の表面全面に層間絶縁層３１３が形成されてい
る。この層間絶縁層３１３の表面上にシリコン層３０１
が島状に形成されている。このＳＯＩ構造を利用してＭ
ＯＳトランジスタ３１０は形成されている。

【００７４】ＭＯＳトランジスタ３１０は、ゲート電極
３０３と、ゲート絶縁層３０５と、１対のソース／ドレ
イン領域３０７とを有している。１対のソース／ドレイ
ン領域３０７は所定の間隔を介在してシリコン層３０１
に形成されている。このソース／ドレイン領域３０７は
比較的低濃度の不純物領域３０７ａと比較的高濃度の不
純物領域３０７ｂとの２層構造、いわゆるＬＤＤ構造を
有している。１対のソース／ドレイン領域３０７に挟ま
れる領域上にはゲート絶縁層３０５を介在してゲート電
極３０３が形成されている。このゲート電極３０３を覆
うように絶縁層３１７が形成されている。

【００７５】ＭＯＳトランジスタ３１０を覆うように絶
縁層３１３の表面全面には層間絶縁層３１９が形成され
ている。この層間絶縁層３１９には、１対のソース／ド
レイン領域３０７のいずれか一方に達するコンタクトホ
ール３１９ａが形成されている。このコンタクトホール
３１９ａを充填するように導電層よりなるプラグ層３２
１が形成されている。このプラグ層３２１の上部表面に
接するようにバリア層３２３を介在して配線層３２３が
第１の層間絶縁層３１９上に形成されている。

【００７６】この配線層３２５を覆うように第１の層間
絶縁層３１９の表面全面には第２の層間絶縁層３２７が
形成されている。この第１と第２の層間絶縁層３１９、
３２７には、この２層を突き抜け、１対のソース／ドレ
イン領域３０７のいずれか他方に達するコンタクトホー
ル３１９ｂが形成されている。このコンタクトホール３
１９ｂを埋込むように導電層よりなるプラグ層３３１が
形成されている。このプラグ層３３１の上部表面に接す
るようにバリア層３３３を介在して第２の配線層３３５
が第２の層間絶縁層３２７上に形成されている。

【００７７】このようにソース／ドレイン領域３０７に
接続される各配線層３２５と３３５とが異なる層上に形
成される場合には、従来の構成では第１および第２の層
間絶縁層３１９、３２７の２層が必要となる。このた
め、上層の第２の層間絶縁層３２７においては、その表
面段差が比較的大きくなる。よって、配線層３３５のパ
ターニングが上述と同様精度良く行なうことが困難とな
る。

【００７８】図２８は、本発明の第４の実施例における
半導体装置の構成を概略的に示す平面図である。また図
２９は、図２８のＦ−Ｆ線に沿う概略断面図である。

【００７９】図２８と図２９を参照して、本実施例の半
導体装置においては、シリコン基板４０１上に絶縁層４
１３を介在して形成されたシリコン層４０１に、ゲート
電極４０３とゲート絶縁層４０５と１対のソース／ドレ
イン領域４０７とを有するＳＯＩ−ＭＯＳＦＥＴ４１０
が形成されている。シリコン層４０１は絶縁層４１３の
上部表面に接して形成されている。また、このシリコン
層４０１の側壁に接し、それによってソース／ドレイン
領域４０７と接する第１の配線層４２０も絶縁層４１３
の上部表面に接して延びるように形成されている。すな
わち、シリコン層４０１のソース／ドレイン領域に接続
される第１の配線層４２０は、シリコン層４０１と同一
層上に形成されている。

【００８０】なおこれ以外の構成については図２６、図
２７に示す構成とほぼ同様であるためその説明は省略す
る。

【００８１】このように、第１の配線層４２０がシリコ
ン層４０１と同一層上に形成されているため、シリコン
層４０１と第１の配線層４２０との間に層間絶縁層は不
要となる。それゆえ、層間絶縁層が一層不要となった
分、多層化によって層間絶縁層の表面段差が相乗的に大
きくなることは抑制される。ゆえに、層間絶縁層４１９
の表面段差は図２７に示す第２の層間絶縁層３２７の表
面段差より小さくすることができる。このため、この層
間絶縁層４１９の表面上にバリア層４３３を介在して形
成される第２の配線層４３５のパターニングも精度良く
行なうことができる。したがって、パターニングによっ
て第２の配線層４３５に形状不良や断線の生じることが
防止され得る。

【００８２】なお、第１、第２および第３の実施例にお
いてはシリコン層とビット線とが接続される構成につい
て説明したが、ビット線とシリコン層とが一体形状をな
していてもよい。また第４の実施例においてもシリコン
層と第１の配線層とを接触させた構成について説明した
が、シリコン層と第１の配線層とが一体形状を有してい
てもよい。

【００８３】

【発明の効果】本発明の半導体装置では、半導体層と配
線層とが絶縁層の上部表面に接するようにその上部表面
上に形成されている。すなわち、半導体層と配線層とは
同一層上に形成されている。このため、最上層に形成さ
れる層間絶縁層の表面段差を小さくすることができ、そ
の層間絶縁層の表面上における配線層のパターニングを
精度良く行なうことができる。したがって、配線層の形
状不良や断線を防止することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における半導体装置の構
成を示すメモリセルアレイ内の部分平面図である。

【図２】図１のＡ−Ａ線に沿う概略断面図である。

【図３】図１、図２のＢ−Ｂ線に沿う概略断面図であ
る。

【図４】本発明の第１の実施例における半導体装置の製
造方法の第１工程を示す概略断面図である。

【図５】本発明の第１の実施例における半導体装置の製
造方法の第２工程を示す概略断面図である。

【図６】本発明の第１の実施例における半導体装置の製
造方法の第３工程を示す概略断面図（ａ）、（ｂ）と部
分平面図（ｃ）である。

【図７】本発明の第１の実施例における半導体装置の製
造方法の第４工程を示す概略断面図（ａ）、（ｂ）と部
分平面図（ｃ）である。

【図８】本発明の第１の実施例における半導体装置の製
造方法の第５工程を示す概略断面図（ａ）、（ｂ）と部
分平面図（ｃ）である。

【図９】本発明の第１の実施例における半導体装置の製
造方法の第６工程を示す概略断面図（ａ）、（ｂ）と部
分平面図（ｃ）である。

【図１０】本発明の第１の実施例における半導体装置の
製造方法の第７工程を示す概略断面図（ａ）、（ｂ）と
部分平面図（ｃ）である。

【図１１】本発明の第１の実施例における半導体装置の
製造方法の第８工程を示す概略断面図（ａ）、（ｂ）と
部分平面図（ｃ）である。

【図１２】本発明の第１の実施例における半導体装置の
製造方法の第９工程を示す概略断面図（ａ）、（ｂ）で
ある。

【図１３】本発明の第１の実施例における半導体装置の
製造方法の第１０工程を示す概略断面図（ａ）、（ｂ）
である。

【図１４】本発明の第１の実施例における半導体装置の
製造方法の第１１工程を示す概略断面図（ａ）、（ｂ）
である。

【図１５】本発明の第１の実施例における半導体装置の
製造方法の第１２工程を示す概略断面図（ａ）、（ｂ）
である。

【図１６】本発明の第１の実施例における半導体装置の
製造方法の第１３工程を示す概略断面図（ａ）、（ｂ）
である。

【図１７】本発明の第１の実施例における半導体装置の
製造方法の第１４工程を示す概略断面図（ａ）、（ｂ）
である。

【図１８】本発明の第１の実施例における半導体装置の
製造方法の第１５工程を示す概略断面図（ａ）、（ｂ）
である。

【図１９】本発明の第１の実施例における半導体装置の
製造方法の第１６工程を示す概略断面図（ａ）、（ｂ）
である。

【図２０】本発明の第１の実施例における半導体装置の
製造方法の第１７工程を示す概略断面図（ａ）、（ｂ）
である。

【図２１】本発明の第１の実施例における半導体装置の
製造方法の第１８工程を示す概略断面図（ａ）、（ｂ）
である。

【図２２】本発明の第２の実施例における半導体装置の
構成を概略的に示す平面図である。

【図２３】図２２のＣ−Ｃ線に沿う概略断面図である。

【図２４】本発明の第３の実施例における半導体装置の
構成を概略的に示す平面図である。

【図２５】図２４のＤ−Ｄ線に沿う概略断面図である。

【図２６】従来のＭＯＳトランジスタとそれに接続され
る配線層との接続構造を概略的に示す平面図である。

【図２７】図２６のＥ−Ｅ線に沿う概略断面図である。

【図２８】本発明の第４の実施例における半導体装置の
構成を概略的に示す平面図である。

【図２９】図２８のＦ−Ｆ線に沿う概略断面図である。

【図３０】一般的なＤＲＡＭのブロック図である。

【図３１】メモリセルアレイの構成を説明するための４
ビット分の等価回路図である。

【図３２】従来の半導体装置の構成を概略的に示す断面
図である。

【図３３】図３２のＨ−Ｈ線に沿う概略断面図である。

【図３４】従来の半導体装置において配線層に断線や形
状不良が生じる様子を説明するための概略平面図であ
る。

【図３５】図３４のＪ−Ｊ線に沿う概略断面図である。

【図３６】従来の半導体装置において配線層に形状不良
が生じた様子を示す概略平面図である。

【符号の説明】

１、１０１、２０１、４０１ シリコン層 ３、４０３ ゲート電極 ５、４０５ ゲート絶縁層 ７、４０７ ソース／ドレイン領域 １０、４１０ ＭＯＳトランジスタ １１、４１１ シリコン基板 １３、４１３ 絶縁層 １９ 第１の層間絶縁層 １９ａ コンタクトホール ２１ 下部電極層 ２３ キャパシタ絶縁層 ２５ 上部電極層 ３０ キャパシタ ４１ａ、１４１ａ、２４１ａ ビット線 ４１９ 層間絶縁層 ４１９ａ コンタクトホール ４２０ 第１の配線層 ４３１ プラグ層 ４３５ 第２の配線層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/786 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｇ 9056−4Ｍ 29/78 ３１１ Ｃ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面上に形成された第１の絶縁層
   と、 前記第１の絶縁層の上部表面に接するように前記上部表
   面上に形成された第１導電型の半導体層と、 所定の距離を介在して前記半導体層に形成された第２導
   電型の第１および第２の不純物領域と、 前記第１および第２の不純物領域に挟まれる領域上にゲ
   ート絶縁層を介在して形成されたゲート電極層と、 前記第１の不純物領域に接続され、かつ前記第１の絶縁
   層の上部表面に接して延在するように前記上部表面上に
   形成された配線層と、 前記半導体層と前記第１の導電層とを覆うように前記第
   １の絶縁層上に形成され、かつ前記第２の不純物領域に
   達する開口を有する第２の絶縁層と、 前記開口を通じて前記第２の不純物領域と接するように
   前記第２の絶縁層上に形成された導電層とを備えた、半
   導体装置。
2. 【請求項２】 半導体基板の主表面上に第１の絶縁層を
   形成する工程と、 前記第１の絶縁層の上部表面に接するように前記上部表
   面上に第１導電型の半導体層を形成する工程と、 前記半導体層の一部表面上にゲート絶縁層を介在してゲ
   ート電極層を形成する工程と、 前記ゲート電極層の直下に位置する前記半導体層の領域
   を挟むように前記半導体層に第１および第２の不純物領
   域を形成する工程と、 前記第１の不純物領域に接続され、かつ前記第１の絶縁
   層の上部表面に接して延在するように前記上部表面上に
   配線層を形成する工程と、 前記半導体層と前記第１の導電層とを覆い、かつ前記第
   ２の不純物領域に達する開口を有する第２の絶縁層を前
   記第１の絶縁層上に形成する工程と、 前記開口を通じて前記第２の不純物領域と接するように
   前記第２の絶縁層上に導電層を形成する工程とを備え
   た、半導体装置の製造方法。