JP2003124345A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】 （修正有）
【課題】 メモリのトランスファゲートとして用いて
も、パスゲートリークによるデータの消失が起こりにく
い半導体装置を提供する。 【解決手段】 シリコン層32に形成した部分空乏型のト
ランジスタをメモリの回路に用いる。前記トランジスタ
は、body領域の電位をwellコンタクトにより固定できる
ため、パスゲートリークが発生しない。したがって、メ
モリのトランスファゲートとして使用しても、セルデー
タの情報を確実に保持できる効果がある。そして、シリ
コン層31に形成した完全空乏型のトランジスタをロジッ
クの回路に用いる。該トランジスタは、互いに素子分離
されており、Vtを部分空乏型のトランジスタよりも低く
設定できるので、低電圧で動作できる効果がある。ま
た、その半導体装置を製造するにあたって、シリコン層
32の膜厚がシリコン層31の膜厚よりも厚くなるので、シ
リコン層32に形成したトランジスタにおいてwellコンタ
クトをとりやすいという利点がある。
も、パスゲートリークによるデータの消失が起こりにく
い半導体装置を提供する。 【解決手段】 シリコン層32に形成した部分空乏型のト
ランジスタをメモリの回路に用いる。前記トランジスタ
は、body領域の電位をwellコンタクトにより固定できる
ため、パスゲートリークが発生しない。したがって、メ
モリのトランスファゲートとして使用しても、セルデー
タの情報を確実に保持できる効果がある。そして、シリ
コン層31に形成した完全空乏型のトランジスタをロジッ
クの回路に用いる。該トランジスタは、互いに素子分離
されており、Vtを部分空乏型のトランジスタよりも低く
設定できるので、低電圧で動作できる効果がある。ま
た、その半導体装置を製造するにあたって、シリコン層
32の膜厚がシリコン層31の膜厚よりも厚くなるので、シ
リコン層32に形成したトランジスタにおいてwellコンタ
クトをとりやすいという利点がある。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置、およ
びその製造方法に関するものである。
びその製造方法に関するものである。
【０００２】
【従来の技術】将来における低電圧・低消費電力LSIの
開発において、Silicon On Insulator（以下SOI）技術
への注目が高まっている。SOI技術とは、絶縁層の上に
形成したシリコン層にトランジスタなどの素子を形成す
る技術である。この技術を用いて製造された半導体装置
は、従来の半導体装置よりも低電圧で動作し、消費電力
が少ないという利点がある。現在のSOI技術を使用した
アプリケーションとしては、CMOS等を主に搭載した Log
ic系の製品が主流であり、DRAMをはじめとするメモリ系
の製品にSOI技術を適用することはあまり行われていな
い。しかしながら、メモリにおいても低電圧・低消費電
力への要求はある。そして、シリコン基板上にトランジ
スタなどの素子を形成する従来のbulk型のトランジスタ
を用いて現在のメモリよりもさらに低電圧・低消費電力
のメモリを製造することは、徐々に困難なものとなって
きている。このため、メモリにもSOI技術を適用するこ
とが検討されはじめた。
開発において、Silicon On Insulator（以下SOI）技術
への注目が高まっている。SOI技術とは、絶縁層の上に
形成したシリコン層にトランジスタなどの素子を形成す
る技術である。この技術を用いて製造された半導体装置
は、従来の半導体装置よりも低電圧で動作し、消費電力
が少ないという利点がある。現在のSOI技術を使用した
アプリケーションとしては、CMOS等を主に搭載した Log
ic系の製品が主流であり、DRAMをはじめとするメモリ系
の製品にSOI技術を適用することはあまり行われていな
い。しかしながら、メモリにおいても低電圧・低消費電
力への要求はある。そして、シリコン基板上にトランジ
スタなどの素子を形成する従来のbulk型のトランジスタ
を用いて現在のメモリよりもさらに低電圧・低消費電力
のメモリを製造することは、徐々に困難なものとなって
きている。このため、メモリにもSOI技術を適用するこ
とが検討されはじめた。
【０００３】以下に従来のSOI構造を有する完全空乏型
の半導体装置の製造方法について、図4(a)〜(e)を用い
て説明する。
の半導体装置の製造方法について、図4(a)〜(e)を用い
て説明する。
【０００４】まず、図4(a)のようにシリコン基板10上に
埋め込み酸化膜層20を1000〜2000Åの厚さに形成し、さ
らに埋め込み酸化膜層20上にシリコン層30を500〜1000
Åの厚さに形成する。
埋め込み酸化膜層20を1000〜2000Åの厚さに形成し、さ
らに埋め込み酸化膜層20上にシリコン層30を500〜1000
Åの厚さに形成する。
【０００５】次に、図4(b)のようにシリコン層30の上に
パッド酸化膜35を50〜200Åの厚さに形成し、さらに通
常のホトリソグラフィ／エッチング技術を用いること
で、残存したパッド酸化膜35の上に、フィールド酸化膜
形成領域上に開口部を有する窒化膜36を500〜3000Åの
厚さに形成する。
パッド酸化膜35を50〜200Åの厚さに形成し、さらに通
常のホトリソグラフィ／エッチング技術を用いること
で、残存したパッド酸化膜35の上に、フィールド酸化膜
形成領域上に開口部を有する窒化膜36を500〜3000Åの
厚さに形成する。
【０００６】次に、窒化膜36をマスクとしてシリコン層
30を熱酸化することによって、フィールド酸化膜40を埋
め込み酸化膜層20まで届く厚さ(1000〜2000Å)に形成す
る。その後、残存した窒化膜36、残存したパッド酸化膜
35をそれぞれ除去することで図4(c)に示す形状を得る。
30を熱酸化することによって、フィールド酸化膜40を埋
め込み酸化膜層20まで届く厚さ(1000〜2000Å)に形成す
る。その後、残存した窒化膜36、残存したパッド酸化膜
35をそれぞれ除去することで図4(c)に示す形状を得る。
【０００７】次に、図4(d)に示すように、トランジスタ
形成領域のシリコン層30に導電型を持たせるため、素子
分離されたシリコン層30に不純物をドープする。
形成領域のシリコン層30に導電型を持たせるため、素子
分離されたシリコン層30に不純物をドープする。
【０００８】最後に、トランジスタ形成領域の、シリコ
ン層30上にゲート酸化膜50を形成し、ゲート酸化膜50上
に通常のホトリソグラフィ技術及びエッチング技術を用
いてゲート電極60を形成する。さらに、ゲート電極60を
マスクにして不純物をシリコン層30にドープすることに
よって、トランジスタのソース及びドレイン領域71をそ
れぞれ形成する。以上のようにして図4(e)に示すような
SOI技術を用いた半導体装置は完成する。
ン層30上にゲート酸化膜50を形成し、ゲート酸化膜50上
に通常のホトリソグラフィ技術及びエッチング技術を用
いてゲート電極60を形成する。さらに、ゲート電極60を
マスクにして不純物をシリコン層30にドープすることに
よって、トランジスタのソース及びドレイン領域71をそ
れぞれ形成する。以上のようにして図4(e)に示すような
SOI技術を用いた半導体装置は完成する。
【０００９】
【発明が解決しようとする課題】しかしながら、上記の
ようなトランジスタをメモリセルのトランスファゲート
として適用すると、トランジスタのゲート電極の下の領
域（以下body領域）に電荷が蓄積することがある。そう
すると、トランジスタのゲート電極に電圧を加えなくて
も、蓄積した電荷によってトランジスタのソースとドレ
インが電気的に接続されてしまうことがある。そうなる
と、トランジスタに接続されたキャパシタに貯えられた
電荷がリークしてしまうので、メモリセルに貯えられた
データが消失してしまう。
ようなトランジスタをメモリセルのトランスファゲート
として適用すると、トランジスタのゲート電極の下の領
域（以下body領域）に電荷が蓄積することがある。そう
すると、トランジスタのゲート電極に電圧を加えなくて
も、蓄積した電荷によってトランジスタのソースとドレ
インが電気的に接続されてしまうことがある。そうなる
と、トランジスタに接続されたキャパシタに貯えられた
電荷がリークしてしまうので、メモリセルに貯えられた
データが消失してしまう。
【００１０】現在のSOIトランジスタのゲート電圧の閾
値（以下Vt）は1.0〜1.2V程度だが、トランジスタのbod
y領域に蓄積された電荷により、Vtが0.7V以下に低下し
てしまうことがある。すると、先に述べたようにソース
とドレインが電気的に接続されてしまうために、キャパ
シタに貯えられた電荷がリークする現象であるパスゲー
トリーク(サブスレッショルドリーク)が起こることよっ
て、メモリセルに貯えられたデータが消失してしまう可
能性がある。
値（以下Vt）は1.0〜1.2V程度だが、トランジスタのbod
y領域に蓄積された電荷により、Vtが0.7V以下に低下し
てしまうことがある。すると、先に述べたようにソース
とドレインが電気的に接続されてしまうために、キャパ
シタに貯えられた電荷がリークする現象であるパスゲー
トリーク(サブスレッショルドリーク)が起こることよっ
て、メモリセルに貯えられたデータが消失してしまう可
能性がある。
【００１１】
【課題を解決するための手段】上述の課題を解決するた
め、本願発明の半導体装置は、シリコン基板上に絶縁層
を介してそれぞれ形成された第１のシリコン層と第２の
シリコン層とを有する。そして、第１のシリコン層には
ロジックの回路に使用される完全空乏型のトランジスタ
が形成され、第２のシリコン層にはメモリセルの回路に
使用される部分空乏型のトランジスタが形成されてい
る。さらに、第２のシリコン層の電位は所定の値に固定
されている。
め、本願発明の半導体装置は、シリコン基板上に絶縁層
を介してそれぞれ形成された第１のシリコン層と第２の
シリコン層とを有する。そして、第１のシリコン層には
ロジックの回路に使用される完全空乏型のトランジスタ
が形成され、第２のシリコン層にはメモリセルの回路に
使用される部分空乏型のトランジスタが形成されてい
る。さらに、第２のシリコン層の電位は所定の値に固定
されている。
【００１２】また、その半導体装置は、絶縁層上に第１
及び第２のシリコン層を形成し、第１及び第２のシリコ
ン層の上に窒化膜パターンを形成し、その窒化膜パター
ンをマスクとして第１及び第２のシリコン層を酸化する
ことによって、絶縁層に接し第１のシリコン層を素子分
離する第１の素子分離膜と、第２のシリコン層を介して
絶縁層上に第２のシリコン層を素子分離する第２の素子
分離膜を形成し、窒化膜パターンを除去し、第１のシリ
コン層には完全空乏型のトランジスタを形成し、第２の
シリコン層の表面には部分空乏型のトランジスタを形成
することによって製造される。
及び第２のシリコン層を形成し、第１及び第２のシリコ
ン層の上に窒化膜パターンを形成し、その窒化膜パター
ンをマスクとして第１及び第２のシリコン層を酸化する
ことによって、絶縁層に接し第１のシリコン層を素子分
離する第１の素子分離膜と、第２のシリコン層を介して
絶縁層上に第２のシリコン層を素子分離する第２の素子
分離膜を形成し、窒化膜パターンを除去し、第１のシリ
コン層には完全空乏型のトランジスタを形成し、第２の
シリコン層の表面には部分空乏型のトランジスタを形成
することによって製造される。
【００１３】
【発明の実施の形態】（第１の実施例の説明）図１は、
本願発明の第１の実施例を示す断面図である。この図１
を用いて本願発明の第１の実施例を説明する。
本願発明の第１の実施例を示す断面図である。この図１
を用いて本願発明の第１の実施例を説明する。
【００１４】本願発明の第１の実施例の半導体装置は、
SOI基板の領域Ａにはロジックの回路に使用される完全
空乏型のトランジスタが設けられ、領域Ｂにはメモリの
回路に使用される部分空乏型のトランジスタが設けられ
ている。さらに、部分空乏型トランジスタが形成されて
いるシリコン層32は、電位を固定されている。
SOI基板の領域Ａにはロジックの回路に使用される完全
空乏型のトランジスタが設けられ、領域Ｂにはメモリの
回路に使用される部分空乏型のトランジスタが設けられ
ている。さらに、部分空乏型トランジスタが形成されて
いるシリコン層32は、電位を固定されている。
【００１５】ロジック回路とは、入力された論理値の組
に対して、所定の演算を行って出力する回路である。ロ
ジック回路には、出力される論理値の組が入力される論
理値の組によってのみ決まる組み合わせ論理回路と、出
力される論理値の組が論理値入力時のロジック回路の状
態にも影響される順序論理回路とがある。本実施例で
は、例えばメモリに入力するためのデータや、メモリか
ら出力されるデータを演算するための回路を搭載する。
一方、メモリ回路としては、ＤＲＡＭ、ＳＲＡＭ、フラ
ッシュメモリなどを搭載することができる。
に対して、所定の演算を行って出力する回路である。ロ
ジック回路には、出力される論理値の組が入力される論
理値の組によってのみ決まる組み合わせ論理回路と、出
力される論理値の組が論理値入力時のロジック回路の状
態にも影響される順序論理回路とがある。本実施例で
は、例えばメモリに入力するためのデータや、メモリか
ら出力されるデータを演算するための回路を搭載する。
一方、メモリ回路としては、ＤＲＡＭ、ＳＲＡＭ、フラ
ッシュメモリなどを搭載することができる。
【００１６】SOI基板は、シリコン基板10上に埋め込み
酸化膜層20を備え、さらに埋め込み酸化膜層20の上にシ
リコン層31及びシリコン層32を備えている。そして、埋
め込み酸化膜層20に接し、シリコン層31を素子分離して
いる第１のフィールド酸化膜41と、埋め込み酸化膜層20
まで到達せず、シリコン層32を素子分離している第２の
フィールド酸化膜42を備えている。そして第１のフィー
ルド酸化膜41及び第２のフィールド酸化膜42によって素
子分離されたシリコン層31及びシリコン層32にはそれぞ
れトランジスタが形成されている。各トランジスタはシ
リコン層31またはシリコン層32上に形成されたゲート酸
化膜50を有し、ゲート酸化膜50上に形成されたゲート電
極60を有し、さらにシリコン層31または32に形成された
ソース及びドレイン領域71及びチャネル領域72を備えて
いる。また、シリコン層32の膜厚はシリコン層31の膜厚
よりも厚くなっている。そして、ゲート電極60や第１及
び第２のフィールド酸化膜41、42の上を、BPSG（ボロン
リンシリケートガラス）やSiO2からなる層間絶縁膜80が
覆っている。また、シリコン層32に形成したトランジス
タのソース及びドレイン領域71は、そのソースまたはド
レインに相当する部分が図示しないキャパシタと電気的
に接続されている。
酸化膜層20を備え、さらに埋め込み酸化膜層20の上にシ
リコン層31及びシリコン層32を備えている。そして、埋
め込み酸化膜層20に接し、シリコン層31を素子分離して
いる第１のフィールド酸化膜41と、埋め込み酸化膜層20
まで到達せず、シリコン層32を素子分離している第２の
フィールド酸化膜42を備えている。そして第１のフィー
ルド酸化膜41及び第２のフィールド酸化膜42によって素
子分離されたシリコン層31及びシリコン層32にはそれぞ
れトランジスタが形成されている。各トランジスタはシ
リコン層31またはシリコン層32上に形成されたゲート酸
化膜50を有し、ゲート酸化膜50上に形成されたゲート電
極60を有し、さらにシリコン層31または32に形成された
ソース及びドレイン領域71及びチャネル領域72を備えて
いる。また、シリコン層32の膜厚はシリコン層31の膜厚
よりも厚くなっている。そして、ゲート電極60や第１及
び第２のフィールド酸化膜41、42の上を、BPSG（ボロン
リンシリケートガラス）やSiO2からなる層間絶縁膜80が
覆っている。また、シリコン層32に形成したトランジス
タのソース及びドレイン領域71は、そのソースまたはド
レインに相当する部分が図示しないキャパシタと電気的
に接続されている。
【００１７】さらに、シリコン層32の電位を固定するた
めに、層間絶縁膜80を貫き、シリコン層32の表面と接
し、ポリシリコンやタングステンからなるコンタクト90
が設けられている。コンタクト90がシリコン層32と接触
する部分である高濃度層33には、シリコン基板32と同じ
導電型の不純物が、シリコン基板32の不純物濃度よりも
高い濃度にドープされている。なお、コンタクト90の直
径は、0.3〜0.4μｍほどである。そして、コンタクト90
は、層間絶縁膜80の表面に形成され、アルミニウムや銅
からなる。さらに、接地されたり定電位源と接続された
りした上層配線95配線と接続されているので、シリコン
層32の電位は所定の値に固定されている。
めに、層間絶縁膜80を貫き、シリコン層32の表面と接
し、ポリシリコンやタングステンからなるコンタクト90
が設けられている。コンタクト90がシリコン層32と接触
する部分である高濃度層33には、シリコン基板32と同じ
導電型の不純物が、シリコン基板32の不純物濃度よりも
高い濃度にドープされている。なお、コンタクト90の直
径は、0.3〜0.4μｍほどである。そして、コンタクト90
は、層間絶縁膜80の表面に形成され、アルミニウムや銅
からなる。さらに、接地されたり定電位源と接続された
りした上層配線95配線と接続されているので、シリコン
層32の電位は所定の値に固定されている。
【００１８】本願発明の第１の実施例の半導体装置おい
ては、第２のフィールド酸化膜42は埋め込み酸化膜層20
に到達していないので、シリコン層32に形成された部分
空乏型の各トランジスタはbody領域（チャネル領域の下
の領域）においてそれぞれ電気的に接続されている。つ
まり、wellコンタクト（body領域を定電圧源と電気的に
接続すること）によりbody領域の電位を固定してある。
したがって、シリコン層32に形成したトランジスタのbo
dy領域に電荷が蓄積することがない。そのために、シリ
コン層32に形成したトランジスタのゲート電極に電圧を
加えなくても、蓄積した電荷によってシリコン層32に形
成したトランジスタのソースとドレインが電気的に接続
されてしまうことがなくなる。ゆえに、パスゲートリー
ク（メモリのキャパシタに貯えられた電荷がトランスフ
ァゲートを介してリークする現象）が発生しないので、
メモリセルの情報を確実に保持できるという効果があ
る。
ては、第２のフィールド酸化膜42は埋め込み酸化膜層20
に到達していないので、シリコン層32に形成された部分
空乏型の各トランジスタはbody領域（チャネル領域の下
の領域）においてそれぞれ電気的に接続されている。つ
まり、wellコンタクト（body領域を定電圧源と電気的に
接続すること）によりbody領域の電位を固定してある。
したがって、シリコン層32に形成したトランジスタのbo
dy領域に電荷が蓄積することがない。そのために、シリ
コン層32に形成したトランジスタのゲート電極に電圧を
加えなくても、蓄積した電荷によってシリコン層32に形
成したトランジスタのソースとドレインが電気的に接続
されてしまうことがなくなる。ゆえに、パスゲートリー
ク（メモリのキャパシタに貯えられた電荷がトランスフ
ァゲートを介してリークする現象）が発生しないので、
メモリセルの情報を確実に保持できるという効果があ
る。
【００１９】一方、第１のフィールド酸化膜41は埋め込
み酸化膜層20に到達し、シリコン層31を完全に素子分離
している。また、シリコン層31に形成したトランジスタ
は、ロジックの回路に使用される完全空乏型のトランジ
スタである。したがって、トランジスタのVtを部分空乏
型のトランジスタよりも低く設定できるため、低電圧で
動作させることができる。つまり、従来のSOI技術を用
いたトランジスタの効果は失われない。
み酸化膜層20に到達し、シリコン層31を完全に素子分離
している。また、シリコン層31に形成したトランジスタ
は、ロジックの回路に使用される完全空乏型のトランジ
スタである。したがって、トランジスタのVtを部分空乏
型のトランジスタよりも低く設定できるため、低電圧で
動作させることができる。つまり、従来のSOI技術を用
いたトランジスタの効果は失われない。
【００２０】バスゲートリークを防ぐためには、ソース
及びドレイン領域71の導電型がN型であって、ゲート電
圧の閾値が1.0〜1.2Vである場合、シリコン層32を接地
したり定電位源と接続したりすることによって、埋め込
み酸化膜層20近傍のシリコン層32の電位を0V以下に保っ
ておけばよい。
及びドレイン領域71の導電型がN型であって、ゲート電
圧の閾値が1.0〜1.2Vである場合、シリコン層32を接地
したり定電位源と接続したりすることによって、埋め込
み酸化膜層20近傍のシリコン層32の電位を0V以下に保っ
ておけばよい。
【００２１】また、図示しないが、シリコン層31とシリ
コン層32とを離間させ、この間に周辺回路を配置しても
いい。
コン層32とを離間させ、この間に周辺回路を配置しても
いい。
【００２２】なお、高濃度層33は、埋め込み酸化膜層20
に接するように広範囲に形成すると、高濃度層33は周囲
の層に比べて抵抗が低いため、より効果的にbody領域に
蓄積した電荷をコンタクト90を通して逃がすことができ
る。
に接するように広範囲に形成すると、高濃度層33は周囲
の層に比べて抵抗が低いため、より効果的にbody領域に
蓄積した電荷をコンタクト90を通して逃がすことができ
る。
【００２３】（第２の実施例の説明）図２(a)〜(g)は、
本願発明の第２の実施例を示す工程断面図である。この
図２(a)〜(g)を用いて本願発明の第２の実施例を説明す
る。本願発明の第２の実施例は、本願発明の第１の実施
例に記載の半導体装置の製造方法に相当するものであ
る。
本願発明の第２の実施例を示す工程断面図である。この
図２(a)〜(g)を用いて本願発明の第２の実施例を説明す
る。本願発明の第２の実施例は、本願発明の第１の実施
例に記載の半導体装置の製造方法に相当するものであ
る。
【００２４】まず、図2(a)に示したように、シリコン基
板10上に1000〜2000Åの厚さの埋め込み酸化膜層20、20
00〜4000Åの厚さのシリコン層30を順次形成する。
板10上に1000〜2000Åの厚さの埋め込み酸化膜層20、20
00〜4000Åの厚さのシリコン層30を順次形成する。
【００２５】次に、第１パッド酸化膜25を50〜200Åの
厚さに形成し、その上に第１窒化膜26を500〜3000Åの
厚さに形成することで、図2(b)に示す形状を得る。
厚さに形成し、その上に第１窒化膜26を500〜3000Åの
厚さに形成することで、図2(b)に示す形状を得る。
【００２６】次に、第１パッド酸化膜25及び第１窒化膜
26をマスクとして通常のエッチング技術を用いてシリコ
ン層30の一部をエッチングする。シリコン層30には、線
AA'を境にしてエッチングされる部分とエッチングされ
ない部分とがある。エッチングされる部分がシリコン層
31となり、エッチングされない部分がシリコン層32とな
る。図2(c)における線AA'よりも左側のシリコン層31
は、後の工程において完全空乏型のトランジスタが形成
される部分であり、線AA'よりも右側のシリコン層32
は、後の工程において部分空乏型のトランジスタが形成
される部分である。そして、第１パッド酸化膜25及び第
１窒化膜26を除去する。そうすると、埋め込み酸化膜層
20上にシリコン層32及びシリコン層32よりも薄いシリコ
ン層31の両方を有する図2(c)に示す形状が得られる。
26をマスクとして通常のエッチング技術を用いてシリコ
ン層30の一部をエッチングする。シリコン層30には、線
AA'を境にしてエッチングされる部分とエッチングされ
ない部分とがある。エッチングされる部分がシリコン層
31となり、エッチングされない部分がシリコン層32とな
る。図2(c)における線AA'よりも左側のシリコン層31
は、後の工程において完全空乏型のトランジスタが形成
される部分であり、線AA'よりも右側のシリコン層32
は、後の工程において部分空乏型のトランジスタが形成
される部分である。そして、第１パッド酸化膜25及び第
１窒化膜26を除去する。そうすると、埋め込み酸化膜層
20上にシリコン層32及びシリコン層32よりも薄いシリコ
ン層31の両方を有する図2(c)に示す形状が得られる。
【００２７】次に、シリコン層31及びシリコン層32の上
に第２パッド酸化膜35を50〜200Åの厚さに形成し、さ
らに、第２パッド酸化膜35上に素子分離のための第２窒
化膜36を500〜3000Åの厚さに形成し、図2(d)に示す形
状を得る。
に第２パッド酸化膜35を50〜200Åの厚さに形成し、さ
らに、第２パッド酸化膜35上に素子分離のための第２窒
化膜36を500〜3000Åの厚さに形成し、図2(d)に示す形
状を得る。
【００２８】次に、第２窒化膜36をマスクとしてシリコ
ン層31及びシリコン層32を熱酸化する。その熱酸化によ
って、シリコン層31の一部が埋め込み酸化膜層20まで届
く厚さのフィールド酸化膜41となり、シリコン層32の一
部が埋め込み酸化膜層20までは到達しない厚さのフィー
ルド酸化膜42となる。その後、第２窒化膜36、第２パッ
ド酸化膜25を除去する。すると、シリコン層31はフィー
ルド酸化膜41によって、シリコン層32はフィールド酸化
膜42によってそれぞれ素子分離されている、図2(e)に示
す形状を得る。
ン層31及びシリコン層32を熱酸化する。その熱酸化によ
って、シリコン層31の一部が埋め込み酸化膜層20まで届
く厚さのフィールド酸化膜41となり、シリコン層32の一
部が埋め込み酸化膜層20までは到達しない厚さのフィー
ルド酸化膜42となる。その後、第２窒化膜36、第２パッ
ド酸化膜25を除去する。すると、シリコン層31はフィー
ルド酸化膜41によって、シリコン層32はフィールド酸化
膜42によってそれぞれ素子分離されている、図2(e)に示
す形状を得る。
【００２９】次に、図2(f)に示すように、フィールド酸
化膜41及び42によって素子分離されたシリコン層31及び
シリコン層32にそれぞれ不純物をドープする。このとき
ドープする不純物の濃度は、チャネルがｐ型のトランジ
スタを形成する場合は、1×1012〜1×1013cm-2程度であ
る。
化膜41及び42によって素子分離されたシリコン層31及び
シリコン層32にそれぞれ不純物をドープする。このとき
ドープする不純物の濃度は、チャネルがｐ型のトランジ
スタを形成する場合は、1×1012〜1×1013cm-2程度であ
る。
【００３０】最後に、シリコン層31及びシリコン層32上
にゲート酸化膜50を形成し、その上にポリシリコンから
なるゲート電極60を形成し、ゲート電極60をマスクとし
て不純物をシリコン層31及びシリコン層32にドープする
ことで、トランジスタのソース及びドレイン領域71及び
チャネル領域72を形成する。このとき、素子分離された
シリコン層32のうち一部にはトランジスタを形成しない
でおく。ただし、トランジスタを形成しないシリコン層
32は、不純物の濃度が1×1015〜2×1015cm-2程度に濃い
領域である、高濃度層33を形成しておく。トランジスタ
の形成後、ゲート電極60や第１及び第２のフィールド酸
化膜41、42の上に、BPSGやSiO2からなる層間絶縁膜80を
形成する。そしてトランジスタを形成しないシリコン層
32には、シリコン層32と電気的に接続され、ポリシリコ
ンやタングステンからなるコンタクト90を、層間絶縁膜
80を貫いて形成する。コンタクト90の直径が、0.3〜0.4
μｍとなるように形成する。層間絶縁膜80の表面には、
アルミニウムや銅からなる上層配線95を形成する。上層
配線95は、接地したり定電位源と接続したりすることに
よって、その電位を常に0V以下に保っておく。
にゲート酸化膜50を形成し、その上にポリシリコンから
なるゲート電極60を形成し、ゲート電極60をマスクとし
て不純物をシリコン層31及びシリコン層32にドープする
ことで、トランジスタのソース及びドレイン領域71及び
チャネル領域72を形成する。このとき、素子分離された
シリコン層32のうち一部にはトランジスタを形成しない
でおく。ただし、トランジスタを形成しないシリコン層
32は、不純物の濃度が1×1015〜2×1015cm-2程度に濃い
領域である、高濃度層33を形成しておく。トランジスタ
の形成後、ゲート電極60や第１及び第２のフィールド酸
化膜41、42の上に、BPSGやSiO2からなる層間絶縁膜80を
形成する。そしてトランジスタを形成しないシリコン層
32には、シリコン層32と電気的に接続され、ポリシリコ
ンやタングステンからなるコンタクト90を、層間絶縁膜
80を貫いて形成する。コンタクト90の直径が、0.3〜0.4
μｍとなるように形成する。層間絶縁膜80の表面には、
アルミニウムや銅からなる上層配線95を形成する。上層
配線95は、接地したり定電位源と接続したりすることに
よって、その電位を常に0V以下に保っておく。
【００３１】以上のようにして、図2(g)に示すように、
素子分離されたシリコン層31にトランジスタを、同じく
素子分離されたシリコン層32にトランジスタやコンタク
トを有する本願発明の第１の実施例に記載の半導体装置
は完成する。
素子分離されたシリコン層31にトランジスタを、同じく
素子分離されたシリコン層32にトランジスタやコンタク
トを有する本願発明の第１の実施例に記載の半導体装置
は完成する。
【００３２】本願発明の第２の実施例によって製造した
第１の実施例に記載の半導体装置は、シリコン層32の膜
厚をシリコン層31の膜厚よりも厚くしたものとなるの
で、シリコン層32に形成したトランジスタにおいてwell
コンタクトをとりやすいという利点がある。
第１の実施例に記載の半導体装置は、シリコン層32の膜
厚をシリコン層31の膜厚よりも厚くしたものとなるの
で、シリコン層32に形成したトランジスタにおいてwell
コンタクトをとりやすいという利点がある。
【００３３】また、完全空乏型のトランジスタを形成す
る領域と部分空乏型のトランジスタを形成する領域と
を、一度の工程で厚さの等しいフィールド酸化膜41及び
42を形成することにより、同時に素子分離することがで
きる。
る領域と部分空乏型のトランジスタを形成する領域と
を、一度の工程で厚さの等しいフィールド酸化膜41及び
42を形成することにより、同時に素子分離することがで
きる。
【００３４】なお、高濃度層33を形成するときに、高濃
度層33が埋め込み酸化膜層20に接するように広範囲に形
成すると、高濃度層33は周囲の層に比べて抵抗が低いた
め、より効果的にbody領域に蓄積した電荷をコンタクト
90を通して逃がすことができる。特に、本発明において
は、埋め込み酸化膜層20がシリコン層32の下方にある。
したがって、高濃度層33に形成するためにシリコン層32
にドープするイオンが下方に過度に拡散してしまうこと
が防げる。そのため、容易に埋め込み酸化膜層20に接す
るような広範囲にわたる高濃度層33を形成することがで
きる。
度層33が埋め込み酸化膜層20に接するように広範囲に形
成すると、高濃度層33は周囲の層に比べて抵抗が低いた
め、より効果的にbody領域に蓄積した電荷をコンタクト
90を通して逃がすことができる。特に、本発明において
は、埋め込み酸化膜層20がシリコン層32の下方にある。
したがって、高濃度層33に形成するためにシリコン層32
にドープするイオンが下方に過度に拡散してしまうこと
が防げる。そのため、容易に埋め込み酸化膜層20に接す
るような広範囲にわたる高濃度層33を形成することがで
きる。
【００３５】（第３の実施例の説明）図３(a)〜(e)は、
本願発明の第３の実施例を示す断面図である。この図３
(a)〜(e)を用いて本願発明の第３の実施例を説明する。
本願発明の第３の実施例は、本願発明の第２の実施例と
同様、本願発明の第１の実施例に記載の半導体装置の製
造方法に相当するものであり、本願発明の第２の実施例
の変形例である。
本願発明の第３の実施例を示す断面図である。この図３
(a)〜(e)を用いて本願発明の第３の実施例を説明する。
本願発明の第３の実施例は、本願発明の第２の実施例と
同様、本願発明の第１の実施例に記載の半導体装置の製
造方法に相当するものであり、本願発明の第２の実施例
の変形例である。
【００３６】まず、図３(a)に示したように、シリコン
基板10上に1000〜2000Åの埋め込み酸化膜層酸化膜20、
2000〜4000Åのシリコン層30を順次形成する。この工程
は第２の実施例と同様である。
基板10上に1000〜2000Åの埋め込み酸化膜層酸化膜20、
2000〜4000Åのシリコン層30を順次形成する。この工程
は第２の実施例と同様である。
【００３７】次に、図３(b)に示すように、シリコン層3
0の表面上に選択的にレジスト12を形成し、このレジス
ト12をマスクとしてArをシリコン層30に対して加速電界
10〜30keV、密度1×1014〜1×1015cm-2の条件でドープ
する。また、Arの代わりにBやPを選択することも可能で
ある。
0の表面上に選択的にレジスト12を形成し、このレジス
ト12をマスクとしてArをシリコン層30に対して加速電界
10〜30keV、密度1×1014〜1×1015cm-2の条件でドープ
する。また、Arの代わりにBやPを選択することも可能で
ある。
【００３８】次に、レジスト12を除去し、熱酸化膜16を
シリコン層30の上に2000〜5000Å形成する。このとき、
増速拡散効果により、不純物をドープした領域において
はそれ以外の領域においてよりも熱酸化膜16が速く成長
する。そのため、熱酸化膜16は図３(c)に示すような形
状となる。
シリコン層30の上に2000〜5000Å形成する。このとき、
増速拡散効果により、不純物をドープした領域において
はそれ以外の領域においてよりも熱酸化膜16が速く成長
する。そのため、熱酸化膜16は図３(c)に示すような形
状となる。
【００３９】次に、熱酸化膜16を除去することにより、
埋め込み酸化膜層20上にシリコン層32及びシリコン層32
よりも薄いシリコン層31の両方を有する図３(d)に示す
形状を得る。
埋め込み酸化膜層20上にシリコン層32及びシリコン層32
よりも薄いシリコン層31の両方を有する図３(d)に示す
形状を得る。
【００４０】その後の工程は、第２の実施例の図2(d)〜
(g)以下と同様の工程である。最終的には、本願発明の
第２の実施例と同様に、図３(e)に示すような半導体装
置が得られる。
(g)以下と同様の工程である。最終的には、本願発明の
第２の実施例と同様に、図３(e)に示すような半導体装
置が得られる。
【００４１】本願発明の第３の実施例は、第２の実施例
における効果と同様の効果が得られる。さらに、第２の
実施例における第１のパッド酸化膜25を形成しなくてい
いため、第２の実施例に比べて工程を簡略にすることが
できる。
における効果と同様の効果が得られる。さらに、第２の
実施例における第１のパッド酸化膜25を形成しなくてい
いため、第２の実施例に比べて工程を簡略にすることが
できる。
【００４２】
【発明の効果】以上説明した通り本願発明の半導体装置
においては、第２のシリコン層に形成した部分空乏型の
トランジスタをメモリの回路に用いる。第２のシリコン
層に形成したトランジスタは、body領域において互いに
電気的に接続されている。このため、第２のシリコン層
に形成したトランジスタは、電位をwellコンタクトによ
りbody領域の固定できるため、パスゲートリークが発生
しない。したがって、SOI技術を用いたトランジスタで
あるにもかかわらず、メモリのトランスファゲートとし
て使用しても、セルデータの情報を確実に保持できると
いう効果がある。そして、第１のシリコン層に形成した
完全空乏型のトランジスタをロジックの回路に用いる。
第１のシリコン層に形成したトランジスタは完全空乏型
であり、互いに完全に素子分離されている。したがっ
て、Vtを部分空乏型のトランジスタよりも低く設定でき
るので、低電圧で動作できるという効果がある。つま
り、従来の半導体装置の有する効果が失われることはな
い。
においては、第２のシリコン層に形成した部分空乏型の
トランジスタをメモリの回路に用いる。第２のシリコン
層に形成したトランジスタは、body領域において互いに
電気的に接続されている。このため、第２のシリコン層
に形成したトランジスタは、電位をwellコンタクトによ
りbody領域の固定できるため、パスゲートリークが発生
しない。したがって、SOI技術を用いたトランジスタで
あるにもかかわらず、メモリのトランスファゲートとし
て使用しても、セルデータの情報を確実に保持できると
いう効果がある。そして、第１のシリコン層に形成した
完全空乏型のトランジスタをロジックの回路に用いる。
第１のシリコン層に形成したトランジスタは完全空乏型
であり、互いに完全に素子分離されている。したがっ
て、Vtを部分空乏型のトランジスタよりも低く設定でき
るので、低電圧で動作できるという効果がある。つま
り、従来の半導体装置の有する効果が失われることはな
い。
【００４３】また、その半導体装置を製造するにあたっ
て本願発明に記載の製造方法を選択すると、第２のシリ
コン層の膜厚が第１のシリコン層の膜厚よりも厚くなる
ので、第２のシリコン層に形成したトランジスタにおい
てwellコンタクトをとりやすいという利点がある。
て本願発明に記載の製造方法を選択すると、第２のシリ
コン層の膜厚が第１のシリコン層の膜厚よりも厚くなる
ので、第２のシリコン層に形成したトランジスタにおい
てwellコンタクトをとりやすいという利点がある。
【図１】第１の実施の形態にかかる半導体装置を示す断
面図である。
面図である。
【図２】第２の実施の形態にかかる半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図３】第３の実施の形態にかかる半導体装置の製造方
法を示す断面図である。
法を示す断面図である。
【図４】従来の半導体装置及びその製造方法を示す断面
図である。
図である。
１０ シリコン基板
２０ 絶縁層
３１ 第１のシリコン層
３２ 第２のシリコン層
３３ 高濃度層
４１ 第１のフィールド酸化膜
４２ 第２のフィールド酸化膜
５０ ゲート酸化膜
６０ ゲート電極
７１ ソース及びドレイン領域
７２ チャネル領域
８０ 層間絶縁膜
９０ コンタクト
９５ 上層配線
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 21/8234 Ｈ０１Ｌ 27/08 １０２Ａ
27/04 21/76 Ｄ
27/08 ３３１ Ｍ
27/088 27/04 Ｕ
27/108 27/10 ６８１Ｆ
29/786 29/78 ６１２Ｂ
Ｆターム(参考） 5F032 AA06 AA07 AA09 AA13 BA06
CA14 CA17 CA23 DA22 DA53
5F038 CD04 DF01 DF05 DF11 EZ06
EZ16 EZ20
5F048 AA00 AA07 AA09 AB01 AB03
AC01 AC10 BA16 BB05 BB14
BF01 BF02 BF07 BF17 BG06
BG12
5F083 AD02 AD21 GA05 GA28 GA30
HA02 JA32 JA36 JA37 JA39
JA56 MA06 MA19 NA02 NA10
PR12 PR43 PR44 PR45 PR53
PR54 PR55 ZA03 ZA08 ZA12
5F110 AA14 BB02 BB03 BB06 BB07
BB08 CC02 DD05 DD13 EE09
GG02 GG22 GG24 GG34 GG60
HJ04 NN22 NN23 NN62 NN66
NN78 QQ11
Claims (24)
- 【請求項１】 シリコン基板上に絶縁層を介してそれぞ
れ形成された第１の領域及び第２の領域を有するシリコ
ン層と、 前記第１の領域において前記シリコン層に形成され、ロ
ジックの回路に使用される完全空乏型のトランジスタ
と、 前記第２の領域において前記シリコン層に形成され、メ
モリセルの回路に使用される部分空乏型のトランジスタ
とを有し、 前記第２の領域において前記シリコン層は、所定の電位
に固定されていることを特徴とする半導体装置。 - 【請求項２】 前記メモリセルに使用されるキャパシタ
を有し、前記部分空乏型のトランジスタは、前記キャパ
シタと電気的に接続されていることを特徴とする請求項
１記載の半導体装置。 - 【請求項３】 前記第２の領域における前記シリコン層
の膜厚は、前記第１の領域における前記シリコン層の膜
厚よりも厚いことを特徴とする請求項1記載の半導体装
置。 - 【請求項４】 前記絶縁層に接するように形成され、前
記第１の領域において前記シリコン層を複数の島領域に
素子分離する第１の素子分離膜と、 前記シリコン層を介して前記絶縁層上に形成され、前記
第２の領域において前記シリコン層を複数の島領域に素
子分離する第２の素子分離膜とを有することを特徴とす
る請求項1記載の半導体装置。 - 【請求項５】 定電位源を有し、 前記第２の領域において前記シリコン層が、前記定電位
源と電気的に接続されていることによって、前記第２の
領域において前記シリコン層は所定の電位に保たれてい
ることを特徴とする請求項1記載の半導体装置。 - 【請求項６】 前記第２の領域において前記シリコン層
に、不純物が周囲よりも高濃度にドープされた高濃度層
が形成され、 前記第２の領域において前記シリコン層は、前記高濃度
層を介して前記定電位源と接続されていることを特徴と
する請求項５記載の半導体装置。 - 【請求項７】 前記高濃度層は、前記絶縁層と接触する
ように形成されていることを特徴とする請求項６記載の
半導体装置。 - 【請求項８】 前記第２の領域において前記シリコン層
の導電型がP型であり、前記部分空乏型のトランジスタ
のゲート電圧の閾値が1.0〜1.2Vであり、前記第２の領
域における前記シリコン層が接地されていることを特徴
とする請求項１記載の半導体装置。 - 【請求項９】 シリコン基板上に絶縁層を介してそれぞ
れ互いに離間して形成された第１のシリコン層と第２の
シリコン層とを有する半導体装置において、 前記第１のシリコン層に形成され、ロジックの回路に使
用される完全空乏型のトランジスタと、 前記第２のシリコン層に形成され、メモリセルの回路に
使用される部分空乏型のトランジスタとを有し、 前記第１のシリコン層と前記第２のシリコン層との間
に、周辺回路が形成されており、 前記第２のシリコン層は所定の電位に固定されているこ
とを特徴とする半導体装置。 - 【請求項１０】 前記メモリセルに使用されるキャパシ
タを有し、前記部分空乏型のトランジスタは、前記キャ
パシタと電気的に接続されていることを特徴とする請求
項９記載の半導体装置。 - 【請求項１１】 前記第２のシリコン層の膜厚は、前記
第１のシリコン層の膜厚よりも厚いことを特徴とする請
求項９記載の半導体装置。 - 【請求項１２】 前記絶縁層に接するように形成され、
前記第１のシリコン層を複数の島領域に素子分離する第
１の素子分離膜と、 前記第２のシリコン層を介して前記絶縁層上に形成さ
れ、前記第２のシリコン層を複数の島領域に素子分離す
る第２の素子分離膜とを有することを特徴とする請求項
９記載の半導体装置。 - 【請求項１３】 定電位源を有し、 前記第２のシリコン層が前記定電位源と電気的に接続さ
れていることによって、前記第２のシリコン層は所定の
電位に保たれていることを特徴とする請求項９記載の半
導体装置。 - 【請求項１４】 前記第２のシリコン層に、不純物が周
囲よりも高濃度にドープされた高濃度層が形成され、 前記第２のシリコン層は、前記高濃度層を介して前記定
電位源と接続されていることを特徴とする請求項１３記
載の半導体装置。 - 【請求項１５】 前記高濃度層は、前記絶縁層と接触す
るように形成されていることを特徴とする請求項１４記
載の半導体装置。 - 【請求項１６】 前記第２のシリコン層の導電型がP型
であり、前記部分空乏型のトランジスタのゲート電圧の
閾値が1.0〜1.2Vであり、前記第２のシリコン層が接地
されていることを特徴とする請求項９記載の半導体装
置。 - 【請求項１７】 絶縁層上に第１の領域及び第２の領域
を有するシリコン層を形成する工程と、 前記第２の領域における前記シリコン層の表面全面に、
レジスト層を形成する工程と、 前記レジスト層をマスクとして前記シリコン層の表面を
除去する工程と、 前記シリコン層の表面を除去した後、前記レジスト層を
除去する工程と、 前記絶縁層に接し、前記第１の領域において前記シリコ
ン層を複数の島領域に素子分離する第１の素子分離膜
と、前記シリコン層を介して前記絶縁層上にあり、前記
第２の領域において前記シリコン層を複数の島領域に素
子分離する第２の素子分離膜とを同時に形成する工程
と、 前記第１の領域における前記シリコン層に、完全空乏型
のトランジスタを形成する工程と、 前記第２の領域における前記シリコン層に、部分空乏型
のトランジスタを形成する工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項１８】 絶縁層上に第１の領域及び第２の領域
を有するシリコン層を形成する工程と、 前記シリコン層の前記第１の領域に、不純物をドープす
る工程と、 前記不純物をドープした後、前記シリコン層の表面に熱
酸化膜を形成する工程と、 前記熱酸化膜を除去する工程と、 前記熱酸化膜を除去した後、前記シリコン層の上にレジ
ストパターンを形成する工程と、 前記レジストパターンをマスクとして前記シリコン層を
酸化することによって、前記第１の領域において前記シ
リコン層を複数の島領域に素子分離する第１の素子分離
膜を、前記絶縁層に接するように形成する工程と、 前記レジストパターンをマスクとして前記シリコン層を
酸化することによって、前記第２の領域において前記シ
リコン層を複数の島領域に素子分離する第２の素子分離
膜を、前記シリコン層を介して前記絶縁層上に形成する
工程と、 前記第１の領域における前記シリコン層に、完全空乏型
のトランジスタを形成する工程と、 前記第２の領域における前記シリコン層に、部分空乏型
のトランジスタを形成する工程とを有することを特徴と
する半導体装置の製造方法。 - 【請求項１９】 前記不純物には、アルゴン、ボロン、
リンのいずれかを選択することを特徴とする請求項１８
記載の半導体装置の製造方法。 - 【請求項２０】 前記レジストパターンは、パッド酸化
膜を介して形成することを特徴とする請求項１７または
１８記載の半導体装置の製造方法。 - 【請求項２１】 前記絶縁層には、シリコン基板上に形
成された絶縁層を選択することを特徴とする請求項１７
または１８記載の半導体装置の製造方法。 - 【請求項２２】 前記第１の素子分離膜及び前記第２の
素子分離膜を同時に形成することを特徴とする請求項１
７または１８記載の半導体装置の製造方法。 - 【請求項２３】 前記第２の領域において前記シリコン
層に、不純物が周囲よりも高濃度にドープされた高濃度
層を形成する工程を有することを特徴とする請求項１７
または１８記載の半導体装置の製造方法。 - 【請求項２４】 前記高濃度層は、前記絶縁層に接する
ように広範囲に形成することを特徴とする請求項２３記
載の半導体装置の製造方法。
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