JPH0666425B2 - 複合型半導体装置 - Google Patents
複合型半導体装置Info
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- JPH0666425B2 JPH0666425B2 JP25745284A JP25745284A JPH0666425B2 JP H0666425 B2 JPH0666425 B2 JP H0666425B2 JP 25745284 A JP25745284 A JP 25745284A JP 25745284 A JP25745284 A JP 25745284A JP H0666425 B2 JPH0666425 B2 JP H0666425B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、小型にして、高負荷駆動，低消費電力性を有
するバイポーラ・CMOS複合型半導体装置に関するもので
ある。
するバイポーラ・CMOS複合型半導体装置に関するもので
ある。
（従来技術） 従来、この種複合型半導体装置は第２図に示す構造を有
していた。第２図において100はＰ型半導体基板、101は
Ｐ型半導体エピ層、102は高濃度のＮ型半導体埋め込み
層、103はＮ型半導体ウエル、104はＰ型半導体層、105
は高濃度のＮ型半導体層、106は高濃度のＰ型半導体
層、111はポリシリコンゲート層、110は金属電極であ
る。第２図の左から、105bをエミツタ、106aをベース、
105aをコレクタとする縦型npnバイポーラトランジスタQ
n、106cをドレイン、106bをソース、105cをバツクゲー
ト、111aをゲートとするＰチヤネルMOS FET、105dをド
レイン、105eをソース、111bをゲートとするＮチヤネル
MOS FETをそれぞれ示す。いま、106aと106bを金属電極
110を介して結線し、また105aと105cを同様に結線する
ことにより、第３図に示す回路が構成できる。第３図に
おいて、MPはＰチヤネルMOS FET、Qnはnpnバイポーラ
トランジスタである。PMOS FETの次段にnpnバイポーラ
を構成することにより、見かけ上大きなgmを有するPMOS
FETが構成でき、相補型回路の出力負荷駆動能力を大
幅に改善することが期待できる。
していた。第２図において100はＰ型半導体基板、101は
Ｐ型半導体エピ層、102は高濃度のＮ型半導体埋め込み
層、103はＮ型半導体ウエル、104はＰ型半導体層、105
は高濃度のＮ型半導体層、106は高濃度のＰ型半導体
層、111はポリシリコンゲート層、110は金属電極であ
る。第２図の左から、105bをエミツタ、106aをベース、
105aをコレクタとする縦型npnバイポーラトランジスタQ
n、106cをドレイン、106bをソース、105cをバツクゲー
ト、111aをゲートとするＰチヤネルMOS FET、105dをド
レイン、105eをソース、111bをゲートとするＮチヤネル
MOS FETをそれぞれ示す。いま、106aと106bを金属電極
110を介して結線し、また105aと105cを同様に結線する
ことにより、第３図に示す回路が構成できる。第３図に
おいて、MPはＰチヤネルMOS FET、Qnはnpnバイポーラ
トランジスタである。PMOS FETの次段にnpnバイポーラ
を構成することにより、見かけ上大きなgmを有するPMOS
FETが構成でき、相補型回路の出力負荷駆動能力を大
幅に改善することが期待できる。
（発明が解決しようとする問題点） しかしながら、第２図の構造においてＰ MOSFETとバイ
ポーラトランジスタを構造的に複合化して低占有面積化
するために、もし、103aと103bを一体化したとすると第
４図のようになり、106cをエミッタ、103aをベース、10
4aをコレクタとする横型pnpバイポーラトランジスタ（Q
p）が新らたに形成される。ここで、QpのベースとQnの
コレクタが、QpのコレクタとQnのベースが、それぞれ共
有するので、106c,103a,104a,105bで寄生pnpnサイリス
タ構造となる。この構造では、Qnのコレクタ電流によ
り、Qpのベース‐エミッタ間電圧を上昇させ、Qpをオン
させ、バルクCMOSで問題となるラツチアツプ現象という
欠点が新らたに生じる。このため、第２図において、np
nバイポーラトランジスタ（Qn）のベースとPMOS FETの
バツクゲート層を分離する必要があり、その結果、非常
に大きな占有面積を必要とするという欠点があつた。
ポーラトランジスタを構造的に複合化して低占有面積化
するために、もし、103aと103bを一体化したとすると第
４図のようになり、106cをエミッタ、103aをベース、10
4aをコレクタとする横型pnpバイポーラトランジスタ（Q
p）が新らたに形成される。ここで、QpのベースとQnの
コレクタが、QpのコレクタとQnのベースが、それぞれ共
有するので、106c,103a,104a,105bで寄生pnpnサイリス
タ構造となる。この構造では、Qnのコレクタ電流によ
り、Qpのベース‐エミッタ間電圧を上昇させ、Qpをオン
させ、バルクCMOSで問題となるラツチアツプ現象という
欠点が新らたに生じる。このため、第２図において、np
nバイポーラトランジスタ（Qn）のベースとPMOS FETの
バツクゲート層を分離する必要があり、その結果、非常
に大きな占有面積を必要とするという欠点があつた。
（問題点を解決するための手段） 本発明は、大占有面積化の欠点を除去するために提案さ
れたもので、MOS FETとバイポーラトランジスタを構造
的に一体化することを特徴とし、ラツチアツプ現象を生
ずることなく、かつ低消費電力で高負荷駆動能力の集積
回路を高密度化した半導体装置を提供することを目的と
する。
れたもので、MOS FETとバイポーラトランジスタを構造
的に一体化することを特徴とし、ラツチアツプ現象を生
ずることなく、かつ低消費電力で高負荷駆動能力の集積
回路を高密度化した半導体装置を提供することを目的と
する。
上記の目的を達成するため、本発明は第１の導電型の半
導体基板を形成する第１の半導体層と、前記の第１の半
導体層の主表面の一部領域に設けられ、かつ第２の導電
型のウエル領域を形成する第２の半導体層と、前記の第
２の半導体層の一部に形成され、第２の半導体層の深さ
よりも充分浅い第１の導電型の第３の半導体層と、前記
の第３の半導体層内の一部に形成された高濃度の第２の
導電型の第４の半導体層と、前記の第３の半導体層の領
域より前記の第２の半導体層領域に延在し、かつ第１導
電型に対してはシヨツトキ接合を有し、第２導電型に対
してはオーミツク接合を形成する第１の金属シリサイド
膜と、前記の第１の金属シリサイド膜と所定の間隔を離
して前記の第２の半導体層領域に形成された、第１の金
属シリサイド膜と同じ第２の金属シリサイド膜と、前記
の第１および第２の金属シリサイド膜との間に形成され
た薄い酸化膜を有する第１のゲートと、前記の第２の金
属シリサイド膜下の一部に形成された高濃度の第２の導
電型の第５の半導体層と、前記の第４の半導体層上に形
成され、かつ第１の金属シリサイド膜と同様の第３の金
属シリサイド膜とを備え、前記の第1,第2,第３の金属シ
リサイド膜を夫々第1,第2,第３の電極とすることを特徴
とする複合型半導体装置を発明の要旨とするものであ
る。
導体基板を形成する第１の半導体層と、前記の第１の半
導体層の主表面の一部領域に設けられ、かつ第２の導電
型のウエル領域を形成する第２の半導体層と、前記の第
２の半導体層の一部に形成され、第２の半導体層の深さ
よりも充分浅い第１の導電型の第３の半導体層と、前記
の第３の半導体層内の一部に形成された高濃度の第２の
導電型の第４の半導体層と、前記の第３の半導体層の領
域より前記の第２の半導体層領域に延在し、かつ第１導
電型に対してはシヨツトキ接合を有し、第２導電型に対
してはオーミツク接合を形成する第１の金属シリサイド
膜と、前記の第１の金属シリサイド膜と所定の間隔を離
して前記の第２の半導体層領域に形成された、第１の金
属シリサイド膜と同じ第２の金属シリサイド膜と、前記
の第１および第２の金属シリサイド膜との間に形成され
た薄い酸化膜を有する第１のゲートと、前記の第２の金
属シリサイド膜下の一部に形成された高濃度の第２の導
電型の第５の半導体層と、前記の第４の半導体層上に形
成され、かつ第１の金属シリサイド膜と同様の第３の金
属シリサイド膜とを備え、前記の第1,第2,第３の金属シ
リサイド膜を夫々第1,第2,第３の電極とすることを特徴
とする複合型半導体装置を発明の要旨とするものであ
る。
さらに本発明は第１の導電型の半導体基板を形成する第
１の半導体層と、前記の第１の半導体層の主表面の一部
領域に設けられ、かつ第２の導電型のウエル領域を形成
する第２の半導体層と、前記の第２の半導体層の一部に
形成され、第２の半導体層の深さよりも充分浅い第１の
導電型の第３の半導体層と、前記の第３の半導体層内の
一部に形成された高濃度の第２の導電型の第４の半導体
層と、前記の第３の半導体層の領域より前記の第２の半
導体層領域に延在し、かつ第１導電型に対してはシヨツ
トキ接合を有し、第２導電型に対してはオーミツク接合
を形成する第１の金属シリサイド膜と、前記の第１の金
属シリサイド膜と所定の間隔を離して前記の第２の半導
体層領域に形成された、第１の金属シリサイド膜と同じ
第２の金属シリサイド膜と、前記の第１および第２の金
属シリサイド膜との間に形成された薄い酸化膜を有する
第１のゲートと、前記の第２の金属シリサイド膜下の一
部に形成された高濃度の第２の導電型の第５の半導体層
と、前記の第４の半導体層上に形成され、かつ第１の金
属シリサイド膜と同様の第３の金属シリサイド膜とを備
え、前記の第1,第2,第３の金属シリサイド膜を夫々第1,
第2,第３の電極とした半導体装置と、前記の第１の半導
体層の主表面の一部領域に形成された第１の導電型の第
６の半導体層と、前記の第６の半導体層領域に所定の間
隔を離して形成された第２の導電型の第７及び８の半導
体層と、前記の第7,第８の半導体層の上に、夫々第１の
導電型に対してはシヨツトキ接合を有し、第２導電型に
対してはオーミツク接合を形成する第４及び第５図の金
属シリサイド膜と、前記の第４及び第５図の金属シリサ
イド膜の間に薄い酸化膜を有する第２のゲートとを有す
る半導体装置を具備することを特徴とする複合型半導体
装置を発明の要旨とするものである。
１の半導体層と、前記の第１の半導体層の主表面の一部
領域に設けられ、かつ第２の導電型のウエル領域を形成
する第２の半導体層と、前記の第２の半導体層の一部に
形成され、第２の半導体層の深さよりも充分浅い第１の
導電型の第３の半導体層と、前記の第３の半導体層内の
一部に形成された高濃度の第２の導電型の第４の半導体
層と、前記の第３の半導体層の領域より前記の第２の半
導体層領域に延在し、かつ第１導電型に対してはシヨツ
トキ接合を有し、第２導電型に対してはオーミツク接合
を形成する第１の金属シリサイド膜と、前記の第１の金
属シリサイド膜と所定の間隔を離して前記の第２の半導
体層領域に形成された、第１の金属シリサイド膜と同じ
第２の金属シリサイド膜と、前記の第１および第２の金
属シリサイド膜との間に形成された薄い酸化膜を有する
第１のゲートと、前記の第２の金属シリサイド膜下の一
部に形成された高濃度の第２の導電型の第５の半導体層
と、前記の第４の半導体層上に形成され、かつ第１の金
属シリサイド膜と同様の第３の金属シリサイド膜とを備
え、前記の第1,第2,第３の金属シリサイド膜を夫々第1,
第2,第３の電極とした半導体装置と、前記の第１の半導
体層の主表面の一部領域に形成された第１の導電型の第
６の半導体層と、前記の第６の半導体層領域に所定の間
隔を離して形成された第２の導電型の第７及び８の半導
体層と、前記の第7,第８の半導体層の上に、夫々第１の
導電型に対してはシヨツトキ接合を有し、第２導電型に
対してはオーミツク接合を形成する第４及び第５図の金
属シリサイド膜と、前記の第４及び第５図の金属シリサ
イド膜の間に薄い酸化膜を有する第２のゲートとを有す
る半導体装置を具備することを特徴とする複合型半導体
装置を発明の要旨とするものである。
次に本発明の実施例を説明する。なお実施例は一つの例
示であって、本発明の精神を逸脱しない範囲で、種々の
変更あるいは改良を行いうることは言うまでもない。
示であって、本発明の精神を逸脱しない範囲で、種々の
変更あるいは改良を行いうることは言うまでもない。
第１図は本発明の実施例を示すもので、図において、10
0はＰ型半導体基板（第１の半導体層）、101はＰ型半導
体エピタキシヤル層、102は高濃度のＮ型半導体埋め込
み層、103はＮ型半導体ウエル（第２の半導体層）、104
a,104bは夫々Ｐ型半導体層（第3,第６の半導体層）、10
5a,105b,105c,105dは夫々高濃度のＮ型半導体層（第4,
第5,第7,第８の半導体層）、111a,111bはゲート層、112
a,112b,112c,112d,112e,112f,112g,は夫々金属シリサイ
ド膜（第3,第1,第2,第4,第5,第6,第７の金属シリサイド
膜で、電極を形成する）を示す。
0はＰ型半導体基板（第１の半導体層）、101はＰ型半導
体エピタキシヤル層、102は高濃度のＮ型半導体埋め込
み層、103はＮ型半導体ウエル（第２の半導体層）、104
a,104bは夫々Ｐ型半導体層（第3,第６の半導体層）、10
5a,105b,105c,105dは夫々高濃度のＮ型半導体層（第4,
第5,第7,第８の半導体層）、111a,111bはゲート層、112
a,112b,112c,112d,112e,112f,112g,は夫々金属シリサイ
ド膜（第3,第1,第2,第4,第5,第6,第７の金属シリサイド
膜で、電極を形成する）を示す。
しかしてこの金属シリサイド膜はＮ型半導体に対しては
シヨツトキ接合を、Ｐ型半導体に対してはオーミツク性
を示す特徴を有するものである。例えば、PtSi（白金シ
リサイド）は、バリア高さがＮ型シリコン半導体に対し
ては、0.85eV、Ｐ型シリコン半導体に対しては、0.25eV
であるので、上述の特徴を満足する。そこで、第１図
中、PMOS FETのソース・ドレインを上記、金属シリサ
イド膜112c,112bで形成することによりシヨツトキPMOS
FETが形成され、かつ、104aとのオーミツクコンタク
トも直接とれる。また、半導体層103とのウエルコンタ
クトには高濃度Ｎ型半導体層105bを介して金属シリサイ
ド112cでとれる。さらにゲートダイレクトコンタクトと
して金属シリサイド112f,112gをソース・ドレインと自
己整合的に形成することにより、低ゲート抵抗と高密度
化が図れる。第１図中、縦型npnバイポーラトランジス
タのエミツタ電極は112a、ベース電極は112b、コレクタ
電極は112c、PMOS FETのソース電極は112c、ゲート電
極は112f、ドレイン電極は112b、バツクゲート電極は11
2cである。ここで、電極112cはnpnトランジスタのコレ
クタ電極とPMOS FETのドレイン電極と共有するので、
低占有面積化が図れる。さらに、シヨツトキPMOS FET
を用いているので、第２図の従来構造に比べ、寄生横型
pnpトランジスタのエミツタが形成されないためラツチ
アツプの問題がないのでウエル層103をnpnバイポーラト
ランジスタとPMOS FETで分離する必要がなく、高密度
化が図れる。
シヨツトキ接合を、Ｐ型半導体に対してはオーミツク性
を示す特徴を有するものである。例えば、PtSi（白金シ
リサイド）は、バリア高さがＮ型シリコン半導体に対し
ては、0.85eV、Ｐ型シリコン半導体に対しては、0.25eV
であるので、上述の特徴を満足する。そこで、第１図
中、PMOS FETのソース・ドレインを上記、金属シリサ
イド膜112c,112bで形成することによりシヨツトキPMOS
FETが形成され、かつ、104aとのオーミツクコンタク
トも直接とれる。また、半導体層103とのウエルコンタ
クトには高濃度Ｎ型半導体層105bを介して金属シリサイ
ド112cでとれる。さらにゲートダイレクトコンタクトと
して金属シリサイド112f,112gをソース・ドレインと自
己整合的に形成することにより、低ゲート抵抗と高密度
化が図れる。第１図中、縦型npnバイポーラトランジス
タのエミツタ電極は112a、ベース電極は112b、コレクタ
電極は112c、PMOS FETのソース電極は112c、ゲート電
極は112f、ドレイン電極は112b、バツクゲート電極は11
2cである。ここで、電極112cはnpnトランジスタのコレ
クタ電極とPMOS FETのドレイン電極と共有するので、
低占有面積化が図れる。さらに、シヨツトキPMOS FET
を用いているので、第２図の従来構造に比べ、寄生横型
pnpトランジスタのエミツタが形成されないためラツチ
アツプの問題がないのでウエル層103をnpnバイポーラト
ランジスタとPMOS FETで分離する必要がなく、高密度
化が図れる。
なお第１図の実施例においてはPMOS FET,NMOS FET及
びバイポーラトランジスタを具備する実施例が示されて
いるが、バイポーラトランジスタ及びPMOS FETにより
半導体装置を構成することも可能である。
びバイポーラトランジスタを具備する実施例が示されて
いるが、バイポーラトランジスタ及びPMOS FETにより
半導体装置を構成することも可能である。
（発明の効果） 以上、説明したように、本発明によれば小さな占有面積
内にバイポーラトランジスタとMOS FETを構造的に複合
化でき、さらに、ラツチアツプ問題もないので低消費電
力で、高負荷駆動能力の集積回路を高密度化できる効果
を有するものである。
内にバイポーラトランジスタとMOS FETを構造的に複合
化でき、さらに、ラツチアツプ問題もないので低消費電
力で、高負荷駆動能力の集積回路を高密度化できる効果
を有するものである。
第１図は本発明の複合型半導体装置の実施例、第２図は
従来の複合型半導体装置の断面構造で、左からnpnバイ
ポーラトランジスタ,PMOS FET,NMOS FETを示す。第３
図は従来の複合型半導体装置の回路図、第４図は第２図
の構造的マージ化を図つた断面構造を示す。 100……Ｐ型半導体基板 101……Ｐ型半導体エピ層 102……高濃度Ｎ型半導体埋め込み層 103……Ｎ型半導体ウエル 104a,104b……Ｐ型半導体 105a〜105d……高濃度Ｎ型半導体層 111a,111b……ゲート層 112a〜112g……金属シリサイド膜（電極層） Qn……npnバイポーラトランジスタ MP……ＰチヤネルMOS FET
従来の複合型半導体装置の断面構造で、左からnpnバイ
ポーラトランジスタ,PMOS FET,NMOS FETを示す。第３
図は従来の複合型半導体装置の回路図、第４図は第２図
の構造的マージ化を図つた断面構造を示す。 100……Ｐ型半導体基板 101……Ｐ型半導体エピ層 102……高濃度Ｎ型半導体埋め込み層 103……Ｎ型半導体ウエル 104a,104b……Ｐ型半導体 105a〜105d……高濃度Ｎ型半導体層 111a,111b……ゲート層 112a〜112g……金属シリサイド膜（電極層） Qn……npnバイポーラトランジスタ MP……ＰチヤネルMOS FET
Claims (3)
- 【請求項１】第１の導電型の半導体基板を形成する第１
の半導体層と、前記の第１の半導体層の主表面の一部領
域に設けられ、かつ第２の導電型のウエル領域を形成す
る第２の半導体層と、前記の第２の半導体層の一部に形
成され、第２の半導体層の深さよりも充分浅い第１の導
電型の第３の半導体層と、前記の第３の半導体層内の一
部に形成された高濃度の第２の導電型の第４の半導体層
と、前記の第３の半導体層の領域より前記の第２の半導
体層領域に延在し、かつ第１導電型に対してはショット
キ接合を有し、第２導電型に対してはオーミック接合を
形成する第１の金属シリサイド膜と、前記の第１の金属
シリサイド膜と所定の間隔を離して前記の第２の半導体
層領域に形成された、第１の金属シリサイド膜と同じ第
２の金属シリサイド膜と、前記の第１および第２の金属
シリサイド膜との間に形成された薄い酸化膜を有する第
１のゲートと、前記の第２の金属シリサイド膜下の一部
に形成された高濃度の第２の導電型の第５の半導体層
と、前記の第４の半導体層上に形成され、かつ第１の金
属シリサイド膜と同様の第３の金属シリサイド膜とを備
え、前記の第1,第2,第３の金属シリサイド膜を夫々第1,
第2,第３の電極とすることを特徴とする複合型半導体装
置。 - 【請求項２】第２の導電型の第２の半導体層の底表面
に、第２の導電型の高濃度半導体層を埋め込んだことを
特徴とする特許請求の範囲第１項記載の複合型半導体装
置。 - 【請求項３】第１の導電型の半導体基板を形成する第１
の半導体層と、前記の第１の半導体層の主表面の一部領
域に設けられ、かつ第２の導電型のウエル領域を形成す
る第２の半導体層と、前記の第２の半導体層の一部に形
成され、第２の半導体層の深さよりも充分浅い第１の導
電型の第３の半導体層と、前記の第３の半導体層内の一
部に形成された高濃度の第２の導電型の第４の半導体層
と、前記の第３の半導体層の領域より前記の第２の半導
体層領域に延在し、かつ第１導電型に対してはショット
キ接合を有し、第２導電型に対してはオーミック接合を
形成する第１の金属シリサイド膜と、前記の第１の金属
シリサイド膜と所定の間隔を離して前記の第２の半導体
層領域に形成された、第１の金属シリサイド膜と同じ第
２の金属シリサイド膜と、前記の第１および第２の金属
シリサイド膜との間に形成された薄い酸化膜を有する第
１のゲートと、前記の第２の金属シリサイド膜下の一部
に形成された高濃度の第２の導電型の第５の半導体層
と、前記の第４の半導体層上に形成され、かつ第１の金
属シリサイド膜と同様の第３の金属シリサイド膜とを備
え、前記の第1,第2,第３の金属シリサイド膜を夫々第1,
第2,第３の電極とした半導体装置と、前記の第１の半導
体層の主表面の一部領域に形成された第１の導電型の第
６の半導体層と、前記の第６の半導体層領域に所定の間
隔を離して形成された第２の導電型の第７及び第８の半
導体層と、前記の第7,第８の半導体層の上に、夫々第１
の導電型に対してはショットキ接合を有し、第２の導電
型に対してはオーミック接合を形成する第４及び第５の
金属シリサイド膜と、前記の第４及び第５の金属シリサ
イド膜の間に薄い酸化膜を有する第２のゲートとを有す
る半導体装置を具備することを特徴とする複合型半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25745284A JPH0666425B2 (ja) | 1984-12-07 | 1984-12-07 | 複合型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25745284A JPH0666425B2 (ja) | 1984-12-07 | 1984-12-07 | 複合型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61136255A JPS61136255A (ja) | 1986-06-24 |
| JPH0666425B2 true JPH0666425B2 (ja) | 1994-08-24 |
Family
ID=17306535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25745284A Expired - Lifetime JPH0666425B2 (ja) | 1984-12-07 | 1984-12-07 | 複合型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666425B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3787407D1 (de) * | 1986-07-04 | 1993-10-21 | Siemens Ag | Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung. |
| JPH07101715B2 (ja) * | 1987-01-21 | 1995-11-01 | 三菱電機株式会社 | 半導体集積回路装置及びその製造方法 |
| SE461428B (sv) * | 1988-06-16 | 1990-02-12 | Ericsson Telefon Ab L M | Foerfarande foer att paa ett underlag av halvledarmaterial framstaella en bipolaer transistor eller en bipolaer transistor och en faelteffekttransistor eller en bipolaer transistor och en faelteffekttransistor med en komplementaer faelteffekttransistor och anordningar framstaellda enligt foerfarandena |
| EP0436297A3 (en) * | 1989-12-04 | 1992-06-17 | Raytheon Company | Small bicmos transistor |
| JPH05145023A (ja) * | 1991-11-22 | 1993-06-11 | Mitsubishi Electric Corp | 半導体装置 |
| US5334549A (en) * | 1993-08-13 | 1994-08-02 | Texas Instruments Incorporated | BiCMOS process that supports merged devices |
| DE19919129A1 (de) * | 1999-04-27 | 2000-11-09 | Siemens Ag | Substratkontakt für eine leitende Wanne in einer Halbleiterspeicheranordnung |
-
1984
- 1984-12-07 JP JP25745284A patent/JPH0666425B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61136255A (ja) | 1986-06-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |