JPH0651758A - Input waveform controller - Google Patents

Input waveform controller

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JPH0651758A
JPH0651758A JP5155544A JP15554493A JPH0651758A JP H0651758 A JPH0651758 A JP H0651758A JP 5155544 A JP5155544 A JP 5155544A JP 15554493 A JP15554493 A JP 15554493A JP H0651758 A JPH0651758 A JP H0651758A
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input
peak value
time
output
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Hiroshi Watanabe
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Casio Computer Co Ltd
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Casio Computer Co Ltd
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Abstract

PURPOSE:To improve the processing speed and to reduce the burden of hardware at the time of the extraction of a peak value, etc., by providing a polarity converting means which performs an input waveform signal that it contains only signal components of the positive polarity. CONSTITUTION:A pitch extracting analog part 102 obtain six kinds of waveform signals by removing higher harmonic components from six kinds of outputs from a hexa-pickup 110 through a low-pass filter. Further, six kinds of zero- cross signal pulses which go up to a high level or down to a low level each time the amplitudes of the waveform signals change in sign are generated. They are outputted to a pitch extracting digital part 103. Consequently, only one kind of power value signal is generated and used corresponding to one input waveform signal (positive waveform signal). Thus, the required signal is reduced to one-half as compared with two kinds of a conventional example. Namely, the speed of time-division processing and the hardware scale of a memory, e.g. a shift register and a RAM are both reducible in half as compared as those of the conventional example.

Description

【発明の詳細な説明】Detailed Description of the Invention

【0001】[0001]

【産業上の利用分野】本発明は、演奏操作に応じて発生
する入力波形信号をデジタル化して得たデジタル波形信
号から楽音の発音制御に用いるピッチ情報抽出のための
最大ピーク点、最小ピーク点の各タイミングを抽出する
電子楽器の入力制御装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a maximum peak point and a minimum peak point for extracting pitch information used for tone control of a musical tone from a digital waveform signal obtained by digitizing an input waveform signal generated according to a performance operation. The present invention relates to an input control device for an electronic musical instrument, which extracts each timing.

【0002】[0002]

【従来の技術】ギター等の弦の撥弦(ピッキング)操作
により生じる弦振動波形等の入力波形信号から、その信
号のピッチ周期をリアルタイムで抽出し、該ピッチ周期
に基づいてデジタル回路等で構成された楽音発生回路を
制御して楽音を合成し、発音させるようにした電子楽器
が開発されている。
2. Description of the Related Art A pitch cycle of a signal such as a string vibration waveform generated by a string plucking operation of a string of a guitar or the like is extracted in real time from the input waveform signal, and a digital circuit or the like is constructed based on the pitch cycle. An electronic musical instrument has been developed in which the generated musical tone generating circuit is controlled to synthesize a musical tone to generate a sound.

【0003】このような電子楽器においては、例えば電
子ギターの場合、特には図示しない6弦のうち1弦がピ
ッキングされることにより、対応するヘキサピックアッ
プ等の電磁ピックアップから弦振動波形信号が検出され
る。そして、この信号がローパスフィルタでろ波される
と、例えば図12に示されるようなピッチ周期T0 〜T
5 等を有するデジタル波形信号D1が得られる。続い
て、この信号から、各ピーク値とその直後の各ゼロクロ
ス時刻のデータの組(a0 、t1 )、(b1 、t 2 )、
(a1 、t3 )、・・・等が検出され、これらのデータ
の組に対して論理的な訂正処理が施されることにより、
最大ピーク点間の間隔又は最小ピーク点間の間隔或いは
ゼロクロス時刻点間の間隔として、各ピッチ周期T0
5 等がリアルタイムで抽出される。そして、各ピッチ
周期が抽出される毎に、対応する音高情報が生成され、
楽音発生回路でその音高の楽音が発音される。
In such an electronic musical instrument, for example,
In the case of a child guitar, one of the 6 strings (not shown)
By being locked, the corresponding hexa pick up
The string vibration waveform signal is detected from the electromagnetic pickup such as
It This signal is then low-pass filtered
And, for example, the pitch period T as shown in FIG.0~ T
FiveA digital waveform signal D1 having Continued
Then, from this signal, each peak value and each zero
Time data set (a0, T1), (B1, T 2),
(A1, T3), ..., etc. are detected and these data
By logically correcting the set of
Interval between maximum peak points or interval between minimum peak points or
As the interval between zero-cross time points, each pitch period T0~
TFiveEtc. are extracted in real time. And each pitch
Each time the period is extracted, the corresponding pitch information is generated,
The tone generation circuit produces a tone of that pitch.

【0004】従って、発音開始後、演奏者がギターのチ
ョーキング操作を行うか又は弦の張力変化用のトレモロ
アームを操作すること等により、ピッキングされた弦の
張力を変化させたような場合、それに従って図12のデ
ジタル波形信号D1の各ピッチ周期T0 〜T5 等が変化
するため、発音される楽音の音高等もそれに従ってリア
ルタイムで変化し、楽音に豊かな表現を付加することが
できる。
Therefore, when the player changes the tension of the picked string by, for example, choking the guitar or operating the tremolo arm for changing the tension of the string after the start of sound generation. Accordingly, since the pitch periods T 0 to T 5 etc. of the digital waveform signal D1 in FIG. 12 change, the pitch etc. of the musical tone to be generated also changes in real time accordingly, and a rich expression can be added to the musical tone.

【0005】上記従来例では、図12のデジタル波形信
号D1の最大ピーク点(図2の正ピーク値a0 〜a3
の時点)及び最小ピーク点(図2の負ピーク値b0 〜b
3 等の時点)のタイミングをいかに正確に抽出するか
が、精度のよいピッチ抽出を行うために重要である。
In the above-mentioned conventional example, the maximum peak point (at the positive peak values a 0 to a 3 in FIG. 2) and the minimum peak point (negative peak values b 0 to b in FIG. 2) of the digital waveform signal D1 shown in FIG.
How to accurately extract the timing of ( 3rd point) is important for accurate pitch extraction.

【0006】そのため、一般にデジタル波形信号D1の
正振幅側と負振幅側の各々について、過去のピーク値を
減算し(減衰させ)ながら記憶する回路が設けられ、前
回のピーク値が検出された後、上記減算回路からは図1
2の如くその振幅の絶対値が徐々に減少する閾値信号p
又はqが生成される。そして、デジタル波形信号D1の
振幅値が次に上記閾値信号p又はqの値を正方向又は負
方向に越えた時点が検出され、これにより図12に示さ
れるようなピーク検出用の制御信号である最大ピーク値
検出信号MAX又は最小ピーク値検出信号MINがハイ
レベルに立ち上がる。更に、上記検出時点直後にデジタ
ル波形信号D1が増加方向から減少方向(正振幅側)又
は減少方向から増加方向(負振幅側)へ変化するタイミ
ングで、最大ピーク値検出信号MAX又は最小ピーク値
検出信号MINがローレベルに立ち下がり、そのタイミ
ングとして各ピーク値のタイミングが検出される。ここ
で、ピッチ周期に対応した真のピーク点間に、倍音成分
等に基づく擬似的なピークが存在しても、通常それらの
ピークの絶対値は隣り合う真のピークの絶対値よりも小
さいため、閾値信号p又はqを越えない。これにより、
真のピーク値のタイミングのみを正確に抽出することが
できる。
Therefore, generally, for each of the positive amplitude side and the negative amplitude side of the digital waveform signal D1, a circuit is provided for storing while subtracting (attenuating) the past peak value, and after the previous peak value is detected. From the above subtraction circuit,
2, the threshold signal p whose absolute value of the amplitude gradually decreases
Or q is generated. Then, the time when the amplitude value of the digital waveform signal D1 next exceeds the value of the threshold value signal p or q in the positive direction or the negative direction is detected, and the control signal for peak detection as shown in FIG. A certain maximum peak value detection signal MAX or a minimum peak value detection signal MIN rises to a high level. Further, immediately after the detection time point, the maximum peak value detection signal MAX or the minimum peak value detection is detected at the timing when the digital waveform signal D1 changes from the increasing direction to the decreasing direction (positive amplitude side) or from the decreasing direction to the increasing direction (negative amplitude side). The signal MIN falls to the low level, and the timing of each peak value is detected as the timing. Here, even if there are pseudo peaks based on harmonic components, etc. between the true peak points corresponding to the pitch period, the absolute values of those peaks are usually smaller than the absolute values of the adjacent true peaks. , The threshold signal p or q is not exceeded. This allows
Only the timing of the true peak value can be accurately extracted.

【0007】なお、ゼロクロス時刻t0 〜t7 等のタイ
ミングは、上記最大ピーク値検出信号MAX又は最小ピ
ーク値検出信号MINが立ち下がったタイミング直後
に、デジタル波形信号D1の振幅の極性が変化するタイ
ミングとして検出される。
At the timing of the zero-cross times t 0 to t 7, etc., the polarity of the amplitude of the digital waveform signal D1 changes immediately after the fall of the maximum peak value detection signal MAX or the minimum peak value detection signal MIN. It is detected as timing.

【0008】[0008]

【発明が解決しようとする課題】ここで、一般の電子ギ
ター等の場合、弦は例えば6本あるため、弦振動波形信
号として検出される信号も6種類ある。そこで、上述の
ような従来例の場合、図12のデジタル波形信号D1は
6弦分の弦振動波形信号を時分割に多重化した信号とさ
れ、この信号に対して時分割処理が行われることによ
り、6弦の各々に対応するピッチ周期が抽出され、6種
類の楽音が聴覚上同時に発音される。
Here, in the case of a general electronic guitar or the like, since there are, for example, six strings, there are also six types of signals detected as string vibration waveform signals. Therefore, in the case of the conventional example as described above, the digital waveform signal D1 of FIG. 12 is a signal obtained by time-divisionally multiplexing the string vibration waveform signals for six strings, and the time-division processing is performed on this signal. Thus, the pitch period corresponding to each of the 6 strings is extracted, and 6 kinds of musical tones are audibly produced at the same time.

【0009】この場合、1弦分に対応する信号に対し
て、図12の如く、正振幅側と負振幅側の各々に対応す
る2種類の閾値信号p及びqが必要である。従って、6
弦分を時分割多重化したデジタル波形信号D1から各ピ
ーク値のタイミングを検出するためには、12種類の閾
値信号が必要となり、その閾値信号を用いたピーク値の
タイミング検出のための時分割処理も12時分割処理が
必要となる。そして、上記12種類の閾値信号を独立に
記憶するのに、12段のシフトレジスタが必要である。
In this case, for the signal corresponding to one chord, as shown in FIG. 12, two types of threshold signals p and q corresponding to the positive amplitude side and the negative amplitude side are required. Therefore, 6
In order to detect the timing of each peak value from the digital waveform signal D1 in which the chords are time-division-multiplexed, twelve kinds of threshold signals are required, and the time-division for detecting the timing of the peak value using the threshold signal. As for processing, 12-time division processing is also required. Then, 12 stages of shift registers are required to store the above 12 types of threshold signals independently.

【0010】このように、ピーク値又はゼロクロス時刻
を抽出するための従来の処理回路は、同時に入力する波
形信号の数の2倍の速度で時分割処理する必要があり、
処理速度の点からみた負担が大きくなると共に、閾値信
号を記憶するためのシフトレジスタ等も波形信号の数の
2倍の段数が必要となってハードウエアの負担も増加し
てしまい、結果としてコストの高い電子楽器になってし
まうという問題点を有している。
As described above, the conventional processing circuit for extracting the peak value or the zero-cross time has to perform the time-division processing at a speed twice the number of the waveform signals input at the same time.
In addition to increasing the load in terms of processing speed, the shift register for storing the threshold value signal also requires twice the number of waveform signals, which increases the load on the hardware, resulting in a cost reduction. It has the problem of becoming a high-quality electronic musical instrument.

【0011】本発明の課題は、ピーク値等を抽出すると
きの処理速度及びハードウエアの負担を軽減させること
にある。
An object of the present invention is to reduce the processing speed and hardware load when extracting peak values and the like.

【0012】[0012]

【課題を解決するための手段】本発明は、入力波形信号
から、楽音の発音制御に用いるピッチ情報を抽出するた
めの最大ピーク値及び最小ピーク値の各入力タイミング
を検出する電子楽器の入力制御装置を前提とする。
SUMMARY OF THE INVENTION The present invention is an input control for an electronic musical instrument for detecting input timings of a maximum peak value and a minimum peak value for extracting pitch information used for tone generation control of a musical tone from an input waveform signal. Assuming a device.

【0013】そしてまず、入力波形信号の極性を検出す
る極性検出手段を有する。同手段は、例えば入力波形信
号の電圧値を接地電位と比較し、接地電位よりも大きけ
ればハイレベル信号を出力し、小さければローレベル信
号を出力するコンパレータである。
First, it has a polarity detecting means for detecting the polarity of the input waveform signal. The means is, for example, a comparator that compares the voltage value of the input waveform signal with the ground potential, and outputs a high level signal if it is larger than the ground potential and outputs a low level signal if it is smaller than the ground potential.

【0014】次に、極性検出手段の極性検出結果に基づ
いて、入力波形信号のうち極性が負の部分を正極性に反
転して、入力波形信号が正極性の信号成分のみを含むよ
うに変換する極性変換手段を有する。同手段は、例えば
前記コンパレータの出力がハイレベルのときは入力波形
信号の電圧値をそのまま出力し、ローレベルのときは入
力波形信号の電圧値を反転アンプで反転して出力する回
路である。
Next, based on the polarity detection result of the polarity detecting means, the negative polarity portion of the input waveform signal is inverted to the positive polarity, and the input waveform signal is converted so as to include only the positive polarity signal component. It has a polarity converting means. The means is, for example, a circuit that outputs the voltage value of the input waveform signal as it is when the output of the comparator is high level, and inverts the voltage value of the input waveform signal by an inverting amplifier when it is low level and outputs it.

【0015】更に、極性変換手段からの正極性波形信号
に対し、該信号の過去のピーク値を減少させながら記憶
する記憶制御手段を有する。同手段は、例えば正極性波
形信号をデジタル化した後、その後述する最大又は最小
ピーク値検出信号の前回の出力タイミングでデジタル化
された正極性波形信号を一時記憶するレジスタと、その
後、次に、最大又は最小ピーク値検出信号が出力される
まで、上記レジスタの出力を各処理タイミングごとに減
算してゆく減算回路である。
Further, there is provided storage control means for storing the positive polarity waveform signal from the polarity conversion means while reducing the past peak value of the signal. The means, for example, after digitizing the positive polarity waveform signal, a register for temporarily storing the positive polarity waveform signal digitized at the previous output timing of the maximum or minimum peak value detection signal described later, and then, , Is a subtraction circuit that subtracts the output of the register at each processing timing until the maximum or minimum peak value detection signal is output.

【0016】そして、正極性波形信号の前回のピーク値
検出後、記憶制御手段の出力信号を閾値信号として、正
極性波形信号が次に閾値信号を越える時点を検出し、該
検出時点において極性検出手段が入力波形信号から正極
性を検出していれば上記検出時点直後に最大ピーク値検
出信号を出力し、負極性を検出していれば上記検出時点
直後に最小ピーク値検出信号を出力するピーク検出手段
を有する。同手段は、例えば正極性波形信号の振幅値が
記憶制御手段の出力信号である閾値信号の振幅値を越え
たらハイレベル信号を出力する比較器と、該比較器の出
力がハイレベルとなったときに、前記コンパレータの出
力がハイレベル(正極性の入力信号である)なら最大ピ
ーク値検出信号をハイレベルに立ち上げ、前記コンパレ
ータの出力がローレベル(負極性の入力波形信号であ
る)なら最小ピーク値検出信号をハイレベルに立ち上
げ、その直後に、正極性波形信号の変化が増加から減少
に変化した時点で、ハイレベルに立ち上がった最大又は
最小ピーク値検出信号をローレベルに立ち下げる回路で
ある。
After the previous peak value of the positive polarity waveform signal is detected, the output signal of the storage control means is used as a threshold signal to detect the time when the positive polarity waveform signal next exceeds the threshold signal, and the polarity is detected at the detection time. If the means detects positive polarity from the input waveform signal, it outputs the maximum peak value detection signal immediately after the detection time point, and if it detects negative polarity, it outputs the minimum peak value detection signal immediately after the detection time point. It has a detection means. The means is, for example, a comparator which outputs a high level signal when the amplitude value of the positive polarity waveform signal exceeds the amplitude value of the threshold value signal which is the output signal of the storage control means, and the output of the comparator becomes high level. When the output of the comparator is high level (which is a positive polarity input signal), the maximum peak value detection signal is raised to a high level, and when the output of the comparator is low level (which is a negative polarity input waveform signal). The minimum peak value detection signal rises to high level, and immediately after that, when the change of the positive polarity waveform signal changes from increase to decrease, the maximum or minimum peak value detection signal that rises to high level falls to low level. Circuit.

【0017】以上の構成において、例えば電子ギターの
6弦の各々に対応する各弦振動波形信号のように、入力
波形信号が複数の場合、上記各手段は時分割動作し、入
力波形信号の各々から最大ピーク値及び最小ピーク値の
各入力タイミングが検出され、これにより、各入力波形
信号に対応するピッチ情報が検出され、各ピッチ情報に
対応する複数の楽音の発音制御が同時に行われる。この
場合、前記閾値信号は、複数の入力波形信号に対応して
それと同数だけ用意され、従って、前記記憶制御手段
は、各時分割処理に同期して各閾値信号を記憶、出力す
るメモリ、例えばシフトレジスタあるいはRAMで構成
される。
In the above configuration, when there are a plurality of input waveform signals, such as each string vibration waveform signal corresponding to each of the six strings of an electronic guitar, the above-mentioned means operate in a time-division manner and each of the input waveform signals. The input timings of the maximum peak value and the minimum peak value are detected from this, pitch information corresponding to each input waveform signal is detected, and sound generation control of a plurality of musical tones corresponding to each pitch information is simultaneously performed. In this case, the threshold signals are prepared in the same number as that corresponding to a plurality of input waveform signals, and therefore, the storage control means stores the threshold signals in synchronization with each time division process, for example, a memory that outputs the threshold signals. It is composed of a shift register or a RAM.

【0018】[0018]

【作用】本発明の作用は以下の通りである。ピッチ情報
を抽出するための最大ピーク値又は最小ピーク値のタイ
ミングは、過去のピーク値から徐々に減少する閾値信号
に基づいて検出される。従って、ピッチ周期に対応した
真のピーク点間に倍音成分等に基づく擬似的なピークが
存在しても、通常それらピークの絶対値は隣り合う真の
ピークの絶対値より小さく閾値信号を越えないため、真
のピーク値のタイミングのみを正確に抽出できる。
The operation of the present invention is as follows. The timing of the maximum peak value or the minimum peak value for extracting the pitch information is detected based on the threshold signal that gradually decreases from the past peak value. Therefore, even if there are pseudo peaks due to harmonic components between true peak points corresponding to the pitch period, the absolute values of those peaks are usually smaller than the absolute values of adjacent true peaks and do not exceed the threshold signal. Therefore, only the timing of the true peak value can be accurately extracted.

【0019】ここで、電子ギターの各6弦に対応する各
弦振動波形信号のように、入力波形信号が複数の場合、
前述のように、本発明の各手段は時分割動作し、入力波
形信号の各々から最大ピーク値及び最小ピーク値の各入
力タイミングが検出される。この場合、1つの入力波形
信号(正極性波形信号)に対応して1種類の閾値信号の
みが生成・使用される。これは、従来例の2種類に対し
て1/2である。
Here, when there are a plurality of input waveform signals, such as the string vibration waveform signals corresponding to the 6 strings of the electronic guitar,
As described above, each means of the present invention operates in a time division manner, and the respective input timings of the maximum peak value and the minimum peak value are detected from each of the input waveform signals. In this case, only one type of threshold signal is generated and used corresponding to one input waveform signal (positive polarity waveform signal). This is ½ of the two types of the conventional example.

【0020】従って、例えば電子ギターの6弦分の入力
波形信号から各ピーク値のタイミングを検出するのに、
6種類の閾値信号を用意すればよいことになり、それら
の閾値信号を用いた時分割処理も6時分割処理でよい。
そして、上記閾値信号を記憶するのに、6段のシフトレ
ジスタを用意すればよい。
Therefore, for example, in order to detect the timing of each peak value from the input waveform signal for six strings of an electronic guitar,
It is only necessary to prepare six types of threshold signals, and the time division processing using those threshold signals may be six time division processing.
Then, a 6-stage shift register may be prepared to store the threshold signal.

【0021】すなわち、従来例に比較して時分割処理の
速度とメモリ例えばシフトレジスタやRAMのハードウ
エア規模を共に1/2にできる。
That is, both the speed of the time-division processing and the hardware scale of the memory such as the shift register and the RAM can be halved as compared with the conventional example.

【0022】[0022]

【実施例】以下、本発明の実施例につき詳細に説明を行
う。なお、以下の説明においては、記号{ }、
( )、《 》、〈 〉で囲まれ、アンダーラインを付
した見出しの順に、順次項目分けを行う。 {本発明の実施例の全体ブロック図}本実施例は、ボデ
ィー上に6本の金属弦が張られ該金属弦の下部に設けら
れたフィンガーボード上のフレット (指板) を指で抑え
ながら所望の弦をピッキングすることにより演奏を行う
電子ギターとして実現されている。なお、その外見は省
略する。
EXAMPLES Examples of the present invention will be described in detail below. In the following description, the symbols {},
Items are grouped in the order of underlined headings enclosed in (), <<>>, and <>. { Overall block diagram of an embodiment of the present invention } In this embodiment, six metal strings are stretched on the body and the fret (fingerboard) on the fingerboard provided under the metal strings is held down with fingers. It is realized as an electronic guitar that plays by picking a desired string. The appearance is omitted.

【0023】図1は、本実施例の全体ブロック図であ
る。まず、ピッチ抽出アナログ部102は、特には図示
しない前記6本の弦毎にそれぞれ設けられ各弦の振動を
電気信号に変換するヘキサピックアップから出力される
各弦対応の波形信号から、各種デジタル信号(後述す
る)を生成する回路である。
FIG. 1 is an overall block diagram of this embodiment. First, the pitch extraction analog unit 102 is provided for each of the six strings (not shown), and a waveform signal corresponding to each string output from a hex pickup for converting the vibration of each string into an electric signal is converted into various digital signals. It is a circuit for generating (described later).

【0024】ピッチ抽出デジタル部103は、ピッチ抽
出アナログ部102からの各信号に基づいて、ピッチ抽
出のためのピーク値、ゼロクロス時刻等の各種パラメー
タ(後述する)を生成し、中央制御装置(MCP、以下
同じ)101に割り込み信号INTで割り込みをかける
ことにより、バスBUSを介して上記各種パラメータを
MCP101に出力する。
The pitch extraction digital section 103 generates various parameters (to be described later) such as a peak value for pitch extraction and zero-cross time based on each signal from the pitch extraction analog section 102, and a central control unit (MCP). The same applies hereinafter) is interrupted by the interrupt signal INT to output the above various parameters to the MCP 101 via the bus BUS.

【0025】次に、MCP101は、ピッチ抽出デジタ
ル部103からの各種情報に基づいて、前記各弦のうち
どの弦がピッキングされたかを検出すると共に、ピッキ
ングされた弦からピッチ周期(周波数)を検出して、そ
のピッチ周期に対応する音高による発音開始の情報を楽
音発生回路104に出力する。
Next, the MCP 101 detects which one of the strings has been picked and the pitch period (frequency) from the picked string based on various information from the pitch extraction digital unit 103. Then, the information on the start of sounding by the pitch corresponding to the pitch period is output to the musical sound generating circuit 104.

【0026】また、MCP101は、発音開始後、演奏
者が特には図示しない前述の弦に対してフィンガーボー
ド上でチョーキング操作を行うか、又は特には図示しな
いトレモロアームを操作すること等により、ピッキング
された弦の張力を変化させたような場合、ピッチ抽出デ
ジタル部103からの情報に基づいて、ピッキングされ
た弦振動のピッチ周期の変化を抽出し、これに基づく音
高の変更を支持する情報を楽音発生回路104に出力す
る。
In addition, the MCP 101 is picked by the player performing choking on the above-mentioned strings (not shown) on the finger board after the start of sounding, or operating a tremolo arm (not shown). When the tension of the string is changed, the change of the pitch period of the picked string vibration is extracted based on the information from the pitch extraction digital unit 103, and the information for supporting the change of the pitch based on this is extracted. Is output to the tone generation circuit 104.

【0027】以上の制御動作は、MCP101内の特に
は図示しないROM(リードオンリーメモリー)等に記
憶された制御プログラムに基づいて行われる。続いて、
図1の楽音発生回路104は、MCP3からの各種楽音
制御情報に基づいて、特には図示しない波形ROMに記
憶されているデジタル楽音波形を読み出して出力する。
この場合、特には図示しない波形読み出し手段が、MC
P101から指示される音高に応じたアドレス間隔で前
記波形ROMからデジタル楽音波形を読み出すことによ
り、楽音の音高制御を行う。
The above control operation is performed based on a control program stored in a ROM (read only memory) or the like (not shown) in the MCP 101. continue,
The tone generation circuit 104 of FIG. 1 reads out and outputs a digital tone waveform stored in a waveform ROM (not shown) based on various tone control information from the MCP 3.
In this case, the waveform reading means (not shown) is
The tone pitch of the musical tone is controlled by reading out the digital musical tone waveform from the waveform ROM at an address interval corresponding to the tone pitch designated by P101.

【0028】D/A変換器105は、楽音発生回路10
4から出力されるデジタル楽音波形をアナログ楽音波形
に変換し、この波形はアンプ106で増幅された後、ス
ピーカ107から放音される。
The D / A converter 105 includes a tone generation circuit 10
4 is converted into an analog musical tone waveform, and this waveform is amplified by the amplifier 106 and then emitted from the speaker 107.

【0029】なお、楽音発生回路104、D/A変換器
105、アンプ106、及びスピーカ107等を、演奏
部である弦張設部本体の外部に別音源として設2るよう
な場合、MCP101と楽音発生回路104は、図1に
括弧付で示すように楽音制御情報転送用の専用バスMI
DI−BUS(MIDI:Musical Instrument Digital
Interface)によって接続することができるように構成
されている。 {本実施例の概略動作}上記図1に示したブロック構成
の概略動作につき、以下に説明しておく。
When the tone generation circuit 104, the D / A converter 105, the amplifier 106, the speaker 107, etc. are provided as separate sound sources outside the main body of the stringing section, which is the performance section, the MCP 101 is used. The musical tone generation circuit 104 is provided with a dedicated bus MI for musical tone control information transfer as shown in parentheses in FIG.
DI-BUS (MIDI: Musical Instrument Digital
Interface) is configured to be able to connect. { Schematic operation of the present embodiment } The schematic operation of the block configuration shown in FIG. 1 will be described below.

【0030】まず、図2のD1(実線で示した波形)
は、図1のピッチ抽出アナログ部102からピッチ抽出
デジタル部103に出力されるデジタル波形信号D1の
1弦分についてアナログ的に示したものである。この波
形は、前述の特には図示しない6弦のうち1弦をピッキ
ングすることにより、対応するヘキサピックアップから
検出される電気信号をローパスフィルタでろ波した後
(後述する)、デジタル信号として出力したものであ
り、当該弦を前述の特には図示しない各フレットにはさ
まれたフィンガーボード上で押圧しながらピッキングす
ることにより、図2T 0 〜T5 等に示すようなピッチ周
期を有する振動波形が発生する。なお、実際の1弦分の
デジタル波形信号D1は、負振幅側の波形部分は同図破
線のように正振幅側に折り返された波形である。これに
ついては、後述する。
First, D1 in FIG. 2 (waveform shown by a solid line)
Is the pitch extraction from the pitch extraction analog unit 102 of FIG.
Of the digital waveform signal D1 output to the digital section 103
It is an analog representation of one string. This wave
As for the shape, pick one string out of the six strings not shown above.
From the corresponding hexa pickup by
After filtering the detected electrical signal with a low-pass filter
(Described later), which is output as a digital signal
The string on each fret not shown
Picking while pressing on the covered finger board
2T 0~ TFivePitch circumference as shown in
A vibration waveform with a period is generated. It should be noted that for the actual one string
The waveform portion of the digital waveform signal D1 on the negative amplitude side is not shown in the figure.
It is a waveform folded back to the positive amplitude side like a line. to this
This will be described later.

【0031】次に、本実施例では、図1のピッチ抽出デ
ジタル部103が、図2のデジタル波形信号D1から、
ピーク値a0 〜a3 又はb0 〜b3 等を抽出し、同時に
ピーク値の直後のゼロクロス時刻t0 〜t7 等を抽出す
る。そして、これらのデータを、図1のMCP101に
割込み信号INTを出力して割込みをかけることにより
バスBUSを介してMCP101に順次転送する。
Next, in this embodiment, the pitch extraction digital section 103 of FIG. 1 outputs the digital waveform signal D1 of FIG.
The peak values a 0 to a 3 or b 0 to b 3 etc. are extracted, and at the same time, the zero-cross times t 0 to t 7 etc. immediately after the peak value are extracted. Then, these data are sequentially transferred to the MCP 101 via the bus BUS by outputting an interrupt signal INT to the MCP 101 of FIG. 1 to generate an interrupt.

【0032】上記動作により、MCP101は始めのデ
ータの組(b0 、t0 )が入力した時点において、対応
する弦がピッキングされたと判断して、ピッチ周期の検
出動作に入る。
By the above operation, the MCP 101 determines that the corresponding string has been picked at the time when the first data set (b 0 , t 0 ) is input, and enters the pitch cycle detection operation.

【0033】この後、ピッチ抽出デジタル部103から
割込み信号INTが入力して割り込みがかかる毎に入力
するデータの組(a0 、t1 )、(b1 、t2 )、(a
1 、t3 )、・・・等から、論理的な訂正処理を介し
て、図2の各ピッチ周期T0 〜T5 等をリアルタイムで
抽出する。これにより、MCP101は、最も新しく得
られたピッチ周期に基づいた音高情報を生成し、楽音発
生回路104でその音高の楽音を発音させる。
After that, the interrupt signal INT is input from the pitch extraction digital unit 103, and data sets (a 0 , t 1 ), (b 1 , t 2 ), (a
1, t 3), ... From such, via a logical correction, it extracts each pitch period T 0 through T 5, etc. in FIG. 2 in real time. As a result, the MCP 101 generates pitch information based on the pitch cycle obtained most recently, and causes the musical tone generation circuit 104 to generate a musical tone of that pitch.

【0034】従って、発音開始後、演奏者が前記チョー
キング操作を行うか、又は特には図示しないトレモロア
ームを操作すること等により、ピッキングされた弦の張
力を変化させたような場合、それに従って図2のデジタ
ル波形信号D1の各ピッチ周期T0 〜T5 等が変化する
ため、音高情報もそれに従ってリアルタイムで変化し、
楽音に豊かな表現を付加することができる。
Therefore, when the player changes the tension of the picked strings by performing the choking operation or operating a tremolo arm (not shown) after the start of sounding, the drawing is performed accordingly. Since the pitch periods T 0 to T 5 etc. of the two digital waveform signals D1 change, the pitch information also changes in real time accordingly,
Rich expression can be added to the musical sound.

【0035】上記動作は、ギターの6弦分のヘキサピッ
クアップの各出力について時分割処理されるため(従っ
て、後述するようにデジタル信号波形D1は6弦分の時
分割信号となる)、楽音発生回路104からは6弦分の
楽音を聴覚的に同時に発音させることができる。そし
て、これらの楽音は、自由な音量・音色に設定でき、電
子的に各種の効果を付加できるため、極めて大きな演奏
効果が得られる。
Since the above operation is time-division-processed for each output of the hexa-pickup for the 6th string of the guitar (therefore, the digital signal waveform D1 becomes the time-division signal for the 6th string as will be described later). From the circuit 104, musical tones for six strings can be audibly produced simultaneously. Since these musical tones can be set to any volume and timbre and various effects can be added electronically, a very large performance effect can be obtained.

【0036】上記動作のうち、図2のデジタル波形信号
D1からピーク値a0 〜a3 又はb 0 〜b3 、及びそれ
らの直後のゼロクロス時刻t0 〜t7 を検出するための
ピッチ抽出デジタル部103の構成及び動作が、本発明
に特に関連する。以下、その構成及び動作につき順次説
明する。 {ピッチ抽出アナログ部の説明}まず、図1のピッチ抽
出アナログ部102について説明を行う。 (概略説明)ここでは、前述のヘキサピックアップから
の6種類(各弦対応)の出力を、ローパスフィルタに通
して高調波成分を除去することにより、6種類の各波形
信号を得る。更に、各波形信号の振幅の符号が正又は負
に変化する毎に、ハイレベル又はローレベルとなるパル
ス状の6種類のゼロクロス信号を発生する。そして、こ
れら6種類の波形信号及びゼロクロス信号を、ゲート回
路又はA/D変換器等により、時分割のデジタル波形信
号D1及び時分割のシリアルゼロクロス信号ZCRに変
換し、上記各ゼロクロス信号と共にピッチ抽出デジタル
部103に出力する。 (構 成)図3は、図1のピッチ抽出アナログ部10
2の詳細を示す回路図であり、前述のヘキサピックアッ
プからの各弦に対応した入力波形信号は各々ローパスフ
ィルタ(LPF)301〜306の各入力端子334〜
339に入力し、ここで増幅されると共に、高周波成分
が除去されて基本波形W1〜W6が抽出される。このロ
ーパスフィルタ301〜306としては各弦の出力音の
周波数が2オクターブ範囲内であることを考慮し、各弦
毎にそれぞれ異なるカットオフ周波数に設定されたもの
を用いる。
Among the above operations, the digital waveform signal of FIG.
Peak value a from D10~ A3Or b 0~ B3And it
Zero cross time t immediately after0~ T7For detecting
The configuration and operation of the pitch extraction digital unit 103 is the present invention.
Particularly relevant to. In the following, the structure and operation will be explained sequentially.
Reveal {Explanation of pitch extraction analog section} First, the pitch drawing in Fig. 1
The output analog section 102 will be described. (Brief description) Here, from the aforementioned hexa pickup
The 6 types of output (corresponding to each string) are passed through a low-pass filter.
Each of the 6 types of waveforms
Get the signal. Furthermore, the sign of the amplitude of each waveform signal is positive or negative.
Changes to high level or low level each time
Six types of zero-cross signals are generated. And this
These 6 types of waveform signals and zero-cross signals
Time-division digital waveform signal by a channel or A / D converter.
No. D1 and time-division serial zero-cross signal ZCR
Pitch extraction digital with each of the above zero-cross signals
It is output to the unit 103. (Constitution) FIG. 3 shows the pitch extraction analog section 10 of FIG.
2 is a circuit diagram showing the details of No. 2, which is the hexapic
The input waveform signal corresponding to each string from the
Each input terminal 334 of the filter (LPF) 301 to 306
Input to 339, amplified here and high frequency component
Are removed and basic waveforms W1 to W6 are extracted. This ro
The output sound of each string is used as the pass filters 301 to 306.
Considering that the frequency is within 2 octaves, each string
Each set to a different cutoff frequency
To use.

【0037】ローパスフィルタ301〜306の出力即
ち、波形信号(波高値)W1〜W6はそのまま出力さ
れ、また波形信号(波高値)W1〜W6は夫々ゼロクロ
スコンパレータ307〜312に入力され、ここで基準
信号であるアース電位と比較されて、ゼロクロス信号Z
1〜Z6が生成される。
The outputs of the low-pass filters 301 to 306, that is, the waveform signals (peak values) W1 to W6 are output as they are, and the waveform signals (peak values) W1 to W6 are input to the zero-cross comparators 307 to 312, respectively. The zero cross signal Z is compared with the ground potential which is the signal.
1 to Z6 are generated.

【0038】このゼロクロス信号Z1〜Z6は、アンド
ゲート313〜318とオアゲート325からなるゼロ
クロスパラレル−シリアル変換部の入力、即ちアンドゲ
ート313〜318に与えられ、後述する順次パルスΦ
1〜Φ6にそれぞれ対応して入力され、ここでシリアル
ゼロクロス信号ZCRに変換される。そして、ここで
は、ゼロクロス信号Z1〜Z6が正のときシリアルゼロ
クロス信号ZCRとして論理「1」を出力し、またゼロ
クロス信号Z1〜Z6が負のときシリアルゼロクロス信
号ZCRとして論理「0」を出力する。
The zero-cross signals Z1 to Z6 are supplied to the input of a zero-cross parallel-serial conversion section composed of AND gates 313 to 318 and an OR gate 325, that is, AND gates 313 to 318, and a sequential pulse Φ which will be described later.
1 to .PHI.6 are respectively input and converted into serial zero-cross signals ZCR. Then, here, the logic "1" is output as the serial zero-cross signal ZCR when the zero-cross signals Z1 to Z6 are positive, and the logic "0" is output as the serial zero-cross signal ZCR when the zero-cross signals Z1 to Z6 are negative.

【0039】一方、ローパスフィルタ301〜306か
らの波形信号W1〜W6は、アナログゲート319〜3
24などからなるアナログパラレル−シリアル変換部の
入力、即ちアナログゲート319〜324に与えられ、
後述する順次パルスΦ1〜Φ6にそれぞれ対応して入力
され、ここでアナログのシリアル信号に変換される。そ
してここでは、順次パルスΦ1〜Φ6がハイレベルのと
き対応するアナログゲート319〜324はオープン状
態となり、また順次パルスΦ1〜Φ6がローレベルのと
きアナログゲート319〜324はクローズ状態とな
る。これらの出力は抵抗330、331が接続された反
転アンプ329に入力され、ここで正側および負側の波
形がすべて正側に反転される。即ち、オアゲート325
からのシリアルゼロクロス信号ZCRは直接アナログゲ
ート327のゲート端子へ入力すると共に、インバータ
326を介してアナログゲート328のゲート端子に入
力する。そして、アナログゲート328の入力端子に反
転アンプ329の出力が入力され、アナログゲート32
8の出力は、必ず正の値となっている。一方、アナログ
ゲート327は、シリアルゼロクロス信号ZCRが論理
「1」のときにオンとなることで、アナログゲート31
9〜324の出力端子をアナログゲート327の出力端
子へ出力する結果、その出力は必ず正の値の出力とな
る。
On the other hand, the waveform signals W1 to W6 from the low pass filters 301 to 306 are analog gates 319 to 3 respectively.
24 is input to an analog parallel-serial conversion unit, that is, analog gates 319 to 324,
The signals are input corresponding to the sequential pulses Φ1 to Φ6, which will be described later, and are converted into analog serial signals here. Here, when the sequential pulses Φ1 to Φ6 are at the high level, the corresponding analog gates 319 to 324 are in the open state, and when the sequential pulses Φ1 to Φ6 are at the low level, the analog gates 319 to 324 are in the closed state. These outputs are input to the inverting amplifier 329 to which the resistors 330 and 331 are connected, and here, the waveforms on the positive side and the negative side are all inverted to the positive side. That is, OR gate 325
The serial zero-cross signal ZCR from is directly input to the gate terminal of the analog gate 327 and is also input to the gate terminal of the analog gate 328 via the inverter 326. Then, the output of the inverting amplifier 329 is input to the input terminal of the analog gate 328, and the analog gate 32
The output of 8 is always a positive value. On the other hand, the analog gate 327 is turned on when the serial zero-cross signal ZCR is logic “1”, so that the analog gate 31 is turned on.
As a result of outputting the output terminals of 9 to 324 to the output terminal of the analog gate 327, the output is always a positive value output.

【0040】そして、このアナログゲート327、32
8の出力は、VINとしてログ(log)変換回路332
に入力され、ここでデータがログ変換されることにより
対数圧縮され、必要なメモリビットが削減される。ログ
変換回路332の出力VOUTは、アナログデジタル変換
器A/D(以下、A/D変換器と称す)333におい
て、AD変換クロック信号ADCKの状態に応じて時分
割のデジタル波形信号D1に変換される。 (詳細動作)図4は、図1又は図3のピッチ抽出アナロ
グ部102の動作を説明するための動作タイミングチャ
ートである。まず、順次パルスΦ1〜Φ6は、後述のタ
イミングジェネレータ705(図7参照)から出力され
る各弦(6弦)対応のサンプリングクロックであり、各
々、上記タイミングジェネレータ705から発生される
A/D変換器333を動作させるためのAD変換クロッ
ク信号ADCKの6倍の周期を有し、各順次パルスΦ1
〜Φ6はAD変換クロック信号ADCKの1周期分ずつ
位相がずれて発生する。
Then, the analog gates 327, 32
The output of 8 is the log conversion circuit 332 as V IN.
Input, where the data is log transformed for logarithmic compression, reducing the required memory bits. The output V OUT of the log conversion circuit 332 is converted into a time-division digital waveform signal D1 in an analog-digital converter A / D (hereinafter referred to as A / D converter) 333 according to the state of the AD conversion clock signal ADCK. To be done. ( Detailed Operation ) FIG. 4 is an operation timing chart for explaining the operation of the pitch extraction analog section 102 of FIG. 1 or 3. First, the sequential pulses Φ1 to Φ6 are sampling clocks corresponding to the respective strings (sixth strings) output from a timing generator 705 (see FIG. 7) described later, and the A / D conversion generated from the timing generator 705, respectively. Has a cycle six times as long as the AD conversion clock signal ADCK for operating the converter 333, and each sequential pulse Φ1
Φ6 is generated with a phase shift of one cycle of the AD conversion clock signal ADCK.

【0041】従って、上記各順次パルスΦ1〜Φ6がア
ンドゲート313〜318を順次制御することにより、
6弦分の波形信号W1〜W6に対応する各ゼロクロス信
号Z1〜Z6がサンプリングされた後オアゲート325
によって時分割多重化されて、図4に示すシリアルゼロ
クロス信号ZCRとして出力される。
Therefore, the sequential pulses Φ1 to Φ6 sequentially control the AND gates 313 to 318, respectively.
After the zero-cross signals Z1 to Z6 corresponding to the waveform signals W1 to W6 for six strings are sampled, the OR gate 325
Are time-division multiplexed and output as the serial zero-cross signal ZCR shown in FIG.

【0042】図5は、図3の構成において、第1弦が弾
かれた場合の順次パルスΦ1と、波形信号W1と、ログ
変換回路332の入力電圧VINと、出力電圧VOUT と、
シリアルゼロクロス信号ZCRのタイミングチャートで
ある。この図から明らかなように、ログ変換回路332
によりデータが対数圧縮され、これにより、A/D変換
器333において量子化を行うときのビット数を減らす
ことができる(これについては後述する)。
FIG. 5 shows, in the configuration of FIG. 3, a sequential pulse Φ1 when the first string is played, a waveform signal W1, an input voltage V IN of the log conversion circuit 332, and an output voltage V OUT .
7 is a timing chart of a serial zero-cross signal ZCR. As is clear from this figure, the log conversion circuit 332
Thus, the data is logarithmically compressed, whereby the number of bits when quantization is performed in the A / D converter 333 can be reduced (this will be described later).

【0043】なお、他の弦に対応する波形信号W2〜W
6についても、各順次クロックΦ2〜Φ6に従って時分
割で処理される。この場合、VIN、VOUT 、ZCRの各
信号は、図5の斜線部分に時分割多重化される。
The waveform signals W2 to W corresponding to the other strings
6 is also time-divisionally processed according to the respective sequential clocks Φ2 to Φ6. In this case, the V IN , V OUT and ZCR signals are time-division multiplexed in the shaded area in FIG.

【0044】そして、これら時分割多重化された信号V
OUT は、A/D変換器333(図3)において、AD変
換クロック信号ADCKに基づいて8ビット(256レ
ベル)に量子化され、6弦分が時分割多重化された8ビ
ットのデジタル波形信号D1として出力される。
Then, these time division multiplexed signals V
OUT is quantized in the A / D converter 333 (FIG. 3) into 8 bits (256 levels) based on the AD conversion clock signal ADCK, and an 8-bit digital waveform signal in which 6 strings are time-division multiplexed. It is output as D1.

【0045】図6(a) 、(b) は、各々図3のログ変換回
路332への入力VINと、同回路332の出力V
OUT (共に、図5参照)の各信号の振幅値のエンベロー
プ(包絡)を示すものである。ここで、VIN、V
OUT は、共に前述の各波形信号W1〜W6のいづれかに
基づく信号であるため、結局、上記エンベロープは各弦
の弦振動のエンベロープを示している。
FIGS. 6 (a) and 6 (b) respectively show an input V IN to the log conversion circuit 332 and an output V of the circuit 332 of FIG.
6 shows an envelope of the amplitude value of each signal of OUT (both refer to FIG. 5). Where V IN and V
Since OUT is a signal based on any one of the above-mentioned waveform signals W1 to W6, after all, the above envelope indicates the envelope of the string vibration of each string.

【0046】ここで注目すべき点は、ノートオン時間で
ある。本実施例では、弦振動の立ち上がり時の振幅値が
所定のしきい値以上となることを検出して楽音をノート
オン(発音開始)し、その後、弦振動が減衰して振幅値
が前記しきい値以下となることを検出してノートオフ
(消音)する。そして、ノートオンからノートオフまで
のノートオン時間内に、ピッチ抽出に基づく音高制御等
を行う。ここで、弦をピッキングしたことによる弦振動
の細かいニュアンスを楽音の発音に反映させるために
は、上記しきい値(以下、ノートオフしきい値と呼ぶ)
をなるべく低い振幅値に設定することが望ましい。
The noteworthy point here is the note-on time. In the present embodiment, the musical tone is note-on (start of sounding) by detecting that the amplitude value at the rise of the string vibration is equal to or more than a predetermined threshold value, and then the string vibration is attenuated and the amplitude value is set as described above. Note-off (silence) is detected when it becomes less than the threshold value. Then, pitch control based on pitch extraction is performed within the note-on time from note-on to note-off. Here, in order to reflect the fine nuances of the string vibration caused by picking the strings in the pronunciation of the musical sound, the above threshold value (hereinafter referred to as the note-off threshold value) is used.
It is desirable to set the amplitude value as low as possible.

【0047】一方、上記ノートオン、ノートオフの処理
は、安定した動作を保障するために、図3のA/D変換
器333の出力デジタル波形信号D1に対して、デジタ
ル値のノートオフしきい値を設定して行われる。
On the other hand, in the note-on and note-off processes, in order to ensure stable operation, the note-off threshold of the digital value is output with respect to the output digital waveform signal D1 of the A / D converter 333 of FIG. It is done by setting a value.

【0048】従って、A/D変換器333において、入
力するVOUT の振幅値の量子化を行う場合、その振幅値
の低い範囲がなるべく細かいレベルで量子化されるよう
にした方が、ノートオフしきい値を低い振幅レベルに設
定することが容易になる。
Therefore, when the A / D converter 333 quantizes the amplitude value of the input V OUT , it is better to quantize the low range of the amplitude value at a level as fine as possible. It facilitates setting the threshold to a low amplitude level.

【0049】上記動作を実現するためには、量子化ビッ
ト数の多い(例えば10ビット(=1024レベル)以上の)
A/D変換器333を使用すればよいが、そのようなA
/D変換器は高価であるため、実際にはコストを低く抑
えるため、8ビット(=256レベル)程度のA/D変
換器しか使用できない。
In order to realize the above operation, the number of quantization bits is large (for example, 10 bits (= 1024 levels) or more).
The A / D converter 333 may be used.
Since the / D converter is expensive, in actuality, in order to keep the cost low, only an A / D converter of about 8 bits (= 256 levels) can be used.

【0050】そこで、本実施例ではA/D変換器333
の前段に安価なログ変換回路332を設け、入力V
INを、その低い振幅値の範囲が予め対数関数的に増幅さ
れた出力VOUT に変換してA/D変換器333に入力す
ることにより、上記動作を実現している。これにより、
図6(b) に示すように、同図(a) と同じノートオフしき
い値(デジタル値)でも、もとの弦振動波形に対しては
ずっと低い振幅値でしきい値設定が行えたことになり、
実質的なノートオン時間を図6(a) の場合に比較して長
くとることができ、より細かな楽音制御が行える。
Therefore, in this embodiment, the A / D converter 333 is used.
Of the log conversion circuit 332, which is inexpensive, is provided in front of
The above operation is realized by converting IN into the output V OUT whose range of low amplitude value is logarithmically amplified in advance and inputting it to the A / D converter 333. This allows
As shown in Fig. 6 (b), even with the same note-off threshold value (digital value) as in Fig. 6 (a), the threshold value could be set at a much lower amplitude value for the original string vibration waveform. And then
The substantial note-on time can be set longer than that in the case of FIG. 6A, and finer tone control can be performed.

【0051】以上、図1又は図3のピッチ抽出アナログ
部102によって、前述のヘキサピックアップからの6
弦分の出力を時分割多重化した8ビットのデジタル波形
信号D1(図5のVOUT の各振幅値を量子化した信
号)、同様に時分割多重化した1ビットのシリアルゼロ
クロス信号ZCR(図5参照)、及び6弦分のゼロクロ
ス信号Z1〜Z6が生成され、図1のピッチ抽出デジタ
ル部103に供給される。 {ピッチ抽出デジタル部の説明}図7は、図1のピッチ
抽出デジタル部103の全体構成を示すブロック図であ
り、シリアルゼロクロス信号ZCRを入力してMAX1
〜6又はMIN1〜6の各弦対応のピーク点を検出する
信号を出力するピーク検出回路701と、このピーク検
出回路701の時定数を変換する時定数変換制御回路7
04と、ゼロクロス時刻取込み回路702と、波高値取
込み回路703と、種々のタイミング信号すなわち順次
パルスΦ1〜Φ6、タイミング信号ADCK、 外1
及びQ5を
As described above, the pitch extraction analog section 102 of FIG. 1 or FIG.
An 8-bit digital waveform signal D1 (a signal obtained by quantizing each amplitude value of V OUT in FIG. 5) obtained by time-division-multiplexing the output of the chord, and a 1-bit serial zero-cross signal ZCR similarly time-division-multiplexed (Fig. 5)), and zero-cross signals Z1 to Z6 for six strings are generated and supplied to the pitch extraction digital unit 103 in FIG. { Explanation of Pitch Extraction Digital Unit } FIG. 7 is a block diagram showing the overall configuration of the pitch extraction digital unit 103 of FIG. 1, in which the serial zero-cross signal ZCR is input to MAX1.
6 to 6 or MIN 1 to 6 and a peak detection circuit 701 that outputs a signal for detecting a peak point corresponding to each string, and a time constant conversion control circuit 7 that converts the time constant of the peak detection circuit 701.
04, a zero-cross time acquisition circuit 702, a peak value acquisition circuit 703, various timing signals, that is, sequential pulses Φ1 to Φ6, timing signal ADCK, external 1
And Q5

【0052】[0052]

【外1】 [Outer 1]

【0053】生成するタイミングジェネレータ705と
からなっており、以下これらについて順次説明する。 (ピーク検出回路の説明)まず、図7のピーク検出回路
701について説明を行う。 《概略説明》この回路は、本発明に最も関連する部分で
あり、図2の如く、図1又は図3のピッチ抽出アナログ
部102から出力される6弦分を時分割多重化したデジ
タル波形信号D1及びシリアルゼロクロス信号ZCRに
基づいて、デジタル波形信号D1の各弦対応の時分割信
号の最大ピーク点(図2の正ピーク値a0 〜a3 等の時
点)及び最小ピーク点(図2の負ピーク値b0 〜b3
の時点)のタイミングを時分割処理により検出し、6弦
対応の最大ピーク値検出信号MAX1〜MAX6及び最
小ピーク値検出信号MIN1〜MIN6を出力する。
It comprises a timing generator 705 for generation, which will be described below in sequence. ( Description of Peak Detection Circuit ) First, the peak detection circuit 701 of FIG. 7 will be described. << General Description >> This circuit is the most relevant part of the present invention. As shown in FIG. 2, a digital waveform signal obtained by time-division-multiplexing six strings output from the pitch extraction analog unit 102 of FIG. 1 or FIG. Based on D1 and the serial zero-cross signal ZCR, the maximum peak point (at the time of positive peak values a 0 to a 3 in FIG. 2) and minimum peak point (in FIG. 2) of the time division signal corresponding to each string of the digital waveform signal D1. The timing of negative peak values b 0 to b 3 etc.) is detected by time division processing, and maximum peak value detection signals MAX1 to MAX6 and minimum peak value detection signals MIN1 to MIN6 corresponding to the 6th string are output.

【0054】そのために、ピーク検出回路701の内部
に、後述するように各弦毎の過去のピーク値を減算し
(減衰させ)ながら記憶する回路を有している。そし
て、ピーク検出回路701は、各弦毎に前回のピーク値
を検出した後、上記減算回路から出力される各弦毎の出
力信号を閾値信号として、デジタル波形信号D1の各弦
毎の時分割信号が次に上記閾値信号の値を越えた時点を
検出し、その時点直後のピーク値の入力タイミングとし
て、各弦毎のピーク値のタイミングを検出する。
To this end, the peak detection circuit 701 has a circuit for subtracting (attenuating) the past peak value for each string and storing the same, as will be described later. Then, the peak detection circuit 701 detects the previous peak value for each string, and then uses the output signal for each string output from the subtraction circuit as a threshold signal to perform time division for each string of the digital waveform signal D1. The time when the signal next exceeds the value of the threshold value signal is detected, and the timing of the peak value for each string is detected as the input timing of the peak value immediately after that time.

【0055】このとき、図5において既に説明したよう
に、元の波形信号W1〜W6(図3参照)の負振幅側
は、正振幅側に極性が反転されてデジタル波形信号D1
として入力してくる。すなわち、図2の1弦分のデジタ
ル波形信号D1についてみると、正振幅側の信号はその
まま入力し、負振幅側の信号は同図破線のように正側に
折り返されて入力してくる。この信号に対して、ピーク
検出回路701は、前述の閾値信号として図2の破線r
で示されるような信号を生成し、上述の正振幅値のみを
有するデジタル波形信号D1が上記閾値信号を越える各
タイミングを抽出する。そして、これらの各タイミング
において、シリアルゼロクロス信号ZCRがハイレベル
であれば、最大ピーク値検出信号MAX1〜MAX6が
ハイレベルに立ち上がり、ZCRがローレベルであれば
最小ピーク値検出信号MIN1〜MIN6がハイレベル
に立ち上がる。更に、このタイミングの直後に、図2の
正振幅値のみを有するデジタル波形信号D1の振幅変化
が増加から減少に変化するタイミングで、上記各ピーク
値検出信号がローレベルに立ち下がる。この立ち下がり
のタイミングとして、デジタル波形信号D1の最大ピー
ク値及び最小ピーク値の各タイミングが抽出される。
At this time, as already described with reference to FIG. 5, the negative amplitude side of the original waveform signals W1 to W6 (see FIG. 3) is inverted in polarity to the positive amplitude side and the digital waveform signal D1 is obtained.
Will be input as. That is, regarding the digital waveform signal D1 for one string in FIG. 2, the signal on the positive amplitude side is input as it is, and the signal on the negative amplitude side is folded back to the positive side and input as shown by the broken line in FIG. In response to this signal, the peak detection circuit 701 uses the above-mentioned threshold signal as a broken line r in FIG.
Signal is generated and each timing at which the digital waveform signal D1 having only the positive amplitude value exceeds the threshold signal is extracted. At each of these timings, if the serial zero-cross signal ZCR is at high level, the maximum peak value detection signals MAX1 to MAX6 rise to high level, and if ZCR is at low level, the minimum peak value detection signals MIN1 to MIN6 are high. Get up to the level. Immediately after this timing, each peak value detection signal falls to the low level at the timing when the amplitude change of the digital waveform signal D1 having only the positive amplitude value of FIG. 2 changes from increasing to decreasing. As the falling timing, each timing of the maximum peak value and the minimum peak value of the digital waveform signal D1 is extracted.

【0056】ここで、図12の従来例の場合、前述した
ようにデジタル波形信号D1の正振幅側と負振幅側の各
々について、閾値信号p及びqが生成され、これらの信
号が6弦分必要である。従って、6弦分のデジタル波形
信号D1から各ピーク値のタイミングを検出するために
は、12種類の閾値信号が必要であり、その閾値信号を
用いたピークタイミング検出のための時分割処理も12
時分割処理が必要となる。そして、上記12種類の閾値
信号を記憶するのに、12段のシフトレジスタが必要で
ある。
Here, in the case of the conventional example of FIG. 12, as described above, the threshold signals p and q are generated for each of the positive amplitude side and the negative amplitude side of the digital waveform signal D1, and these signals are generated for 6 strings. is necessary. Therefore, twelve kinds of threshold signals are required to detect the timing of each peak value from the digital waveform signal D1 for six strings, and the time division processing for peak timing detection using the threshold signal is also performed.
Time division processing is required. A 12-stage shift register is required to store the 12 types of threshold signals.

【0057】これに対して、以下に説明する本実施例の
場合、図2のように正振幅値のみを有する1弦分のデジ
タル波形信号D1に対して、1種類の閾値信号rのみが
生成・使用される。従って、6弦分のデジタル波形信号
D1から各ピーク値のタイミングを検出するのに、6種
類の閾値信号を用意すればよいことになり、それらの閾
値信号を用いた時分割処理も6時分割処理でよい。そし
て、上記閾値信号を記憶するのに、6段のシフトレジス
タを用意すればよく、シフトレジスタの規模も1/2に
することができる。
On the other hand, in the case of the present embodiment described below, only one kind of threshold signal r is generated for the digital waveform signal D1 for one string having only positive amplitude values as shown in FIG. ·used. Therefore, in order to detect the timing of each peak value from the digital waveform signal D1 for six strings, it is necessary to prepare six kinds of threshold signals, and the time division processing using those threshold signals also performs six time division. Processing is all right. Then, in order to store the threshold signal, it is only necessary to prepare a shift register of 6 stages, and the scale of the shift register can be halved.

【0058】以下、上記動作を実現するための構成及び
詳細動作を順次説明する。 《構 成》図8に、図7のピーク検出回路701の詳
細な回路図を示す。この回路は、前述のようにデジタル
波形信号D1の6弦分の時分割信号について6時分割処
理を行い、最大ピーク値検出信号MAX1〜MAX6及
び最小ピーク値検出信号MIN1〜MIN6を出力す
る。
The configuration and detailed operation for realizing the above operation will be sequentially described below. << Structure >> FIG. 8 shows a detailed circuit diagram of the peak detection circuit 701 of FIG. As described above, this circuit performs 6 time division processing on the time division signals for 6 strings of the digital waveform signal D1, and outputs maximum peak value detection signals MAX1 to MAX6 and minimum peak value detection signals MIN1 to MIN6.

【0059】同図において、まずシフトレジスタ801
は12ビット構成で6時分割処理、即ち12ビット×6段の
シフトレジスタとなっている。なお、各12ビットのう
ち、上位8ビットは整数部、下位4ビットは小数部であ
り、小数部を設けたのは後述する減算処理の精度を確保
するためである。上記シフトレジスタ801のクロック
端子CKには、図7のタイミングジェネレータ705か
らのA/D変換クロック信号ADCKを反転した信号
外2 が入力され、この立ち上がりエッジで右回
In the figure, first, the shift register 801
Is a 12-bit configuration and 6-time division processing, that is, a 12-bit × 6-stage shift register. Of the 12 bits, the upper 8 bits are the integer part and the lower 4 bits are the decimal part, and the decimal part is provided in order to ensure the accuracy of the subtraction process described later. A signal obtained by inverting the A / D conversion clock signal ADCK from the timing generator 705 of FIG. 7 is applied to the clock terminal CK of the shift register 801.
Outside 2 is input and turns right at this rising edge

【0060】[0060]

【外2】 [Outside 2]

【0061】転する。シフトレジスタ801に記憶され
ている記憶値827の上位8ビットはゲート813に入
力し、同ゲート813はゲート制御回路814からの制
御信号PRにより開閉制御される。
Roll over. The upper 8 bits of the stored value 827 stored in the shift register 801 are input to the gate 813, and the gate 813 is controlled to open / close by the control signal PR from the gate control circuit 814.

【0062】ゲート制御回路814は、2ビットのカウ
ンタ815、オアゲート816〜818、821、アン
ドゲート817、820とからなる。まず、オアゲート
816に入力される順次パルスΦ1、Φ2は、そのまま
オアゲート821を介して制御信号PRとして出力され
る。一方、オアゲート817に入力される順次パルスΦ
3、Φ4は、アンドゲート819を介して出力されるた
め、カウンタ815の下位ビット出力端子QA が論理
「1」である周期のみ出力される。また、オアゲート8
18に入力される順次パルスΦ5、Φ6は、アンドゲー
ト820を介して出力されるため、カウンタ815の上
位ビット出力QB 及び下位ビット出力QAが共に論理
「1」である周期のみ出力される。ここで、カウンタ8
15の各出力QB 、QA は、順次パルスΦ1に同期して
(0、0)(0、1)(1、0)(1、1)(0、0)
・・・とサイクリックに変化する。以上のようにして出
力される制御信号PRがハイレベルとなるタイミング
で、ゲート813がオンとなる。
The gate control circuit 814 comprises a 2-bit counter 815, OR gates 816 to 818 and 821, and AND gates 817 and 820. First, the sequential pulses Φ1 and Φ2 input to the OR gate 816 are directly output as the control signal PR via the OR gate 821. On the other hand, the sequential pulse Φ input to the OR gate 817
Since 3 and Φ4 are output via the AND gate 819, only the period in which the lower bit output terminal Q A of the counter 815 is logic “1” is output. Also, OR gate 8
Since the sequential pulses Φ5 and Φ6 input to 18 are output via the AND gate 820, only the period in which the upper bit output Q B and the lower bit output Q A of the counter 815 are both logic “1” is output. . Where counter 8
The respective outputs Q B and Q A of 15 are sequentially synchronized with the pulse Φ1 (0, 0) (0, 1) (1, 0) (1, 1) (0, 0).
It changes cyclically. The gate 813 is turned on at the timing when the control signal PR output as described above becomes high level.

【0063】ゲート813の出力即ちシフトレジスタ8
01の読み出し出力は、シフタ803に入力される。こ
こでは入力信号を8ビットシフト又は4ビットシフトす
ることにより、1/256 又1/16の除算を実行する。な
お、上記2種類のシフトの切替えは、後述する図7の時
定数変換制御回路704から端子SELに入力する時定
数チェンジ信号GXにより行われる。
Output of the gate 813, that is, the shift register 8
The read output of 01 is input to the shifter 803. Here, 1/256 or 1/16 division is executed by shifting the input signal by 8 bits or 4 bits. The switching between the two types of shifts is performed by a time constant change signal GX input from a time constant conversion control circuit 704 of FIG. 7 described later to the terminal SEL.

【0064】シフター803の4ビットの出力は、減算
器802の第2の入力端子Bに入力する。減算器802
の第1の入力端子Aにはシフトレジスタ801からの12
ビットの記憶値827が入力する。ここでは後述するよ
うに、A入力−B入力を計算し、12ビットの出力端子S
から出力するが、このときキャリインの入力端子CIN
に論理「1」を入力させている。これについても後述す
る。
The 4-bit output of the shifter 803 is input to the second input terminal B of the subtractor 802. Subtractor 802
12 from the shift register 801 to the first input terminal A of
The bit stored value 827 is input. As will be described later, the A input-B input is calculated and the 12-bit output terminal S
Output from the input terminal CIN of the carry-in
The logic "1" is input to. This will also be described later.

【0065】次に、インバータ810から論理「1」が
出力されたとき、上記減算器802の出力端子Sからの
12ビットの出力のうち、上位8ビット(整数部)がデー
タ切替スイッチ805を介してシフトレジスタ801へ
入力され、下位4ビット(小数部)はアンドゲート80
6〜809を介してシフトレジスタ801に入力され
る。また、インバータ810の出力が論理「0」のとき
は、図1のピッチ抽出アナログ部102内のA/D変換
器333(図3参照)から8ビットの新たなデジタル波
形信号D1が、データ切替スイッチ805を介してシフ
トレジスタ801へ入力される。このとき、アンドゲー
ト806〜809がオフとなるため、下位4ビット、即
ち、小数部はゼロ入力となる。
Next, when the logic "1" is output from the inverter 810, the output terminal S of the subtractor 802 outputs
Of the 12-bit output, the upper 8 bits (integer part) are input to the shift register 801 through the data changeover switch 805, and the lower 4 bits (fractional part) are AND gate 80.
It is input to the shift register 801 via 6 to 809. When the output of the inverter 810 is logic "0", the 8-bit new digital waveform signal D1 is switched from the A / D converter 333 (see FIG. 3) in the pitch extraction analog unit 102 of FIG. It is input to the shift register 801 via the switch 805. At this time, since the AND gates 806 to 809 are turned off, the lower 4 bits, that is, the fractional part becomes zero input.

【0066】一方、比較器804の第1の入力端子Aに
は8ビットのデジタル波形信号D1が入力し、また、第
2の入力端子Bにはシフトレジスタ801の記憶値82
7の上位8ビット(整数部)が入力する。この比較器8
04の出力は、インバータ810で反転された後、デー
タ切替スイッチ805及びアンドゲート806〜809
を制御する。
On the other hand, the 8-bit digital waveform signal D1 is input to the first input terminal A of the comparator 804, and the stored value 82 of the shift register 801 is input to the second input terminal B.
The upper 8 bits (integer part) of 7 are input. This comparator 8
The output of 04 is inverted by the inverter 810, and then the data changeover switch 805 and AND gates 806 to 809.
To control.

【0067】次に、図1又は図3のピッチ抽出アナログ
部102からのシリアルゼロクロス信号ZCRは、比較
器804の出力、図7のタイミングジェネレータ705
からのタイミング信号Q5と共に、シリアル/パラレル
変換回路822内のアンドゲート823〜826に入力
される。そして、アンドゲート823〜826の各出力
は、前記タイミングジェネレータ705からの各順次パ
ルスΦ1〜Φ6と共にアンドゲートANDia〜AND
id(i=1〜6)に入力され、当該各アンドゲートの
出力は、フリップフロップFFia、FFib(i=1
〜6)に入力される。これにより、6弦分のパラレルの
最大ピーク値検出信号MAXi(i=1〜6)、及び最
小ピーク値検出信号MINi(i=1〜6)が出力され
る。
Next, the serial zero-cross signal ZCR from the pitch extraction analog section 102 of FIG. 1 or 3 is output from the comparator 804 and the timing generator 705 of FIG.
Is input to AND gates 823 to 826 in the serial / parallel conversion circuit 822 together with the timing signal Q5. The outputs of the AND gates 823 to 826 are combined with the sequential pulses Φ1 to Φ6 from the timing generator 705 and AND gates ANDia to AND.
id (i = 1 to 6), and the outputs of the AND gates are flip-flops FFia and FFib (i = 1.
To 6). As a result, parallel maximum peak value detection signals MAXi (i = 1 to 6) and minimum peak value detection signals MINi (i = 1 to 6) for six strings are output.

【0068】なお、上記図8のピーク検出回路の構成に
おいて、参照番号811及び812は本実施例では不使
用である。 (動 作)上記構成の図7又は図8のピーク検出回路
701の動作につき以下に説明を行う。
In the structure of the peak detection circuit shown in FIG. 8, reference numerals 811 and 812 are not used in this embodiment. The description below per operation of the peak detection circuit 701 of FIG. 7 or FIG. 8 (Operation) The configuration.

【0069】まず、図1のピッチ抽出アナログ部102
内のA/D変換器333(図3)から出力されるデジタ
ル波形信号D1には、図9の如くAD変換クロック信号
ADCKに同期した6種類の順次パルスΦ1〜Φ6が論
理「1」となるのに同期して、6弦分の波形信号W1〜
W6(図3参照)をデジタル化したものが時分割多重化
されている。ただし、前記図4と同様に、順次パルスΦ
1〜Φ6に対して、AD変換器333(図3)の変換時
間Δtだけ遅延があるが、これについては後述する。
First, the pitch extraction analog section 102 of FIG.
In the digital waveform signal D1 output from the internal A / D converter 333 (FIG. 3), six kinds of sequential pulses Φ1 to Φ6 synchronized with the AD conversion clock signal ADCK as shown in FIG. 9 become logic “1”. In synchronization with the waveform signal W1
A digitized version of W6 (see FIG. 3) is time division multiplexed. However, as in the case of FIG.
1 to Φ6, there is a delay of the conversion time Δt of the AD converter 333 (FIG. 3), which will be described later.

【0070】これに対して、図8のシフトレジスタ80
1の記憶値827が出力されるタイミング及び減算器8
02、シフタ803、比較器805その他のゲート等の
動作タイミングは、反転AD変換クロック信号 外3
の立ち上がりで動作する。
On the other hand, the shift register 80 shown in FIG.
Timing at which stored value 827 of 1 is output and subtractor 8
02, the shifter 803, the comparator 805 and other gates are operated at timings other than the inverted AD conversion clock signal.
It works at the rising edge of.

【0071】[0071]

【外3】 [Outside 3]

【0072】〈第1弦に対する処理〉今、順次パルスΦ
1に同期する第1弦に対する処理のみに注目する。第1
弦に対応する波形信号W1は、図1又は図3のピッチ抽
出アナログ部102において、前述の「ピッチ抽出アナ
ログ部の説明」の「詳細動作」の項で図5に示したよう
に、順次パルスΦ1に同期してデジタル化されるが、波
形信号W1の負振幅側は正振幅側に極性が反転されて出
力される。そして、波形信号W1の正振幅側のとき論理
「1」、負振幅側のとき論理「0」となるシリアルゼロ
クロス信号ZCRが同時に出力される。なお、この信号
も当然6弦分が時分割多重化されており、順次パルスΦ
1に同期する部分が第1弦に対応する。
< Processing for First String > Now, pulse Φ
Note only the processing for the first string which is synchronized to 1. First
The waveform signal W1 corresponding to the string is sequentially pulsed in the pitch extraction analog unit 102 of FIG. 1 or FIG. 3 as shown in FIG. 5 in the “Detailed operation” section of the “Description of the pitch extraction analog unit”. Although it is digitized in synchronization with Φ1, the negative amplitude side of the waveform signal W1 is output with its polarity inverted to the positive amplitude side. Then, the serial zero-cross signal ZCR, which has a logic "1" when the waveform signal W1 is on the positive amplitude side and a logic "0" when it is on the negative amplitude side, is simultaneously output. Of course, this signal is also time-division multiplexed for 6 strings, and the sequential pulse Φ
The part synchronized with 1 corresponds to the first string.

【0073】そこで、図7又は図8のピーク検出回路7
01では、上記のように正振幅側と負振幅側が共に正振
幅側の極性として混在して入力してくるデジタル波形信
号D1に対して、以下の処理を行う。
Therefore, the peak detection circuit 7 of FIG. 7 or FIG.
In 01, as described above, the following processing is performed on the digital waveform signal D1 in which both the positive amplitude side and the negative amplitude side are mixed and input as the positive amplitude side polarity.

【0074】まず、図10の如く、順次パルスΦ1の立
ち上がりに同期した値が1ずつ増加する整数値n=
1 、n2 、n3 、・・・で表わされる離散的な時刻を
考える。なお、実際の時刻は、上記整数値に順次パルス
Φ1の周期を乗じた値となる。
First, as shown in FIG. 10, an integer value n = in which the value synchronized with the rising edge of the pulse Φ1 sequentially increases by 1 =
Consider discrete times represented by n 1 , n 2 , n 3 , .... The actual time is a value obtained by multiplying the integer value by the cycle of the pulse Φ1.

【0075】そして、デジタル波形信号D1のうち上記
離散時刻n毎に入力する第1弦に対応する時分割信号を
x(n)とする。なお、同図においては、代表的にx
(n2)(正振幅側)、x(n8 )(負振幅側)のみ記
入してあるが、他の棒グラフ的に示した部分も同様であ
る。また、順次パルスΦ1に同期する1弦に対応するシ
リアルゼロクロス信号をz(n)とする。同図では代表
的にz(n2 )、z(n 7 )のみ記入してあるが、他の
棒グラフ的に示した部分も同様である。
Of the digital waveform signal D1, the above
The time division signal corresponding to the first string input at each discrete time n is
x (n). In the figure, x
(N2) (Positive amplitude side), x (n8) (Negative amplitude side) only
Although it is included, the other bar graph parts are also the same.
It In addition, the sequence corresponding to the first string that is sequentially synchronized with the pulse Φ1
Let the real zero-cross signal be z (n). Representative in the figure
Z (n2), Z (n 7), But other
The same applies to the portions shown as bar graphs.

【0076】更に、上記離散時刻n毎にシフトレジスタ
801から出力される第1弦に対応する記憶値827を
r(n)とする。同図では代表的にr(n7 )(正振幅
側)、r(n11)(負振幅側)のみ記入してあるが、他
のプロット「・」で示した部分も同様である。
Further, the stored value 827 corresponding to the first string output from the shift register 801 at each discrete time n is set to r (n). In the figure, only r (n 7 ) (positive amplitude side) and r (n 11 ) (negative amplitude side) are shown as representatives, but the same is true of other plots indicated by “·”.

【0077】上記図10における各時刻n1 、n2 、n
3 、・・・毎のx(n)に対する処理は、図9に既に示
したように順次パルスΦ1が論理「1」となるタイミン
グで行われる。以下、特記しない限り全てこのタイミン
グでの処理であるとする。
At each time n 1 , n 2 , n in FIG.
The process for x (n) for each of 3 ... Is performed at the timing when the pulse Φ1 sequentially becomes the logic "1" as already shown in FIG. Hereinafter, unless otherwise specified, the processing is performed at this timing.

【0078】今、図8のシフトレジスタ801の記憶値
827は、始めは全て0であるとし、離散時刻n1 にお
いて図10に示すような正のデジタル波形信号x
(n1 )が入力したとする。これにより、図8の比較器
804では、A入力>B入力となるため、その出力は論
理「1」を出力し、インバータ810の出力は論理
「0」となる。
[0078] Now, stored value 827 of the shift register 801 in FIG. 8, and including are all 0, positive at discrete time n 1 as shown in FIG. 10 of the digital waveform signal x
It is assumed that (n 1 ) is input. As a result, in the comparator 804 of FIG. 8, since A input> B input, the output thereof outputs the logic “1”, and the output of the inverter 810 becomes the logic “0”.

【0079】これにより、データ切替スイッチ805が
端子B側に接続され、アンドゲート806〜809がオ
フとなる。従って、同スイッチ805を介して、図10
のn 1 でのデジタル波形信号x(n1 )が、シフトレジ
スタ801の上位8ビット(整数部分)に記憶される。
As a result, the data changeover switch 805
It is connected to the terminal B side and AND gates 806 to 809 are turned on.
It will be Therefore, through the switch 805, as shown in FIG.
N 1Digital waveform signal x (n1) Is the shift cash register
It is stored in the upper 8 bits (integer part) of the star 801.

【0080】なお、この記憶動作は、図9の順次パルス
Φ1が論理「1」となるタイミングの真ん中において、
反転AD変換クロック信号 外4 が立ち上がる(AD
変換
This storage operation is performed in the middle of the timing when the sequential pulse Φ1 in FIG. 9 becomes logic "1".
Inverted AD conversion clock signal Outside 4 rises (AD
conversion

【0081】[0081]

【外4】 [Outside 4]

【0082】クロック信号ADCKが立ち下がる)のに
同期して行われるため、図9の如くデジタル波形信号D
1=x(n1 )が、AD変換器333(図3)の変換時
間Δtだけ遅延して入力しても問題はない。
Since the clock signal ADCK falls), the digital waveform signal D as shown in FIG.
There is no problem even if 1 = x (n 1 ) is input after being delayed by the conversion time Δt of the AD converter 333 (FIG. 3).

【0083】これと同時に、比較器804の出力及びシ
リアルゼロクロス信号z(n1 )(ZCR)が共に論理
「1」となることにより、図9に示すタイミング信号Q
5が論理「1」となるタイミングでアンドゲート824
がオンとなり、更に、順次パルスΦ1が論理「1」とな
っていることより図9に示すようにアンドゲートAND
1bの出力が論理「1」となって、フリップフロップF
F1aがセットされる。これにより、離散時刻n1 にお
いて順次パルスΦ1が論理「1」となるタイミングの真
ん中で、フリップフロップFF1aの出力である第1弦
に対応する最大ピーク値検出信号MAX1が図9又は図
10に示すように論理「1」に立ち上がる。
At the same time, the output of the comparator 804 and the serial zero-cross signal z (n 1 ) (ZCR) both become logic "1", so that the timing signal Q shown in FIG.
AND gate 824 at the timing when 5 becomes logic "1"
Is turned on and the pulse Φ1 is sequentially set to logic "1". Therefore, as shown in FIG.
The output of 1b becomes logic "1", and the flip-flop F
F1a is set. As a result, the maximum peak value detection signal MAX1 corresponding to the first string which is the output of the flip-flop FF1a is shown in FIG. 9 or FIG. 10 in the middle of the timing when the pulse Φ1 sequentially becomes the logic “1” at the discrete time n 1 . To rise to logic "1".

【0084】続いて、シフトレジスタ801がAD変換
クロック信号ADCKの6クロック分シフトされ、図1
0の離散時刻n2 において、同図に示すような前回(離
散時刻n2 )より大きな値のデジタル波形信号x
(n2 )が入力したとする。これと同時に、シフトレジ
スタ801から出力される記憶値r(n2 )は、前回に
おけるデジタル波形信号x(n1 )に等しく、r
(n2 )=x(n1 )である。従って、この場合も図8
の比較器804は論理「1」を出力し、インバータ81
0の出力は前回と同じく論理「0」を出力する。これに
より、前回と同様にデータ切替スイッチ805を介して
デジタル波形信号x(n2 )がシフトレジスタ801に
記憶される。
Subsequently, the shift register 801 is shifted by 6 clocks of the AD conversion clock signal ADCK, and
At a discrete time n 2 of 0, a digital waveform signal x having a larger value than the previous time (discrete time n 2 ) as shown in FIG.
It is assumed that (n 2 ) is input. At the same time, the stored value r (n 2 ) output from the shift register 801 is equal to the previous digital waveform signal x (n 1 ) and r
(N 2 ) = x (n 1 ). Therefore, in this case as well, FIG.
Comparator 804 outputs a logic “1” and the inverter 81
As for the output of 0, the logic "0" is output as in the previous time. As a result, the digital waveform signal x (n 2 ) is stored in the shift register 801 via the data changeover switch 805 as in the previous time.

【0085】上記動作は離散時刻n3 においても同様で
あり、デジタル波形信号x(n3 )がシフトレジスタ8
01に記憶される。続いて、離散時刻n4 においてデジ
タル波形信号x(n4 )が入力し、これと同時にシフト
レジスタ801から記憶値r(n4 )=x(n3 )=a
0 が出力される。この場合には、x(n4 )<r
(n4 )となるため、比較器804の出力は論理「0」
となる。そして、この出力はアンドゲート823に負論
理で入力し、同時にシリアルゼロクロス信号z(n4
(ZCR)の論理「1」がアンドゲート823に入力す
ることにより、図9に示すタイミング信号Q5が論理
「1」となるタイミングでアンドゲート823がオンと
なり、更に、順次パルスΦ1が論理「1」となっている
ことによりアンドゲートAND1aの出力が論理「1」
となって、フリップフロップFF1aがリセットされ
る。これにより、離散時刻n4 の順次パルスΦ1が論理
「1」となるタイミングの真ん中で、フリップフロップ
FF1aの出力である第1弦に対応する最大ピーク値検
出信号MAX1が図10の如く論理「0」に立ち下が
る。
The above operation is the same at the discrete time n 3 , and the digital waveform signal x (n 3 ) is transferred to the shift register 8
Stored in 01. Subsequently, at the discrete time n 4 , the digital waveform signal x (n 4 ) is input, and at the same time, the stored value r (n 4 ) = x (n 3 ) = a from the shift register 801.
0 is output. In this case, x (n 4 ) <r
Since it is (n 4 ), the output of the comparator 804 is logic “0”.
Becomes Then, this output is input to the AND gate 823 in negative logic, and at the same time, the serial zero-cross signal z (n 4 )
By inputting the logic "1" of (ZCR) to the AND gate 823, the AND gate 823 is turned on at the timing when the timing signal Q5 shown in FIG. 9 becomes the logic "1", and the pulse Φ1 is sequentially changed to the logic "1". The output of the AND gate AND1a is logical "1"
Then, the flip-flop FF1a is reset. As a result, the maximum peak value detection signal MAX1 corresponding to the first string, which is the output of the flip-flop FF1a, has the logic "0" as shown in FIG. 10 in the middle of the timing when the sequential pulse Φ1 at the discrete time n 4 becomes the logic "1". ".

【0086】上記の如く、第1弦のデジタル波形信号x
(n)として、図10のように最大ピーク値x(n3
=a0 が入力した1離散時刻後のn4 に、第1弦の最大
ピーク値検出信号MAX1が論理「0」に立ち下がるこ
とにより、その1離散時刻前のタイミングとして最大ピ
ーク値a0 の入力タイミングを検出できる。
As described above, the digital waveform signal x of the first string
(N) is the maximum peak value x (n 3 ) as shown in FIG.
= A 0 is input at one discrete time, the maximum peak value detection signal MAX1 of the first string falls to a logic "0" at n 4 , so that the maximum peak value a 0 at the timing one discrete time before Input timing can be detected.

【0087】一方、上記動作と同時に、図10の離散時
刻n4 において比較器804の出力が論理「0」となる
ことにより、インバータ810が論理「1」を出力する
ため、データ切替スイッチ805が端子A側に接続さ
れ、アンドゲート806〜809がオンとなる。従っ
て、シフトレジスタ801には減算器802の出力端子
Sからの12ビットの出力が記憶される。
On the other hand, at the same time as the above operation, the output of the comparator 804 becomes a logic "0" at the discrete time n 4 in FIG. 10, and the inverter 810 outputs a logic "1". It is connected to the terminal A side and the AND gates 806 to 809 are turned on. Therefore, the shift register 801 stores the 12-bit output from the output terminal S of the subtractor 802.

【0088】今、ある離散時刻nにおいてシフトレジス
タ801から出力される記憶値r(n)に対して、減算
器802の入力端子Aの入力値はr(n)である。ま
た、シフタ803で1/256 の除算が行われるとすれば
(1/16の場合については後述する)、減算器802の
入力端子Bの入力値はr(n)/256 となるため、出力
端子Sからの出力値は、 r(n) −r(n) /256 =(1−1/256)・r(n) ・・・・(1) となる。なお、減算器802のキャリー入力端子CIN
に常時″1″が与えられ、入力端子Aの値から入力端子
Bの値を引き、更に1を引くことが減算器802で実際
には行われる。これは、入力端子Bへの値が0となった
以降もシフトレジスタ801の値を減少してゆかねばら
ず、そのため、常時1を引くようにして、解決してい
る。従って、上式(1) ならびに以下に示す式は、" −
1”の分だけ違ってくるが、値が小さいので無視して説
明することにする。
Now, with respect to the stored value r (n) output from the shift register 801 at a certain discrete time n, the input value of the input terminal A of the subtractor 802 is r (n). If the shifter 803 divides 1/256 (the case of 1/16 will be described later), the input value of the input terminal B of the subtractor 802 is r (n) / 256, so the output The output value from the terminal S is r (n) -r (n) / 256 = (1-1 / 256) .r (n) ... (1). The carry input terminal CIN of the subtractor 802
Is always given "1" to subtract the value of the input terminal B from the value of the input terminal A, and further subtracts 1 from the subtractor 802. This is because the value of the shift register 801 must be decreased even after the value to the input terminal B becomes 0, and therefore, 1 is always subtracted to solve the problem. Therefore, the above equation (1) and the following equation are
The difference is 1 ", but the value is small and will be ignored.

【0089】減算器802の出力値はデータ切替スイッ
チ805及びアンドゲート806〜809を介してシフ
トレジスタ801に入力し、1離散時刻後のn+1にそ
の出力側に出力値r(n+1)として現われるため、前
記(1) 式より、 r(n+1)=(1−1/256 )・r(n) ・・・・(2) の関係が成り立つ。
The output value of the subtractor 802 is input to the shift register 801 via the data changeover switch 805 and AND gates 806 to 809 and appears as the output value r (n + 1) on the output side at n + 1 after one discrete time. From the equation (1), the relationship of r (n + 1) = (1-1 / 256) · r (n) ··· (2) is established.

【0090】ここで、前述の如く、離散時刻n4 におい
て減算器802の出力端子Sからの12ビットの出力が
シフトレジスタ801に記憶されるとすれば、その記憶
値は前記(1) 式にr(n4 )=x(n3 )=a0 を代入
して、(1−1/256 )・a 0 となる。従って、n4
降の各離散時刻n毎に、減算器802及びシフタ803
による上記動作が繰り返されるとすれば、そのときのシ
フトレジスタ801の各出力値r(n)は前記(2)式よ
り、 r(n)=(1−1/256)n-n3・a0 ・・・・(3) と表わされる。
Here, as described above, the discrete time nFoursmell
The 12-bit output from the output terminal S of the subtractor 802 is
If it is stored in the shift register 801, the storage
The value is r (nFour) = X (n3) = A0Substitute
Then, (1-1 / 256) ・ a 0Becomes Therefore, nFourSince
The subtracter 802 and the shifter 803 are provided for each descending discrete time n.
If the above operation is repeated,
The output value r (n) of the shift register 801 is calculated by the equation (2).
R (n) = (1-1 / 256)n-n3・ A0 ・ ・ ・ ・ (3)

【0091】なお、このときゲート813は、ゲート制
御回路814内のオアゲート816、821を介して、
順次パルスΦ1が論理「1」となる毎に論理「1」とな
る制御信号PRによって、各離散時間n毎にシフトレジ
スタ801の出力x(n)をシフタ803に入力させて
おり、これにより上記(3) 式の計算が成立する。このゲ
ート813及びゲート制御回路814の働きについては
後に詳述する。
At this time, the gate 813 passes through the OR gates 816 and 821 in the gate control circuit 814,
The output x (n) of the shift register 801 is input to the shifter 803 at each discrete time n by the control signal PR which becomes logic "1" every time the pulse Φ1 becomes logic "1". Equation (3) is satisfied. Functions of the gate 813 and the gate control circuit 814 will be described later in detail.

【0092】前記(3) 式で求まる出力値r(n)は、図
10の各離散時刻n4 、n5 、n6毎にr(n4 )、r
(n5 )、r(n6 )として、比較器804の入力端子
Bに順次入力することにより、入力端子Aに順次入力す
るデジタル波形信号x(n4)、x(n5 )、x
(n6 )と比較される。そして、これらのデジタル波形
信号が図10のようにシフトレジスタ801からの上記
各出力値より小さければ、比較器804の出力は各離散
時刻毎に論理「0」を出力し、データ切替スイッチ80
5及びアンドゲート806〜809を介して減算器80
2の出力がシフトレジスタ801に入力される動作が繰
り返される。これにより、シフトレジスタ801の出力
値r(n)は、上記(3) 式に従って変化し、図10に示
すように最大ピーク値a0 から指数関数的に減衰する特
性を有する。
The output value r (n) obtained by the equation (3) is r (n 4 ), r at each discrete time n 4 , n 5 , n 6 in FIG.
By sequentially inputting (n 5 ) and r (n 6 ) into the input terminal B of the comparator 804, digital waveform signals x (n 4 ), x (n 5 ), x are sequentially input into the input terminal A.
(N 6 ) is compared. Then, if these digital waveform signals are smaller than the respective output values from the shift register 801, as shown in FIG. 10, the output of the comparator 804 outputs a logic "0" at each discrete time, and the data changeover switch 80
5 and AND gates 806 to 809
The operation of inputting the output of 2 to the shift register 801 is repeated. As a result, the output value r (n) of the shift register 801 changes according to the above equation (3), and has the characteristic of exponentially decaying from the maximum peak value a 0 as shown in FIG.

【0093】上記のように離散時間n4 以後、指数関数
的に減衰する特性を有するシフトレジスタ801の出力
値r(n)に基づいて、第1弦に対応する正振幅側のデ
ジタル波形信号x(n)の最大ピーク値が検出される。
As described above, based on the output value r (n) of the shift register 801 having the characteristic of exponentially decaying after the discrete time n 4 , the digital waveform signal x on the positive amplitude side corresponding to the first string is generated. The maximum peak value of (n) is detected.

【0094】次に、図10の第1弦のデジタル波形信号
x(n)の負振幅側の最小ピーク値の入力タイミング
を検出する処理について説明を行う。この処理も、順次
パルスΦ1が論理「1」となるタイミング(図9参照)
で行われ、第1弦に対応する正振幅側のデジタル波形信
号x(n)の最大ピーク値を検出するのに用いたのと同
様のシフトレジスタ801の出力値r(n)が用いられ
る。
Next, the process of detecting the input timing of the minimum peak value on the negative amplitude side of the digital waveform signal x (n) of the first string in FIG. 10 will be described. Also in this process, the timing when the pulse Φ1 sequentially becomes the logic "1" (see FIG. 9)
The output value r (n) of the shift register 801 similar to that used to detect the maximum peak value of the digital waveform signal x (n) on the positive amplitude side corresponding to the first string is used.

【0095】すなわち、まず、図10の離散時刻n7
おいて、負振幅側のデジタル波形信号x(n7 )が入力
するが、この値は、離散時間n4 以後指数関数的に減少
しているシフトレジスタ801の出力値r(n7 )より
小さいため、比較器804の出力は論理「0」であり、
離散時刻n4 〜n6 の場合と同様にして、減算器802
からの出力がシフトレジスタ801への記憶値となる。
That is, first, at the discrete time n 7 in FIG. 10, the digital waveform signal x (n 7 ) on the negative amplitude side is input, but this value decreases exponentially after the discrete time n 4 . Since it is smaller than the output value r (n 7 ) of the shift register 801, the output of the comparator 804 is logic “0”,
Similar to the case of the discrete times n 4 to n 6 , the subtractor 802
Output becomes a stored value in the shift register 801.

【0096】続いて、図10の離散時刻n8 において、
デジタル波形信号x(n8 )がシフトレジスタ801か
らの閾値値信号r(n8 )より大きくなると、比較器8
04の出力が論理「1」に変化し、前記離散時刻n1
場合と同様にして、デジタル波形信号x(n8 )がデー
タ切替スイッチ805を介してシフトレジスタ801に
入力され次の離散時刻n9 の記憶値r(n9 )となる。
Then, at discrete time n 8 in FIG.
When the digital waveform signal x (n 8 ) becomes larger than the threshold value signal r (n 8 ) from the shift register 801, the comparator 8
The output of 04 changes to logic “1”, and the digital waveform signal x (n 8 ) is input to the shift register 801 via the data changeover switch 805 in the same manner as the case of the discrete time n 1 and the next discrete time. stored value of n 9 becomes r (n 9).

【0097】これと同時に、アンドゲート826に負論
理で入力するシリアルゼロクロス信号z( n8 )(ZC
R)が論理「0」となることにより、図9に示すタイミ
ング信号Q5が論理「1」となるタイミングで同ゲート
がオンとなり、更に、順次パルスΦ1が論理「1」とな
っていることより図9に示すようにアンドゲートAND
1dの出力が論理「1」となって、フリップフロップF
F1bがセットされる。これにより、離散時刻n8 にお
いて順次パルスΦ1が論理「1」となるタイミングの真
ん中で、フリップフロップFF1bの出力である第1弦
に対応する最小ピーク値検出信号MIN1が図10に示
すように論理「1」に立ち上がる。
At the same time, a serial zero-cross signal z (n 8 ) (ZC is input to AND gate 826 in negative logic.
Since R) becomes logic "0", the gate is turned on at the timing when the timing signal Q5 shown in FIG. 9 becomes logic "1", and further, the pulse Φ1 becomes logic "1". AND gate AND as shown in FIG.
The output of 1d becomes logic "1", and the flip-flop F
F1b is set. As a result, the minimum peak value detection signal MIN1 corresponding to the first string, which is the output of the flip-flop FF1b, has the logic as shown in FIG. 10 in the middle of the timing when the pulse Φ1 sequentially becomes the logic “1” at the discrete time n 8 . Stand up to "1".

【0098】その後、図10において離散時間n9 でも
同様に新たなデジタル波形信号x(n9 )がシフトレジ
スタ801への記憶値r(n10)となる。そして、図1
0の離散時間n10になると、デジタル波形信号x
(n10)がシフトレジスタ801の出力値r(n10)=
x(n9 )=|b0 |を下まわるため、比較器804の
出力が論理「0」に変化する。そして、この出力はアン
ドゲート825に負論理で入力し、同時にシリアルゼロ
クロス信号z(n10)(ZCR)の論理「0」がアンド
ゲート825に負論理で入力することにより、図9に示
すタイミング信号Q5が論理「1」となるタイミングで
アンドゲート825がオンとなり、更に、順次パルスΦ
1が論理「1」となっていることによりアンドゲートA
ND1cの出力が論理「1」となって、フリップフロッ
プFF1bがリセットされる。これにより、離散時刻n
10の順次パルスΦ1が論理「1」となるタイミングの真
ん中で、フリップフロップFF1bの出力である第1弦
に対応する最小ピーク値検出信号MIN1が図10の如
く論理「0」に立ち下がる。
Thereafter, in FIG. 10, the new digital waveform signal x (n 9 ) becomes the stored value r (n 10 ) in the shift register 801 at the discrete time n 9 as well. And FIG.
At the discrete time n 10 of 0, the digital waveform signal x
(N 10 ) is the output value r (n 10 ) of the shift register 801 =
Since it falls below x (n 9 ) = | b 0 |, the output of the comparator 804 changes to logic “0”. Then, this output is input to the AND gate 825 in negative logic, and at the same time, the logic “0” of the serial zero-cross signal z (n 10 ) (ZCR) is input to the AND gate 825 in negative logic, so that the timing shown in FIG. The AND gate 825 is turned on at the timing when the signal Q5 becomes the logic "1", and the pulse Φ
AND gate A because 1 is a logic "1"
The output of ND1c becomes logic "1", and the flip-flop FF1b is reset. As a result, the discrete time n
In the middle of the timing when the ten sequential pulses Φ1 become the logic "1", the minimum peak value detection signal MIN1 corresponding to the first string which is the output of the flip-flop FF1b falls to the logic "0" as shown in FIG.

【0099】上記の如く、第1弦のデジタル波形信号x
(n)として、図10のように最小ピーク値の絶対値x
(n9 )=|b0 |が入力した1離散時刻後のn10に、
第1弦の最小ピーク値検出信号MIN1が論理「0」に
立ち下がることにより、その1離散時刻前のタイミング
として最小ピーク値b0 の入力タイミングを検出でき
る。
As described above, the digital waveform signal x of the first string
As (n), the absolute value x of the minimum peak value as shown in FIG.
In the n 10 after one discrete time input, | (n 9) = | b 0
Since the minimum peak value detection signal MIN1 of the first string falls to the logic "0", the input timing of the minimum peak value b 0 can be detected as the timing one discrete time before.

【0100】上記動作と同時に、前記離散時刻n4 の場
合と同様にして、減算器802からの出力がシフトレジ
スタ801への記憶値となる。そして、図10の離散時
刻n10の以後、最小ピーク値の絶対値|b0 |から再び
指数的に減衰する閾値信号r(n11)、r(n12)、・
・・がシフトレジスタ801から得られる。この場合、
r(n)は前記(3) 式に準じて、 r(n)=(1−256)n-n9・|b0 | ・・・・(4) となる。
Simultaneously with the above operation, the output from the subtractor 802 becomes the value stored in the shift register 801 as in the case of the discrete time n 4 . Then, after the discrete time n 10 in FIG. 10, the threshold signals r (n 11 ), r (n 12 ), which are exponentially attenuated again from the absolute value | b 0 | of the minimum peak value,
.. is obtained from the shift register 801. in this case,
r (n) is in accordance with the above equation (3), r (n) = (1-256 ) n-n9 · | b 0 | a ... (4).

【0101】以上の動作を順次パルスΦ1が論理「1」
となるタイミング(図9参照)で繰り返すことにより、
第1弦に対応する負振幅側のデジタル波形信号x(n)
から最小ピーク値b0 、b1 、・・・の入力タイミング
を最小ピーク値検出信号MIN1が論理「1」から論理
「0」に立ち下がるタイミングとして検出することがで
きる。
In the above operation, the pulse Φ1 is logically "1".
By repeating at the timing (see FIG. 9),
Digital waveform signal x (n) on the negative amplitude side corresponding to the first string
Therefore, the input timing of the minimum peak value b 0 , b 1 , ... Can be detected as the timing when the minimum peak value detection signal MIN1 falls from the logic “1” to the logic “0”.

【0102】続いて、第1弦のデジタル波形信号x
(n)について、図10の離散時刻n13からは、再び正
振幅側の信号が入力するようになる。まず、図10の離
散時刻n13において、正振幅側のデジタル波形信号x
(n13)が入力するが、この値は、離散時間n10以後指
数関数的に減少しているシフトレジスタ801の出力値
r(n13)より小さいため、比較器804の出力は論理
「0」であり、離散時刻n4 〜n6 等の場合と同様にし
て、減算器802からの出力がシフトレジスタ801へ
の記憶値となる。
Then, the digital waveform signal x of the first string
Regarding (n), from the discrete time n 13 in FIG. 10, the signal on the positive amplitude side is input again. First, at discrete time n 13 in FIG. 10, the digital waveform signal x on the positive amplitude side x
(N 13 ) is input, but since this value is smaller than the output value r (n 13 ) of the shift register 801 that exponentially decreases after the discrete time n 10 , the output of the comparator 804 is the logic “0”. , And the output from the subtractor 802 becomes the value stored in the shift register 801 as in the case of the discrete times n 4 to n 6 .

【0103】次に、図10の離散時刻n14において、デ
ジタル波形信号x(n14)がシフトレジスタ801から
の閾値値信号r(n14)より大きくなると、比較器80
4の出力が論理「1」に変化し、前記離散時刻n1 の場
合と同様にして、デジタル波形信号x(n14)がデータ
切替スイッチ805を介してシフトレジスタ801に入
力され次の離散時刻n15の記憶値r(n15)となる。こ
れと同時に、離散時刻n1 の場合と同様にしてフリップ
フロップFF1aがセットされ、第1弦の最大ピーク値
検出信号MAX1が、図10に示すように論理「1」に
立ち上がる。
Next, at the discrete time n 14 in FIG. 10, when the digital waveform signal x (n 14 ) becomes larger than the threshold value signal r (n 14 ) from the shift register 801, the comparator 80
The output of 4 changes to logic "1", and the digital waveform signal x (n 14 ) is input to the shift register 801 via the data changeover switch 805 in the same manner as the case of the discrete time n 1 and the next discrete time stored value of n 15 becomes r (n 15). At the same time, if the flip-flop FF1a in the same discrete time n 1 is set, the first string of the maximum peak value detection signal MAX1 is, rises to a logic "1" as shown in FIG. 10.

【0104】その後、図10において離散時間n15でも
同様に新たなデジタル波形信号x(n15)がシフトレジ
スタ801への記憶値r(n16)となる。そして、図1
0の離散時間n16になると、デジタル波形信号x
(n16)がシフトレジスタ801の出力値r(n16)=
x(n15)=a1 を下まわるため、比較器804の出力
が論理「0」に変化し、前記離散時刻n4 の場合と同様
にして、減算器802からの出力がシフトレジスタ80
1への記憶値となる。これと同時に、離散時刻n4 の場
合と同様にしてフリップフロップFF1aがリセットさ
れ、第1弦の最大ピーク値検出信号MAX1が図10に
示すように論理「0」に立ち下がる。これにより、この
立ち下がりタイミングの1離散時刻前のタイミングとし
て、最大ピーク値a1 の入力タイミングを検出できる。
After that, at the discrete time n 15 in FIG. 10, the new digital waveform signal x (n 15 ) becomes the stored value r (n 16 ) in the shift register 801 similarly. And FIG.
At the discrete time n 16 of 0, the digital waveform signal x
(N 16 ) is the output value r (n 16 ) of the shift register 801 =
Since x (n 15 ) = a 1 is exceeded, the output of the comparator 804 changes to logic “0”, and the output from the subtractor 802 is changed to the shift register 80 in the same manner as the case of the discrete time n 4.
It becomes a stored value to 1. At the same time, discrete time in the same manner as in n 4 flipflop FF1a is reset, the maximum peak value detection signal MAX1 of the first string falls to a logic "0" as shown in FIG. 10. As a result, the input timing of the maximum peak value a 1 can be detected as the timing one discrete time before the falling timing.

【0105】そして、図10の離散時刻n16の以後、最
大ピーク値a1 から再び指数的に減衰する閾値信号r
(n17)、r(n18)、・・・がシフトレジスタ801
から得られる。この場合、r(n)は前記(3) 式等に準
じて、 r(n)=(1−256)n-n15 ・a1 ・・・・(5) となる。
Then, after the discrete time n 16 in FIG. 10, the threshold signal r which exponentially decays again from the maximum peak value a 1
(N 17 ), r (n 18 ), ... Are shift registers 801.
Obtained from In this case, r (n) is in accordance with the above equation (3) or the like, and r (n) = (1-256) n-n15 · a 1 ···· (5).

【0106】更に続いて、離散時刻n19から再び負振幅
側のデジタル波形信号x(n19)、・・・が入力する。
そして、図10の離散時刻n20において、デジタル波
形信号x(n20)がシフトレジスタ801からの閾値信
号r(n20)より大きくなると、比較器804の出力が
論理「1」に変化し、前記離散時刻n7 の場合と同様に
して、デジタル波形信号x(n20)がデータ切替スイッ
チ805を介してシフトレジスタ801に入力され次の
離散時刻n21の記憶値r(n20)となる。これと同時
に、離散時刻n7 の場合と同様にしてフリップフロップ
FF1bがセットされて、第1弦の最小ピーク値検出信
号MIN1が図10に示すように論理「1」に立ち上が
る。
Subsequently, the digital waveform signals x (n 19 ) on the negative amplitude side are input again from the discrete time n 19 .
Then, at the discrete time n 20 in FIG. 10, when the digital waveform signal x (n 20 ) becomes larger than the threshold signal r (n 20 ) from the shift register 801, the output of the comparator 804 changes to logic “1”, Similarly to the case of the discrete time n 7 , the digital waveform signal x (n 20 ) is input to the shift register 801 via the data changeover switch 805 and becomes the stored value r (n 20 ) at the next discrete time n 21. . At the same time, the discrete case of time n 7 and is set flip-flop FF1b similarly, the minimum peak value detection signal MIN1 of the first string is raised to a logic "1" as shown in FIG. 10.

【0107】その後、図10において離散時間n21でも
同様に新たなデジタル波形信号x(n21)がシフトレジ
スタ801への記憶値r(n22)となる。そして、図1
0の離散時間n22になると、デジタル波形信号x
(n22)がシフトレジスタ801の出力値r(n22)=
x(n21)=|b1 |を下まわるため、比較器804の
出力が論理「0」に変化し、前記離散時刻n10の場合と
同様にして、減算器802からの出力がシフトレジスタ
801への記憶値となる。これと同時に、離散時刻n10
の場合と同様にしてフリップフロップFF1bがリセッ
トされ、第1弦の最小ピーク値検出信号MIN1が図1
0に示すように論理「0」に立ち下がる。これにより、
最小ピーク値b1 の入力タイミングを検出できる。
Thereafter, in FIG. 10, the new digital waveform signal x (n 21 ) also becomes the stored value r (n 22 ) in the shift register 801 at the discrete time n 21 . And FIG.
At the discrete time n 22 of 0, the digital waveform signal x
(N 22 ) is the output value r (n 22 ) of the shift register 801 =
Since x (n 21 ) = │b 1 │ is exceeded, the output of the comparator 804 changes to logic "0", and the output from the subtractor 802 shifts to the shift register in the same manner as in the case of the discrete time n 10. It becomes a stored value in 801. At the same time, the discrete time n 10
The flip-flop FF1b is reset in the same manner as in the above case, and the minimum peak value detection signal MIN1 of the first string is
It falls to logic "0" as shown at 0. This allows
The input timing of the minimum peak value b 1 can be detected.

【0108】そして、図10の離散時刻n22の以後は、
特には図示しないが最小ピーク値b 1 から再び指数的に
減衰するしきい値信号r(n)がシフトレジスタ801
から得られる。この場合、r(n)は前記(3) 〜(5) 式
に準じて、 r(n)=(1−1/256)n-n21 ・|b1 | ・・・・(6) となる。
Then, the discrete time n in FIG.twenty twoAfter that,
Although not shown in particular, the minimum peak value b 1From exponentially again
The attenuating threshold signal r (n) is transferred to the shift register 801.
Obtained from In this case, r (n) is the above formula (3) to (5).
According to, r (n) = (1-1 / 256)n-n21・ | B1| ・ ・ ・ ・ (6)

【0109】以上のようにして、第1弦の正振幅側及び
負振幅側が正極性として混在して入力するデジタル波形
信号x(n)に対して、順次パルスΦ1が論理「1」と
なるタイミングで共通に処理を行うことにより、図10
に示す正振幅側のピーク値である最大ピーク値a0 、a
1 、・・・の各入力タイミング及び負振幅側のピーク値
である最小ピーク値b0 、b1 、・・・の各入力タイミ
ングを、第1弦の最大ピーク値検出信号MAX1及び1
弦の最小ピーク値検出信号MIN1として検出すること
ができる。
As described above, with respect to the digital waveform signal x (n) in which the positive amplitude side and the negative amplitude side of the first string are mixed as positive polarity, the timing when the pulse Φ1 sequentially becomes the logic "1" By performing common processing in FIG.
Maximum peak values a 0 , a that are the peak values on the positive amplitude side shown in
The input timings of 1 ..., And the input timings of the minimum peak values b 0 , b 1 , ... Which are the peak values on the negative amplitude side are set to the maximum peak value detection signals MAX 1 and 1 of the first string.
It can be detected as the minimum peak value detection signal MIN1 of the string.

【0110】ここで、特には図示しないが、第1弦に対
応するデジタル波形信号D1=x(n)には、倍音のピ
ーク成分が含まれている。このような場合でも、シフト
レジスタ801の出力827である第1弦対応の閾値信
号r(n)がゆっくりと指数関数的に減衰するため、上
記のような擬似的なピーク成分のタイミングを抽出しな
いで、各々の周期のピークタイミングのみを正確に抽出
することができる。
Here, although not specifically shown, the digital waveform signal D1 = x (n) corresponding to the first string contains a peak component of the overtone. Even in such a case, since the threshold signal r (n) corresponding to the first string, which is the output 827 of the shift register 801, slowly and exponentially attenuates, the timing of the pseudo peak component as described above is not extracted. Thus, only the peak timing of each cycle can be accurately extracted.

【0111】また、デジタル波形信号D1=x(n)の
振幅が小さい場合でも、前記(1) 〜(6) 式に準じて各々
の振幅値に基づいて閾値信号r(n)が決定されるた
め、各ピッチ周期のピークタイミングを正確に抽出する
ことができる。
Further, even when the amplitude of the digital waveform signal D1 = x (n) is small, the threshold value signal r (n) is determined based on the respective amplitude values according to the equations (1) to (6). Therefore, the peak timing of each pitch cycle can be accurately extracted.

【0112】以上示したように、図7又は図8のピーク
検出回路701は、図2又は図10の如く、第1弦に対
応する正振幅値のみを有するデジタル波形信号D1(x
(n))において、1種類の閾値信号r(r(n))の
みを用いて、これに基づいて最大ピーク値検出信号MA
X1及び最小ピーク値検出信号MIN1を生成する。 〈他の弦に対する処理〉上記のように、デジタル波形信
号D1のうち第1弦に対応するものは、図9に示したよ
うに順次パルスΦ1が論理「1」となるタイミングで処
理される。
As described above, the peak detection circuit 701 shown in FIG. 7 or 8 has the digital waveform signal D1 (x, which has only the positive amplitude value corresponding to the first string, as shown in FIG. 2 or 10.
(N)), only one type of threshold signal r (r (n)) is used, and based on this, the maximum peak value detection signal MA
X1 and the minimum peak value detection signal MIN1 are generated. < Processing for Other Strings > As described above, the digital waveform signal D1 corresponding to the first string is processed at the timing when the pulse Φ1 sequentially becomes the logic “1” as shown in FIG.

【0113】一方、デジタル波形信号D1の他の第2弦
〜第6弦に対応するものについては、図9の各順次パル
スΦ2〜Φ6が論理「1」となる各タイミングで時分割
処理され、その詳細な処理タイミングが異なるだけで第
1弦の場合と基本的に同様である。
On the other hand, with respect to those corresponding to the other second to sixth strings of the digital waveform signal D1, time-division processing is performed at each timing when each of the sequential pulses Φ2 to Φ6 of FIG. 9 becomes logic "1", It is basically the same as the case of the first string except for the detailed processing timing.

【0114】この場合、第2弦〜第6弦に対応する各最
大ピーク値検出信号MAX2〜MAX6の検出動作は、
i=2〜6として各フリップフロップFFia、リセッ
ト用アンドゲートANDia及びセット用アンドゲート
ANDibが、第1弦に対応するFF1a、AND1
a、AND1bと全く同様に動作することにより実現さ
れる。同様に、各最小ピーク値検出信号MIN2〜MI
N6の検出動作も、各フリップフロップFFib、リセ
ット用アンドゲートANDic及びセット用アンドゲー
トANDidが、第1弦対応のFF1a、AND1c、
AND1dと全く同様に動作することにより実現され
る。
In this case, the detection operation of the maximum peak value detection signals MAX2 to MAX6 corresponding to the second to sixth strings is
With i = 2 to 6, each flip-flop FFia, reset AND gate ANDia, and set AND gate ANDib are FF1a and AND1 corresponding to the first string.
It is realized by operating exactly the same as a and AND1b. Similarly, each minimum peak value detection signal MIN2 to MI
Also in the detection operation of N6, each flip-flop FFib, the reset AND gate ANDic, and the set AND gate ANDid are FF1a, AND1c corresponding to the first string,
It is realized by operating in exactly the same way as AND1d.

【0115】ただし、上記動作において、図8の減算器
802及びシフタ803における前記(1) 〜(6) 式に示
したような減算動作については、各弦毎に多少異なった
動作をする。これは、ゲート813及びゲート制御回路
814の働きによるものであり、以下にこれらの動作に
つき説明を行う。
However, in the above operation, the subtraction operation as shown in the equations (1) to (6) in the subtracter 802 and the shifter 803 in FIG. 8 is slightly different for each string. This is due to the functions of the gate 813 and the gate control circuit 814, and these operations will be described below.

【0116】今、図8のゲート制御回路814におい
て、各順次パルスΦ1、Φ2はオアゲート816、82
1を介してそのまま制御信号PRとしてゲート813を
制御する。これにより、ゲート813をオンにする制御
信号PRの第1弦及び第2弦に対する各タイミングPR
(1弦)及びPR(2弦)は、図11のように各順次パ
ルスΦ1、Φ2が論理「1」となるサイクルと同じであ
る。
Now, in the gate control circuit 814 of FIG. 8, the respective sequential pulses Φ1 and Φ2 are OR gates 816 and 82.
The gate 813 is directly controlled via 1 as the control signal PR. Accordingly, each timing PR for the first and second strings of the control signal PR for turning on the gate 813
(1st string) and PR (2nd string) are the same as the cycle in which each of the sequential pulses Φ1 and Φ2 becomes the logic “1” as shown in FIG.

【0117】一方、オアゲート817に入力される各順
次パルスΦ3、Φ4は、アンドゲート819を介して出
力されるため、カウンタ815の下位ビット出力端子Q
A からの出力が論理「1」である周期のみ出力される。
今、カウンタ815の各出力端子QB 、QA からの各出
力の論理は、順次パルスΦ1の立ち上がりのタイミング
に同期してその周期幅で(0、0)(0、1)(1、
0)(1、1)(0、0)・・・とサイクリックに変化
する。従って、ゲート813をオンにする制御信号PR
の第3弦及び第4弦に対する各タイミングPR(3弦)
及びPR(4弦)は、図11のように各順次パルスΦ
3、Φ4が論理「1」となるサイクルに対して、2サイ
クルに1回となる。
On the other hand, since each of the sequential pulses Φ3 and Φ4 input to the OR gate 817 is output via the AND gate 819, the lower bit output terminal Q of the counter 815 is output.
Only the period when the output from A is logic "1" is output.
Now, the logic of each output from each output terminal Q B , Q A of the counter 815 is (0, 0) (0, 1) (1,
It changes cyclically as 0) (1, 1) (0, 0) .... Therefore, the control signal PR for turning on the gate 813
Timing PR (3rd string) for the 3rd and 4th strings of
And PR (4th string) are each a sequential pulse Φ as shown in FIG.
It is once in every two cycles with respect to the cycle in which 3 and Φ4 are logic "1".

【0118】更に、オアゲート818に入力される各順
次パルスΦ5、Φ6は、アンドゲート820を介して出
力されるため、カウンタ815の上位ビット出力端子Q
B 及び下位ビット出力端子QA からの各出力が共に論理
「1」である周期のみ出力される。従って、ゲート81
3をオンにする制御信号PRの第5弦と第6弦に対する
各タイミングPR(5弦)及びPR(6弦)は、図11
のように各順次パルスΦ5、Φ6が論理「1」となるサ
イクルに対して、4サイクルに1回となる。
Further, since each of the sequential pulses Φ5 and Φ6 input to the OR gate 818 is output via the AND gate 820, the upper bit output terminal Q of the counter 815 is output.
Both the outputs from B and the lower bit output terminal QA are output only in the period of logic "1". Therefore, the gate 81
The respective timings PR (5th string) and PR (6th string) for the 5th and 6th strings of the control signal PR for turning on 3 are shown in FIG.
As described above, the cycle in which each of the sequential pulses Φ5 and Φ6 becomes the logic “1” is once in four cycles.

【0119】上記動作により、第1弦と第2弦について
は、各順次パルスΦ1、Φ2に同期した各サイクル毎
に、シフタ803による除算動作及び減算器802によ
る減算動作802がなされて、前記(1) 〜(6) 式に準じ
た閾値計算が行われる。また、第3弦と第4弦について
は、各順次パルスΦ3、Φ4に同期したサイクルの2サ
イクルに1回上記閾値計算が行われる。そして、ゲート
813がオフとなるサイクルでは、シフタ803の出力
が0となるため、シフトレジスタ801からの出力82
7は減算器802を素通りして、閾値の値は変化しな
い。更に、第5弦と第6弦については、各順次パルスΦ
5、Φ6に同期したサイクルの4サイクルに1回上記閾
値計算が行われ、ゲート813がオフとなるサイクルで
は、上記と同様閾値の値は変化しない。
By the above operation, for the first string and the second string, the division operation by the shifter 803 and the subtraction operation 802 by the subtractor 802 are performed in each cycle synchronized with the sequential pulses Φ1 and Φ2. The threshold value is calculated according to the equations (1) to (6). For the third and fourth strings, the threshold value calculation is performed once every two cycles of the cycle synchronized with the respective pulses Φ3 and Φ4. Then, in the cycle in which the gate 813 is turned off, the output of the shifter 803 becomes 0, so the output 82 from the shift register 801 is
7 passes through the subtractor 802, and the threshold value does not change. Furthermore, for the fifth and sixth strings, each sequential pulse Φ
In the cycle in which the threshold value calculation is performed once every four cycles of 5 and Φ6, and the gate 813 is turned off, the threshold value does not change in the same manner as above.

【0120】従って、図10のr(n)等として示した
シフタ801の出力値827である閾値信号の減衰率
は、第1弦・第2弦に対しては大、第3弦・第4弦に対
しては中、第5弦・第6弦に対しては小となる。これ
は、高音側即ち第1弦側の弦振動周期は短く、低音側即
ち第6弦側の弦振動周期は長いため、各弦振動周期に合
わせて上記閾値信号が減衰するようにしたものである。
Therefore, the attenuation rate of the threshold value signal which is the output value 827 of the shifter 801 shown as r (n) in FIG. 10 is large for the first and second strings, and the third and fourth strings. It is medium for strings and small for the fifth and sixth strings. This is because the string vibration cycle on the treble side, that is, the first string side is short, and the string vibration cycle on the low tone side, that is, the sixth string side is long, so that the threshold signal is attenuated in accordance with each string vibration cycle. is there.

【0121】以上示したように、6弦分のデジタル波形
信号D1から各ピーク値のタイミングを検出するのに、
図10のr(n)等として6種類の閾値信号を用意すれ
ばよいことになり、それらの閾値信号を用いた時分割処
理も6時分割処理でよい。そして、上記閾値信号を記憶
するのに、図8のシフトレジスタ801は、6段のもの
を用意すればよく、従来のものに比較してシフトレジス
タのハード規模(段数)を1/2にすることができる。 (時定数変換制御回路の説明)次に、図1のピッチ抽出
デジタル部103を構成する図7の時定数変換制御回路
704について説明を行う。なお、この部分は、本発明
には直接は関連しないため、概略の動作のみ説明する。
As described above, in order to detect the timing of each peak value from the digital waveform signal D1 for six strings,
It suffices to prepare six types of threshold signals as r (n) in FIG. 10 and the time division processing using these threshold signals may be six time division processing. In order to store the threshold signal, the shift register 801 in FIG. 8 may be provided with 6 stages, and the hardware scale (stage number) of the shift register is halved as compared with the conventional one. be able to. ( Description of Time Constant Conversion Control Circuit ) Next, the time constant conversion control circuit 704 of FIG. 7 which constitutes the pitch extraction digital unit 103 of FIG. 1 will be described. Since this part is not directly related to the present invention, only a schematic operation will be described.

【0122】ここでは、図7のピーク検出回路701内
の図8で説明したシフタ803での除算率を変更するた
めの時定数チェンジ信号GXが生成され、これにより図
10等で説明した閾値信号r(n)等の減衰率(時定
数)が変更される。即ち、閾値信号r(n)等の減衰率
を状況に応じて変更することにより、図7のピーク検出
回路701における最大・最小ピーク値のタイミングを
正確に抽出できるように働く。そして、時定数変換制御
回路704における減衰率の変更処理は、図1のMCP
101がソフト処理に基づくピッチ抽出動作を行うのと
同期して、MCP101がバスBUSを介して同回路7
04を制御することにより実行される。
Here, the time constant change signal GX for changing the division ratio in the shifter 803 described in FIG. 8 in the peak detection circuit 701 in FIG. 7 is generated, and the threshold signal described in FIG. The attenuation rate (time constant) such as r (n) is changed. That is, by changing the attenuation rate of the threshold signal r (n) or the like depending on the situation, the timing of the maximum / minimum peak value in the peak detection circuit 701 of FIG. 7 can be accurately extracted. The process of changing the attenuation rate in the time constant conversion control circuit 704 is performed by the MCP of FIG.
In synchronism with 101 performing a pitch extraction operation based on software processing, the MCP 101 performs the same circuit 7 via the bus BUS.
It is executed by controlling 04.

【0123】時定数変換制御回路704から時定数チェ
ンジ信号GXが図7のピーク検出回路701内の図8の
シフター803へ送出されると、シフター803は、1
/256の除算から1/16の除算に制御を変更する。
このように変更された除算結果が減算器802の減算入
力端子Bに入力することにより、減算器802を介して
出力される閾値信号の減衰率が大きくなる。すなわち、
上記時定数チェンジ信号GXによって、図10における
閾値信号r(n)等は、急速減衰するように動作する。
When the time constant change signal GX is sent from the time constant conversion control circuit 704 to the shifter 803 of FIG. 8 in the peak detection circuit 701 of FIG. 7, the shifter 803 outputs 1
Change control from division of / 256 to division of 1/16.
By inputting the thus-divided division result to the subtraction input terminal B of the subtractor 802, the attenuation rate of the threshold signal output via the subtractor 802 becomes large. That is,
The time constant change signal GX causes the threshold signals r (n) and the like in FIG. 10 to be rapidly attenuated.

【0124】以上の動作は、MCP101でのピッチ抽
出動作に大きく依存するものである。例えば、各弦の振
動周期は、演奏者がフレット上で当該弦を押さえる位置
によって幅広く変化するため、ディジタル波形信号D1
の各弦に対応する時分割信号の波形立ち上がり時には、
その波形の振動を速やかに検知すべく、各弦に対応した
比較的短い時間経過で閾値信号が急速減衰し、その直後
は各ピッチ周期の倍音成分等を拾わないために、各弦に
対応した比較的長い時間周期で急速減衰するように、時
定数チェンジを行うまでの時間が設定される。そして、
ピッチ周期が有効に抽出され始めた後は、各時点で抽出
されたピッチ周期に基づいて閾値信号を急速減衰させる
までの時間が決定される。これにより、演奏操作による
ディジタル波形信号D1の各弦のピッチ周期の変化に追
従でき、同信号から最大及び最小ピーク値のタイミング
を正確に抽出することが可能となる。 (ゼロクロス時刻取込回路の説明)続いて、図1のピッ
チ抽出デジタル部103を構成する図7のゼロクロス時
刻取込回路702について説明を行う。この部分も、本
発明には直接は関連しないため、概略の動作のみ説明す
る。
The above operation largely depends on the pitch extracting operation in the MCP 101. For example, the vibration cycle of each string varies widely depending on the position on the fret where the string is held by the player, so that the digital waveform signal D1
When the waveform of the time division signal corresponding to each string of rises,
In order to detect the vibration of the waveform promptly, the threshold signal rapidly attenuates after a relatively short time corresponding to each string, and immediately after that the harmonic component of each pitch period is not picked up, so it corresponds to each string. The time until changing the time constant is set so that it decays rapidly in a relatively long time period. And
After the pitch period is effectively extracted, the time until the threshold signal is rapidly attenuated is determined based on the pitch period extracted at each time point. As a result, it is possible to follow the change in the pitch period of each string of the digital waveform signal D1 due to the performance operation, and it is possible to accurately extract the timing of the maximum and minimum peak values from the signal. ( Description of Zero-Cross Time Acquisition Circuit ) Next, the zero-cross time acquisition circuit 702 of FIG. 7 which constitutes the pitch extraction digital unit 103 of FIG. 1 will be described. This part is also not directly related to the present invention, and therefore only the schematic operation will be described.

【0125】本実施例においては、「本実施例の概略動
作」の項で図2を用いて説明したように、図1又は図3
のピッチ抽出アナログ部102から出力されるデジタル
波形信号D1について、各弦毎にピーク値a0 〜a3
はb0 〜b3 等(図2)を抽出し、同時に各ピーク値直
後のゼロクロス時刻t0 〜t7 等(図2)を抽出して、
これらのデータを図1のMCP101に送ることによ
り、MCP101がソフト処理によりピッチ抽出動作を
行い、各弦毎のピッチ周期をT0 〜T5 等(図2)をし
て抽出する。
In the present embodiment, as described with reference to FIG. 2 in the section "Outline of operation of the present embodiment", FIG.
Of the digital waveform signal D1 output from the pitch extraction analog unit 102, the peak values a 0 to a 3 or b 0 to b 3 (FIG. 2) are extracted for each string, and at the same time, the zero-cross time immediately after each peak value is extracted. extracting t 0 to t 7 etc. (FIG. 2),
By sending these data to the MCP 101 of FIG. 1, the MCP 101 performs the pitch extraction operation by the soft processing, and extracts the pitch cycle of each string by T 0 to T 5 etc. (FIG. 2).

【0126】そこで、図7のゼロクロス時刻取込回路7
02は、図1又は図3のピッチ抽出アナログ部102か
ら出力される各弦対応のゼロクロス信号Z1〜Z6、及
び図7のピーク検出回路701から出力される各弦対応
の最大ピーク値検出信号MAX1〜MAX6、最小ピー
ク値検出信号MIN1〜MIN6に基づいて、各弦毎の
最大ピーク値又は最小ピーク値直後のゼロクロス時刻を
取り込んで、図1のMCP101へ出力する。
Therefore, the zero-cross time acquisition circuit 7 of FIG.
Reference numeral 02 denotes the zero-cross signals Z1 to Z6 corresponding to each string output from the pitch extraction analog unit 102 of FIG. 1 or 3, and the maximum peak value detection signal MAX1 corresponding to each string output from the peak detection circuit 701 of FIG. ~ MAX6, based on the minimum peak value detection signals MIN1 to MIN6, the zero-cross time immediately after the maximum peak value or the minimum peak value for each string is fetched and output to the MCP 101 in FIG.

【0127】具体的には、ゼロクロス時刻取込回路70
2は、図7の如く、各弦共通のタイムベースカウンタ7
021を有している。そして、同回路702は、ピーク
検出回路701から出力される最大・最小ピーク値検出
信号MAX1〜MAX6、MIN1〜MIN6がハイレ
ベルからローレベルに立ち下がるタイミング(図10参
照)を各弦毎に検出し、そのタイミング直後のゼロクロ
ス信号Z1〜Z6の変化時点であるゼロクロス時刻で、
前記タイムベースカウンタ7021の出力をラッチす
る。
Specifically, the zero-cross time acquisition circuit 70
2 is a time base counter 7 common to each string as shown in FIG.
Has 021. The circuit 702 detects the timing (see FIG. 10) at which the maximum / minimum peak value detection signals MAX1 to MAX6 and MIN1 to MIN6 output from the peak detection circuit 701 fall from high level to low level (see FIG. 10). Then, at the zero-cross time which is the change time of the zero-cross signals Z1 to Z6 immediately after that timing,
The output of the time base counter 7021 is latched.

【0128】このラッチ動作が行われると、ゼロクロス
時刻取込回路702は続いて、図1のMCP101に割
り込み信号INTを出力する。これにより、MCP10
1から特には図示しない制御線を介して入力する制御信
号に従って、ゼロクロスが発生した弦番号、ラッチした
当該弦に対応するゼロクロス時刻が、バスBUSを介し
てMCP101へ順次出力される。ここでMCP101
における最小ピーク値直後のゼロクロスであるのか最大
ピーク値直後のゼロクロスであるのかの判定は、例えば
ゼロクロス時刻の最上位ビットに正負フラグを付加する
こと等により行うことが可能である。 (波高値取込回路の説明)続いて、図1のピッチ抽出デ
ジタル部103を構成する図7の波高値取込回路703
について説明を行う。この部分も、本発明には直接は関
連しないため、概略の動作のみ説明する。
When this latch operation is performed, the zero-cross time acquisition circuit 702 subsequently outputs an interrupt signal INT to the MCP 101 of FIG. As a result, the MCP10
The string number at which the zero cross occurs and the zero cross time corresponding to the latched string are sequentially output to the MCP 101 via the bus BUS according to a control signal input from 1 through a control line (not shown). Here MCP101
It is possible to determine whether the zero-cross is immediately after the minimum peak value or the zero-cross immediately after the maximum peak value in, for example, by adding a positive / negative flag to the most significant bit at the zero-cross time. ( Explanation of Crest Value Acquisition Circuit ) Next, the crest value acquisition circuit 703 of FIG. 7 which constitutes the pitch extraction digital unit 103 of FIG.
Will be described. This part is also not directly related to the present invention, and therefore only the schematic operation will be described.

【0129】本実施例では、上述の「ゼロクロス時刻取
込回路の説明」の項で説明したように、デジタル波形信
号D1について、各弦毎にピーク値a0 〜a3 又はb0
〜b 3 等(図2)を抽出する必要がある。また、図1の
MCP101は、ピッチ抽出の処理過程において、いず
れかの弦について、ある瞬間のデジタル波形信号D1の
瞬時値を必要とする場合もある。
In this embodiment, the above-mentioned "zero cross time acquisition" is performed.
Digital waveform signal, as described in the section,
For the No. D1 peak value a for each string0~ A3Or b0
~ B 3Etc. (FIG. 2) need to be extracted. Also, in FIG.
In the process of pitch extraction, MCP101
For one of the strings, the digital waveform signal D1 at a certain moment
Sometimes an instantaneous value is needed.

【0130】そこで、図7の波高値取込回路703で
は、図7又は図8のピーク検出回路701から出力され
る各弦対応の最大ピーク値検出信号MAX1〜MAX6
及び最小ピーク値検出信号MIN1〜MIN6に基づい
て、図1又は図3のピッチ抽出アナログ部102からの
デジタル波形信号D1の各弦毎の最大ピーク値(図2a
0 〜a3 等)又は最小ピーク値(図2b0 〜b3 等)、
及び瞬時値を取り込んで、図1のMCP101へ出力す
る。
Therefore, in the peak value fetch circuit 703 of FIG.
Is output from the peak detection circuit 701 of FIG. 7 or FIG.
Maximum peak value detection signals MAX1 to MAX6 corresponding to each string
And based on the minimum peak value detection signals MIN1 to MIN6
From the pitch extraction analog unit 102 of FIG. 1 or FIG.
The maximum peak value for each string of the digital waveform signal D1 (Fig. 2a
0~ A3Etc.) or minimum peak value (Fig. 2b)0~ B3etc),
And the instantaneous value are captured and output to the MCP 101 in FIG.
It

【0131】具体的には、波高値取込回路703は、図
1又は図3のピッチ抽出アナログ部102より時分割で
出力されるデジタル波形信号D1を、各弦毎の波高値に
デマルチプレクス(分解)処理する。そして、図7又は
図8のピーク検出回路701からの最大又は最小ピーク
値検出信号MAX1〜MAX6、MIN1〜MIN6が
ハイレベルからローレベルに立ち下がる1離散時刻前の
タイミングで(図10参照)、上記デマルチプレクス処
理したデジタル波形信号D1の波高値をホールドする。
そのために、波高値取込回路703は、特には図示しな
いが内部に過去(1離散時刻前)のデジタル波形信号D
1の波高値をホールドするバッファを持っている。
Specifically, the peak value fetch circuit 703 demultiplexes the digital waveform signal D1 output from the pitch extraction analog section 102 of FIG. 1 or 3 in a time division manner into peak values for each string. (Disassemble) Process. Then, at the timing one discrete time before the maximum or minimum peak value detection signals MAX1 to MAX6 and MIN1 to MIN6 from the peak detection circuit 701 of FIG. 7 or 8 fall from the high level to the low level (see FIG. 10), The peak value of the demultiplexed digital waveform signal D1 is held.
Therefore, although not particularly shown, the peak value acquisition circuit 703 internally stores the digital waveform signal D of the past (one discrete time before).
It has a buffer that holds the peak value of 1.

【0132】そして、波高値取込回路703は、MCP
101(図1)が特には図示しない制御線を介してアク
セスしてきた弦についての最大ピーク値又は最小ピーク
値を、バスBUSを介してMCP101へ順次出力す
る。
Then, the peak value fetch circuit 703 uses the MCP
101 (FIG. 1) sequentially outputs the maximum peak value or the minimum peak value of a string accessed through a control line (not shown) to the MCP 101 via the bus BUS.

【0133】また、波高値取込回路703は、MCP1
01が、ある弦についての瞬時値の出力を促してきた場
合、そのタイミングで同回路703内にホールドされて
いるデジタル波形信号D1の瞬時値を、バスBUSを介
してMCP101へ順次出力する。 {中央制御装置(MCP)の概略動作}最後に中央制御
装置(MCP)101の概略動作について説明する。こ
こでは、ソフト処理によるピッチ抽出動作が実行される
が、本発明に関連するのは前述の図7のピーク検出回路
701に関するものであるので、MCP101の動作に
ついては概略のみ説明する。なお、ピッチ抽出処理等の
詳細については、本出願人が出願した特願昭63 -76492
「電子楽器」、特願昭63-109625 「電子弦楽器」等に開
示されている。
Further, the peak value fetch circuit 703 uses the MCP1
When 01 prompts the output of the instantaneous value for a certain string, the instantaneous value of the digital waveform signal D1 held in the circuit 703 at that timing is sequentially output to the MCP 101 via the bus BUS. { Schematic Operation of Central Controller (MCP)} Finally, the schematic operation of the central controller (MCP) 101 will be described. Here, the pitch extraction operation by the soft processing is executed, but since the present invention is related to the peak detection circuit 701 of FIG. 7 described above, only the operation of the MCP 101 will be outlined. For details of pitch extraction processing, etc., see Japanese Patent Application No. 63-76492 filed by the applicant.
It is disclosed in "Electronic Musical Instrument", Japanese Patent Application No. 63-109625, "Electronic Stringed Musical Instrument" and the like.

【0134】前述の動作により、図1又は図7のピッチ
抽出デジタル部103から、最大又は最小ピーク値、ゼ
ロクロス時刻、及びピーク値の正負を示す正負フラグ等
が図1のMCP101に入力する。これによりMCP1
01は、前述の「本実施例の概略動作」の項で図2を用
いて説明した如く、始めのデータの組(b0 、t0
(図2)が入力した時点において、対応する弦がピッキ
ングされたと判断して、ピッチ周期の検出動作に入る。
この後、ピッチ抽出デジタル部103から割込み信号I
NTが入力して割り込みがかかる毎に入力するデータの
組(a0 、t1 )、(b1 、t2 )、(a1 、t3 )、
・・・(図2)等に対して、MCP101は論理的なピ
ッチ抽出処理及びその訂正処理等を実行し、図2の各ピ
ッチ周期T 0 〜T5 等をリアルタイムで抽出する。これ
により、MCP101は、得られたピッチ周期に基づい
た音高情報を生成し、楽音発生回路104でその音高の
楽音を発音させる。このように、本実施例では、図1の
ピッチ抽出アナログ部102及びピッチ抽出デジタル部
103のハードウエアの部分とMCP101によるソフ
ト処理の部分とが共働的に動作することにより、正確な
ピッチ抽出を可能としている。 {他の実施例}以上説明した実施例では、図2の閾値信
号r等は、最大ピーク値(a0 等)から減衰する場合及
び最小ピーク値(b0 等)から減衰する場合共に、その
減衰率は同じである。これに対して、例えば1弦分のデ
ジタル波形信号D1が正振幅側と負振幅側とで異なった
特性(例えばデューティー比が異なる、或いは最大ピー
ク値と隣り合う最小ピーク値の振幅の絶対値が異なる)
となっている場合は、例えば最大ピーク値から減衰する
場合と最小ピーク値から減衰する場合とで減衰率が異な
るように、図7の時定数変換制御回路704等がピーク
検出回路701を制御するようにしてもよい。このよう
にすれば、擬似ピークを誤って検出してしまう確率をよ
り小さくすることができ、より正確なピッチ抽出が可能
となる。
By the above operation, the pitch of FIG. 1 or FIG.
From the extraction digital unit 103, the maximum or minimum peak value,
Rocross time, plus / minus flag showing plus / minus of peak value, etc.
Input to the MCP 101 in FIG. This allows MCP1
01 is shown in FIG. 2 in the above-mentioned “Outline of operation of this embodiment”.
As described above, the first data set (b0, T0)
When (Fig. 2) is input, the corresponding string is picky
It is determined that the pitch has been changed, and the pitch period detection operation is started.
Thereafter, the interrupt signal I from the pitch extraction digital unit 103
Data to be input each time NT is input and interrupted
Set (a0, T1), (B1, T2), (A1, T3),
... (Fig. 2) etc.
Switch extraction process and its correction process, etc.
Switch cycle T 0~ TFiveEtc. are extracted in real time. this
The MCP101 is based on the obtained pitch period
Generated pitch information, and the musical tone generation circuit 104 generates the pitch
Produce a musical sound. Thus, in the present embodiment, as shown in FIG.
Pitch extraction analog section 102 and pitch extraction digital section
The hardware part of 103 and the software by MCP101
Accurate operation is possible because the
It enables pitch extraction. {Other examples} In the embodiment described above, the threshold signal of FIG.
No. r is the maximum peak value (a0Etc.)
And minimum peak value (b0, Etc.)
The decay rate is the same. On the other hand, for example,
The digital signal D1 differs on the positive amplitude side and the negative amplitude side.
Characteristics (eg different duty ratio or maximum peak
The absolute value of the amplitude of the minimum peak value adjacent to the peak value is different)
If it is, for example, decay from the maximum peak value
The attenuation rate is different between the case
As shown in FIG. 7, the time constant conversion control circuit 704 and the like peak.
The detection circuit 701 may be controlled. like this
If set to, the probability of falsely detecting a pseudo peak
Can be made smaller and more accurate pitch extraction is possible.
Becomes

【0135】[0135]

【発明の効果】本発明によれば、ピッチ情報を抽出する
ための最大ピーク値又は最小ピーク値のタイミングを、
過去のピーク値から徐々に減少する閾値信号に基づいて
検出する場合、1つの入力波形信号に対応して1種類の
閾値信号のみが生成・使用されため、複数の入力波形信
号に対して時分割処理をする場合には、それと同数の閾
値信号を用意すればよく、それらの閾値信号を用いた時
分割処理もそれと同数の時分割タイミングの処理でよ
い。そして、これらの閾値信号を記憶するのに、同数の
記憶制御手段を用意すればよい。従って、従来例に比較
して、時分割処理の速度及びシフトレジスタやRAM等
のハードウエアの規模を共に1/2にすることが可能と
なる。
According to the present invention, the timing of the maximum peak value or the minimum peak value for extracting pitch information is
When detection is performed based on a threshold signal that gradually decreases from the past peak value, only one type of threshold signal is generated and used corresponding to one input waveform signal, so time division is performed for multiple input waveform signals. In the case of processing, it is sufficient to prepare the same number of threshold signals, and the time division processing using those threshold signals may be the processing of the same number of time division timings. Then, in order to store these threshold signals, the same number of storage control means may be prepared. Therefore, it is possible to reduce the speed of the time-division processing and the scale of hardware such as the shift register and the RAM to 1/2 as compared with the conventional example.

【図面の簡単な説明】[Brief description of drawings]

【図1】本発明の実施例の全体ブロック図である。FIG. 1 is an overall block diagram of an embodiment of the present invention.

【図2】本実施例の概略動作説明図である。FIG. 2 is a schematic operation explanatory diagram of the present embodiment.

【図3】ピッチ抽出アナログ部の構成図である。FIG. 3 is a configuration diagram of a pitch extraction analog unit.

【図4】ピッチ抽出アナログ部の動作タイミングチャー
トである。
FIG. 4 is an operation timing chart of a pitch extraction analog unit.

【図5】Φ1、W1、VIN、VOUT 及びZCRの関係図
である。
FIG. 5 is a relationship diagram of Φ1, W1, V IN , V OUT and ZCR.

【図6】(a) 、(b) は、弦のエンベロープとノートオン
時間の関係図である。
6 (a) and 6 (b) are relationship diagrams between the envelope of a string and the note-on time.

【図7】ピッチ抽出デジタル部の全体ブロック図であ
る。
FIG. 7 is an overall block diagram of a pitch extraction digital unit.

【図8】ピーク検出回路の具体構成図である。FIG. 8 is a specific configuration diagram of a peak detection circuit.

【図9】ピーク検出回路の具体的動作タイミングチャー
トである。
FIG. 9 is a specific operation timing chart of the peak detection circuit.

【図10】ピーク検出回路の具体的動作説明図である。FIG. 10 is a specific operation explanatory diagram of the peak detection circuit.

【図11】ピーク検出回路の各弦毎の減算動作タイミン
グチャートである。
FIG. 11 is a subtraction operation timing chart for each string of the peak detection circuit.

【図12】従来例の説明図である。FIG. 12 is an explanatory diagram of a conventional example.

【符号の説明】[Explanation of symbols]

103 ピッチ抽出デジタル部 701 ピーク検出回路 801 シフトレジスタ 802 減算器 804 比較器 805 データ切替スイッチ D1 デジタル波形信号 r 閾値信号 103 Pitch Extraction Digital Section 701 Peak Detection Circuit 801 Shift Register 802 Subtractor 804 Comparator 805 Data Changeover Switch D1 Digital Waveform Signal r Threshold Signal

─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───

【手続補正書】[Procedure amendment]

【提出日】平成5年6月30日[Submission date] June 30, 1993

【手続補正2】[Procedure Amendment 2]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】特許請求の範囲[Name of item to be amended] Claims

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【特許請求の範囲】[Claims]

【手続補正3】[Procedure 3]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0001[Correction target item name] 0001

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0001】[0001]

【産業上の利用分野】本発明は、演奏操作に応じて発生
する入力波形信号をデジタル化して得たデジタル波形信
号から楽音の発音制御に用いるピッチ情報抽出のための
最大ピーク点、最小ピーク点の各タイミングを抽出する
入力波形制御装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a maximum peak point and a minimum peak point for extracting pitch information used for tone control of a musical tone from a digital waveform signal obtained by digitizing an input waveform signal generated according to a performance operation. Extract each timing of
The present invention relates to an input waveform control device .

【手続補正4】[Procedure amendment 4]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0012[Correction target item name] 0012

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0012】[0012]

【課題を解決するための手段】本発明は、入力波形信号
の極性を検出する極性検出手段を有する。
SUMMARY OF THE INVENTION The present invention is an input waveform signal.
It has a polarity detecting means for detecting the polarity of.

【手続補正5】[Procedure Amendment 5]

【補正対象書類名】明細書[Document name to be amended] Statement

【補正対象項目名】0013[Correction target item name] 0013

【補正方法】変更[Correction method] Change

【補正内容】[Correction content]

【0013】同手段は、例えば入力波形信号の電圧値を
接地電位と比較し、接地電位よりも大きければハイレベ
ル信号を出力し、小さければローレベル信号を出力する
コンパレータである。
The same means calculates the voltage value of the input waveform signal, for example.
Compared with ground potential, if higher than ground potential, high level
Outputs a low level signal, and outputs a low level signal if it is small
It is a comparator.

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】 入力波形信号から、楽音の発音制御に用
いるピッチ情報を抽出するための最大ピーク値及び最小
ピーク値の各入力タイミングを検出する電子楽器の入力
制御装置において、 前記入力波形信号の極性を検出する極性検出手段と、 該極性検出手段の極性検出結果に基づいて、前記入力波
形信号のうち極性が負の部分を正極性に反転して、前記
入力波形信号が正極性の信号成分のみを含むように変換
する極性変換手段と、 該極性変換手段からの正極性波形信号に対し、該信号の
過去のピーク値を減少させながら記憶する記憶制御手段
と、 前記正極性波形信号の前回のピーク値検出後、前記記憶
制御手段の出力信号を閾値信号として、前記正極性波形
信号が次に前記閾値信号を越える時点を検出し、該検出
時点において前記極性検出手段が前記入力波形信号から
正極性を検出していれば前記検出時点直後に最大ピーク
値検出信号を出力し、負極性を検出していれば前記検出
時点直後に最小ピーク値検出信号を出力するピーク検出
手段と、 を有することを特徴とする電子楽器の入力制御装置。
1. An input control device for an electronic musical instrument, which detects each input timing of a maximum peak value and a minimum peak value for extracting pitch information used for tone generation control of a musical tone from an input waveform signal, Polarity detection means for detecting the polarity, and based on the polarity detection result of the polarity detection means, a negative polarity part of the input waveform signal is inverted to a positive polarity, and the input waveform signal has a positive polarity signal component. Polarity conversion means for converting so as to include only the positive polarity waveform signal from the polarity conversion means, storage control means for storing the signal while reducing the past peak value of the signal, and the previous time of the positive polarity waveform signal. After the peak value is detected, the output signal of the storage control means is used as a threshold signal to detect the time when the positive polarity waveform signal exceeds the threshold signal next time, and the polarity is detected at the detection time If the stage detects the positive polarity from the input waveform signal, it outputs the maximum peak value detection signal immediately after the detection time point, and if it detects the negative polarity, it outputs the minimum peak value detection signal immediately after the detection time point. An input control device for an electronic musical instrument, comprising: a peak detecting unit.
【請求項2】 前記電子楽器の入力制御装置は、複数の
前記入力波形信号の各々から、該各入力波形信号に対応
する複数の楽音の発音制御に用いる複数のピッチ情報を
抽出するために、前記複数の入力波形信号をデジタル多
重化し、該デジタル多重化された入力波形信号の各々か
ら、時分割処理により前記各入力波形信号に対応する最
大ピーク値及び最小ピーク値の各入力タイミングを検出
することを特徴とする請求項1記載の電子楽器の入力制
御装置。
2. The input control device of the electronic musical instrument, in order to extract a plurality of pitch information used for controlling the pronunciation of a plurality of musical tones corresponding to the respective input waveform signals from each of the plurality of the input waveform signals, The plurality of input waveform signals are digitally multiplexed, and the input timing of the maximum peak value and the minimum peak value corresponding to each of the input waveform signals is detected from each of the digitally multiplexed input waveform signals by time division processing. The input control device for an electronic musical instrument according to claim 1, wherein:
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