JPH0621387A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH0621387A JPH0621387A JP5114091A JP11409193A JPH0621387A JP H0621387 A JPH0621387 A JP H0621387A JP 5114091 A JP5114091 A JP 5114091A JP 11409193 A JP11409193 A JP 11409193A JP H0621387 A JPH0621387 A JP H0621387A
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Landscapes
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 トレンチを利用したＤＲＡＭのメモリセルに
おいて、キャパシタ誘電体膜の膜質が良く、電荷蓄積特
性即ちデータ保持特性が優れた構造及びその製造方法を
提供する。 【構成】 トレンチ２１内に形成した多結晶Ｓｉ膜２４
をキャパシタ２７の電荷蓄積ノードである下部電極と
し、この多結晶Ｓｉ膜２４の上にキャパシタ誘電体膜で
あるＯＮＯ膜２５を形成している。従って、トレンチ２
１をエッチングで形成した場合でも、ＯＮＯ膜２５は、
そのダメージの影響を受けず、膜質の良いキャパシタ誘
電体膜を得ることができる。また、トレンチ２１の内面
部分に形成したＰ+ 拡散層２３により、隣接するトレン
チ間のリーク電流が抑制されるので、トレンチを近接し
て形成することが可能となり、素子の高集積化を図るこ
とができる。
おいて、キャパシタ誘電体膜の膜質が良く、電荷蓄積特
性即ちデータ保持特性が優れた構造及びその製造方法を
提供する。 【構成】 トレンチ２１内に形成した多結晶Ｓｉ膜２４
をキャパシタ２７の電荷蓄積ノードである下部電極と
し、この多結晶Ｓｉ膜２４の上にキャパシタ誘電体膜で
あるＯＮＯ膜２５を形成している。従って、トレンチ２
１をエッチングで形成した場合でも、ＯＮＯ膜２５は、
そのダメージの影響を受けず、膜質の良いキャパシタ誘
電体膜を得ることができる。また、トレンチ２１の内面
部分に形成したＰ+ 拡散層２３により、隣接するトレン
チ間のリーク電流が抑制されるので、トレンチを近接し
て形成することが可能となり、素子の高集積化を図るこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は、トレンチキャパシタ構
造を有するＤＲＡＭ（Dynamic Random Access Memory）
等の半導体記憶装置及びその製造方法に関するものであ
る。
造を有するＤＲＡＭ（Dynamic Random Access Memory）
等の半導体記憶装置及びその製造方法に関するものであ
る。
【０００２】
【従来の技術】ＤＲＡＭのメモリセルは、通常、１個の
ＭＯＳ（Metal Oxide Semiconductor）又はＭＩＳ（Met
al Insulator Semiconductor ）トランジスタと１個の
キャパシタとで構成され、そのキャパシタに蓄積される
電荷の量でメモリセル容量を確保している。そこで、Ｄ
ＲＡＭのメモリセル面積を縮小し且つ充分なキャパシタ
面積を確保するために、半導体基板中に掘り込んだトレ
ンチと呼ばれる溝の中にキャパシタを形成したトレンチ
キャパシタ構造が注目されている。
ＭＯＳ（Metal Oxide Semiconductor）又はＭＩＳ（Met
al Insulator Semiconductor ）トランジスタと１個の
キャパシタとで構成され、そのキャパシタに蓄積される
電荷の量でメモリセル容量を確保している。そこで、Ｄ
ＲＡＭのメモリセル面積を縮小し且つ充分なキャパシタ
面積を確保するために、半導体基板中に掘り込んだトレ
ンチと呼ばれる溝の中にキャパシタを形成したトレンチ
キャパシタ構造が注目されている。
【０００３】このトレンチキャパシタ構造は、トレンチ
の内面の半導体基板の部分を電荷蓄積ノードとし、誘電
体膜を介してトレンチ内に埋設された例えばポリシリコ
ンを対向電極としたものである。
の内面の半導体基板の部分を電荷蓄積ノードとし、誘電
体膜を介してトレンチ内に埋設された例えばポリシリコ
ンを対向電極としたものである。
【０００４】
【発明が解決しようとする課題】上述したトレンチは、
通常、半導体基板をエッチングすることにより形成され
るが、エッチングにより形成されたトレンチの内面部分
はエッチングのダメージを受けている。このため、この
ダメージを受けた内面を酸化して形成するキャパシタ誘
電体膜の膜質が悪くなり、この結果、従来のトレンチキ
ャパシタ構造のメモリセルでは、キャパシタの電荷蓄積
特性即ちデータ保持特性が良くなかった。
通常、半導体基板をエッチングすることにより形成され
るが、エッチングにより形成されたトレンチの内面部分
はエッチングのダメージを受けている。このため、この
ダメージを受けた内面を酸化して形成するキャパシタ誘
電体膜の膜質が悪くなり、この結果、従来のトレンチキ
ャパシタ構造のメモリセルでは、キャパシタの電荷蓄積
特性即ちデータ保持特性が良くなかった。
【０００５】また、このトレンチキャパシタ構造では、
隣接するトレンチ間でリーク電流が流れる虞があり、こ
のため、トレンチを近接して形成することができないと
いう問題もあった。
隣接するトレンチ間でリーク電流が流れる虞があり、こ
のため、トレンチを近接して形成することができないと
いう問題もあった。
【０００６】一方、特開昭６３−１０２３５１号公報に
は、エピタキシャル成長時にトレンチの内面にホウ素を
導入することにより電荷蓄積ノードを形成し、エッチン
グによるダメージを防止する方法が開示されている。し
かしながら、この方法は、エピタキシャル成長時の高温
熱処理のためにホウ素が広範囲に拡散するので、キャパ
シタの容量を大きくすることが困難であるという欠点を
有している。
は、エピタキシャル成長時にトレンチの内面にホウ素を
導入することにより電荷蓄積ノードを形成し、エッチン
グによるダメージを防止する方法が開示されている。し
かしながら、この方法は、エピタキシャル成長時の高温
熱処理のためにホウ素が広範囲に拡散するので、キャパ
シタの容量を大きくすることが困難であるという欠点を
有している。
【０００７】そこで、本発明の目的は、キャパシタ誘電
体膜の膜質が良好で電荷蓄積特性に優れた改良されたト
レンチキャパシタ構造のメモリセルを有する半導体記憶
装置及びその製造方法を提供することである。
体膜の膜質が良好で電荷蓄積特性に優れた改良されたト
レンチキャパシタ構造のメモリセルを有する半導体記憶
装置及びその製造方法を提供することである。
【０００８】また、本発明の別の目的は、隣接するトレ
ンチ間でリーク電流が流れ難く、従って、トレンチを近
接して形成することができて、素子の高集積化を図るこ
とができる半導体記憶装置及びその製造方法を提供する
ことである。
ンチ間でリーク電流が流れ難く、従って、トレンチを近
接して形成することができて、素子の高集積化を図るこ
とができる半導体記憶装置及びその製造方法を提供する
ことである。
【０００９】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体記憶装置は、第１導電型を有す
る半導体基板に形成された１個のトランジスタと、上記
半導体基板に形成されたトレンチの内部に形成された１
個のキャパシタとからなるメモリセルを備えた半導体記
憶装置において、上記キャパシタは、上記トレンチの内
面に形成されかつ第２導電型の不純物を含む多結晶シリ
コン膜からなる下部電極と、上記下部電極の上に形成さ
れた誘電体膜と、上記誘電体膜の上に形成された上部電
極とを有しており、上記トレンチの内面の表面部分に、
第１導電型の不純物が上記半導体基板よりも高濃度に導
入されている半導体記憶装置である。
ために、本発明の半導体記憶装置は、第１導電型を有す
る半導体基板に形成された１個のトランジスタと、上記
半導体基板に形成されたトレンチの内部に形成された１
個のキャパシタとからなるメモリセルを備えた半導体記
憶装置において、上記キャパシタは、上記トレンチの内
面に形成されかつ第２導電型の不純物を含む多結晶シリ
コン膜からなる下部電極と、上記下部電極の上に形成さ
れた誘電体膜と、上記誘電体膜の上に形成された上部電
極とを有しており、上記トレンチの内面の表面部分に、
第１導電型の不純物が上記半導体基板よりも高濃度に導
入されている半導体記憶装置である。
【００１０】この場合、上記下部電極と上記トランジス
タのソース又はドレインとの間に、これらの間を電気的
に接続するための第２導電型の不純物を注入した拡散層
を更に備えていてもよい。
タのソース又はドレインとの間に、これらの間を電気的
に接続するための第２導電型の不純物を注入した拡散層
を更に備えていてもよい。
【００１１】また、この時、上記キャパシタが上記上部
電極を覆う絶縁層を有し、上記拡散層が上記絶縁層より
も上記トランジスタのソース又はドレイン方向に突出し
て形成されていてもよい。
電極を覆う絶縁層を有し、上記拡散層が上記絶縁層より
も上記トランジスタのソース又はドレイン方向に突出し
て形成されていてもよい。
【００１２】更に、本発明の半導体記憶装置の製造方法
では、第１導電型の半導体基板に第２導電型の不純物領
域を形成する工程と、この不純物領域が形成された上記
半導体基板の部分にトレンチを形成する工程と、このト
レンチの内面に、上記不純物領域と接触した第１の導電
体膜を形成する工程と、この第１の導電体膜の上にキャ
パシタ誘電体膜を形成する工程と、このキャパシタ誘電
体膜の上にキャパシタの上部電極を形成する工程と、上
記不純物領域にソースが接続したトランジスタを上記半
導体基板に形成する工程とを設けている。
では、第１導電型の半導体基板に第２導電型の不純物領
域を形成する工程と、この不純物領域が形成された上記
半導体基板の部分にトレンチを形成する工程と、このト
レンチの内面に、上記不純物領域と接触した第１の導電
体膜を形成する工程と、この第１の導電体膜の上にキャ
パシタ誘電体膜を形成する工程と、このキャパシタ誘電
体膜の上にキャパシタの上部電極を形成する工程と、上
記不純物領域にソースが接続したトランジスタを上記半
導体基板に形成する工程とを設けている。
【００１３】この場合、上記トレンチを形成した後、上
記第１の導電体膜を形成する前に、上記トレンチの内面
の表面部分に第１導電型の不純物を上記半導体基板より
も高濃度に導入する工程を更に設けるのが好ましい。
記第１の導電体膜を形成する前に、上記トレンチの内面
の表面部分に第１導電型の不純物を上記半導体基板より
も高濃度に導入する工程を更に設けるのが好ましい。
【００１４】
【作用】本発明の半導体記憶装置では、トレンチの内面
の表面部分をキャパシタの電荷蓄積ノードとするのでは
なく、そのトレンチの内面に形成した別の導電体膜を電
荷蓄積ノードとしている。従って、トレンチをエッチン
グで形成した場合でも、その内面に形成される導電体膜
が一種の緩衝作用を果たし、その導電体膜表面の酸化に
よって形成されるキャパシタ誘電体膜の膜質が従来より
も良くなる。このため、従来よりも電荷蓄積特性に優れ
たキャパシタを得ることができる。
の表面部分をキャパシタの電荷蓄積ノードとするのでは
なく、そのトレンチの内面に形成した別の導電体膜を電
荷蓄積ノードとしている。従って、トレンチをエッチン
グで形成した場合でも、その内面に形成される導電体膜
が一種の緩衝作用を果たし、その導電体膜表面の酸化に
よって形成されるキャパシタ誘電体膜の膜質が従来より
も良くなる。このため、従来よりも電荷蓄積特性に優れ
たキャパシタを得ることができる。
【００１５】また、トレンチの内面の表面部分に半導体
基板と同一導電型の不純物を半導体基板よりも高濃度に
導入し、且つ、トレンチの内面に半導体基板とは反対導
電型の不純物を含む多結晶シリコン膜からなる下部電極
を形成するので、トレンチの表面部分と下部電極との間
に生じるいわゆるＨｉ−Ｃ構造（high capacitance str
ucture）の効果のために、隣接するトレンチ間のリーク
電流を著しく少なくすることができる。
基板と同一導電型の不純物を半導体基板よりも高濃度に
導入し、且つ、トレンチの内面に半導体基板とは反対導
電型の不純物を含む多結晶シリコン膜からなる下部電極
を形成するので、トレンチの表面部分と下部電極との間
に生じるいわゆるＨｉ−Ｃ構造（high capacitance str
ucture）の効果のために、隣接するトレンチ間のリーク
電流を著しく少なくすることができる。
【００１６】また、本発明の半導体記憶装置の製造方法
では、上述した構造のキャパシタとメモリセルを構成す
るトランジスタのソース又はドレイン領域とをオフセッ
トなしに電気的に接続することができる。
では、上述した構造のキャパシタとメモリセルを構成す
るトランジスタのソース又はドレイン領域とをオフセッ
トなしに電気的に接続することができる。
【００１７】
【実施例】以下、ＤＲＡＭのメモリセルに本発明を適用
した実施例を図１及び図２を参照して説明する。
した実施例を図１及び図２を参照して説明する。
【００１８】本実施例の製造方法を説明すると、まず、
図２（ａ）に示すように、Ｐ型のＳｉ基板１１の素子分
離領域１２にチャネルストッパーとしてのＰ型拡散層１
３を形成し、更に、この素子分離領域１２の表面にＬＯ
ＣＯＳ法でフィールド酸化膜としてのＳｉＯ2 膜１４を
形成する。
図２（ａ）に示すように、Ｐ型のＳｉ基板１１の素子分
離領域１２にチャネルストッパーとしてのＰ型拡散層１
３を形成し、更に、この素子分離領域１２の表面にＬＯ
ＣＯＳ法でフィールド酸化膜としてのＳｉＯ2 膜１４を
形成する。
【００１９】この後、素子活性領域１５の表面に、ゲー
ト酸化膜としてのＳｉＯ2 膜１６を形成する。そして、
この素子活性領域１５のうちで後にトレンチを形成すべ
き領域及びその近傍にＮ型の不純物をイオン注入してＮ
+ 拡散層１７を形成する。このＮ+ 拡散層１７は、後に
トレンチ内に形成するキャパシタの下部電極がＭＯＳト
ランジスタのソース（またはドレイン）から離間するの
を防止するためのものである。
ト酸化膜としてのＳｉＯ2 膜１６を形成する。そして、
この素子活性領域１５のうちで後にトレンチを形成すべ
き領域及びその近傍にＮ型の不純物をイオン注入してＮ
+ 拡散層１７を形成する。このＮ+ 拡散層１７は、後に
トレンチ内に形成するキャパシタの下部電極がＭＯＳト
ランジスタのソース（またはドレイン）から離間するの
を防止するためのものである。
【００２０】次に、図２（ｂ）に示すように、素子活性
領域１５の部分のＳｉ基板１１を選択的にエッチングし
て、トレンチ２１を形成する。この時、トレンチ２１
は、Ｎ+ 拡散層１７の領域に包含され且つＮ+ 拡散層１
７の領域が残るように形成される。
領域１５の部分のＳｉ基板１１を選択的にエッチングし
て、トレンチ２１を形成する。この時、トレンチ２１
は、Ｎ+ 拡散層１７の領域に包含され且つＮ+ 拡散層１
７の領域が残るように形成される。
【００２１】そして、このトレンチ２１以外の領域をレ
ジスト（図示せず）で覆った状態で、ホウ素２２を斜め
方向からイオン注入し、トレンチ２１の側部及び底部に
Ｐ+拡散層２３を形成する。
ジスト（図示せず）で覆った状態で、ホウ素２２を斜め
方向からイオン注入し、トレンチ２１の側部及び底部に
Ｐ+拡散層２３を形成する。
【００２２】次に、図２（ｃ）に示すように、トレンチ
２１の内面を含む全面に１００〜２００ｎｍ程度の膜厚
の多結晶Ｓｉ膜２４をＣＶＤ法で堆積させ、Ｎ型の不純
物をイオン注入してこの多結晶Ｓｉ膜２４をＮ+ 型にす
る。
２１の内面を含む全面に１００〜２００ｎｍ程度の膜厚
の多結晶Ｓｉ膜２４をＣＶＤ法で堆積させ、Ｎ型の不純
物をイオン注入してこの多結晶Ｓｉ膜２４をＮ+ 型にす
る。
【００２３】そして、トレンチ２１の内面から開口部の
周囲にまで広がり、このトレンチ２１の内面でＮ+ 拡散
層１７とコンタクトするパターンに多結晶Ｓｉ膜２４を
加工して、キャパシタの下部電極を形成する。この後、
ＳｉＯ2 膜に換算して５〜１０ｎｍ程度の膜厚のＯＮＯ
膜２５を多結晶Ｓｉ膜２４の表面に形成し、このＯＮＯ
膜２５をキャパシタ誘電体膜とする。
周囲にまで広がり、このトレンチ２１の内面でＮ+ 拡散
層１７とコンタクトするパターンに多結晶Ｓｉ膜２４を
加工して、キャパシタの下部電極を形成する。この後、
ＳｉＯ2 膜に換算して５〜１０ｎｍ程度の膜厚のＯＮＯ
膜２５を多結晶Ｓｉ膜２４の表面に形成し、このＯＮＯ
膜２５をキャパシタ誘電体膜とする。
【００２４】この後、トレンチ２１内を含む全面に１０
０〜２００ｎｍ程度の膜厚の多結晶Ｓｉ膜２６をＣＶＤ
法で堆積させ、Ｎ型の不純物をイオン注入してこの多結
晶Ｓｉ膜２６をＮ+ 型にする。そして更に、ＭＯＳトラ
ンジスタの形成領域に開口を有するパターンにこの多結
晶Ｓｉ膜２６を加工して、キャパシタの上部電極を形成
する。以上の工程により、キャパシタ２７が完成する。
０〜２００ｎｍ程度の膜厚の多結晶Ｓｉ膜２６をＣＶＤ
法で堆積させ、Ｎ型の不純物をイオン注入してこの多結
晶Ｓｉ膜２６をＮ+ 型にする。そして更に、ＭＯＳトラ
ンジスタの形成領域に開口を有するパターンにこの多結
晶Ｓｉ膜２６を加工して、キャパシタの上部電極を形成
する。以上の工程により、キャパシタ２７が完成する。
【００２５】次に、図１に示すように、トレンチ２１内
を含む全面にＳｉＯ2 膜３１等の絶縁膜を形成し、多結
晶Ｓｉ膜２６を覆うパターンにこのＳｉＯ2 膜３１を加
工する。このとき、ＳｉＯ2 膜３１がＮ+ 拡散層１７よ
りもＭＯＳトランジスタ３６のソース３５方向に突出す
るようにＳｉＯ2 膜３１を加工する。そして、多結晶Ｓ
ｉ膜３２の堆積及びエッチング等でトレンチ２１の残り
の凹部を埋め、更にＳｉＯ2 膜３３の堆積及びエッチン
グ等で多結晶Ｓｉ膜３２をＳｉＯ2 膜３３で覆う。
を含む全面にＳｉＯ2 膜３１等の絶縁膜を形成し、多結
晶Ｓｉ膜２６を覆うパターンにこのＳｉＯ2 膜３１を加
工する。このとき、ＳｉＯ2 膜３１がＮ+ 拡散層１７よ
りもＭＯＳトランジスタ３６のソース３５方向に突出す
るようにＳｉＯ2 膜３１を加工する。そして、多結晶Ｓ
ｉ膜３２の堆積及びエッチング等でトレンチ２１の残り
の凹部を埋め、更にＳｉＯ2 膜３３の堆積及びエッチン
グ等で多結晶Ｓｉ膜３２をＳｉＯ2 膜３３で覆う。
【００２６】なお、トレンチ２１の凹部は、キャパシタ
の上部電極である多結晶Ｓｉ膜２６で埋められても良
い。
の上部電極である多結晶Ｓｉ膜２６で埋められても良
い。
【００２７】この後、多結晶Ｓｉ膜３４を全面に形成
し、ＭＯＳトランジスタのゲート電極即ちワード線のパ
ターンにこの多結晶Ｓｉ膜３４を加工する。そして、こ
の多結晶Ｓｉ膜３４及びＳｉＯ2 膜３１をマスクとして
素子活性領域１５にＮ型の不純物をイオン注入し、ＭＯ
Ｓトランジスタのソース／ドレインとなるＮ+ 拡散層３
５を形成する。この時、Ｎ+ 拡散層３５の一方（ソー
ス）とＮ+ 拡散層１７とが互いに連続、即ち電気的に接
続されるようにする。以上の工程によってＭＯＳトラン
ジスタ３６が完成し、このＭＯＳトランジスタ３６とキ
ャパシタ２７とで図１に表されているようなＤＲＡＭの
メモリセルが構成される。
し、ＭＯＳトランジスタのゲート電極即ちワード線のパ
ターンにこの多結晶Ｓｉ膜３４を加工する。そして、こ
の多結晶Ｓｉ膜３４及びＳｉＯ2 膜３１をマスクとして
素子活性領域１５にＮ型の不純物をイオン注入し、ＭＯ
Ｓトランジスタのソース／ドレインとなるＮ+ 拡散層３
５を形成する。この時、Ｎ+ 拡散層３５の一方（ソー
ス）とＮ+ 拡散層１７とが互いに連続、即ち電気的に接
続されるようにする。以上の工程によってＭＯＳトラン
ジスタ３６が完成し、このＭＯＳトランジスタ３６とキ
ャパシタ２７とで図１に表されているようなＤＲＡＭの
メモリセルが構成される。
【００２８】
【発明の効果】本発明の半導体記憶装置によれば、キャ
パシタ誘電体膜の膜質が従来のトレンチキャパシタ構造
の場合よりも良くなり、この結果、キャパシタの電荷蓄
積特性が良くなるので、データ保持特性が向上する。
パシタ誘電体膜の膜質が従来のトレンチキャパシタ構造
の場合よりも良くなり、この結果、キャパシタの電荷蓄
積特性が良くなるので、データ保持特性が向上する。
【００２９】また、本発明の半導体記憶装置によれば、
トレンチの内面の表面部分を電荷蓄積ノードとはせず、
このトレンチ内面に形成した別の導電体膜を電荷蓄積ノ
ードとしているので、トレンチの内面の表面部分に基板
と同一導電型の高濃度不純物領域を形成することがで
き、この高濃度不純物領域によって、隣接するトレンチ
間のリーク電流を抑制することができる。従って、トレ
ンチを近接して形成することが可能となり、素子の高集
積化を図ることができる。
トレンチの内面の表面部分を電荷蓄積ノードとはせず、
このトレンチ内面に形成した別の導電体膜を電荷蓄積ノ
ードとしているので、トレンチの内面の表面部分に基板
と同一導電型の高濃度不純物領域を形成することがで
き、この高濃度不純物領域によって、隣接するトレンチ
間のリーク電流を抑制することができる。従って、トレ
ンチを近接して形成することが可能となり、素子の高集
積化を図ることができる。
【００３０】更に、本発明の半導体記憶装置の製造方法
によれば、メモリセルを構成するトランジスタとキャパ
シタとの確実な電気的接続が保証される。
によれば、メモリセルを構成するトランジスタとキャパ
シタとの確実な電気的接続が保証される。
【図１】本発明の一実施例によるＤＲＡＭのメモリセル
の構成を示す断面図である。
の構成を示す断面図である。
【図２】図１のメモリセルの製造方法を示す断面図であ
る。
る。
１１ Ｓｉ基板 １７ Ｎ+ 拡散層 ２１ トレンチ ２４ 多結晶Ｓｉ膜 ２５ ＯＮＯ膜 ２６ 多結晶Ｓｉ膜 ２７ キャパシタ ３４ ワード線 ３５ Ｎ+ 拡散層 ３６ ＭＯＳトランジスタ
Claims (5)
- 【請求項１】 第１導電型を有する半導体基板に形成さ
れた１個のトランジスタと、上記半導体基板に形成され
たトレンチの内部に形成された１個のキャパシタとから
なるメモリセルを備えた半導体記憶装置において、 上記キャパシタは、上記トレンチの内面に形成されかつ
第２導電型の不純物を含む多結晶シリコン膜からなる下
部電極と、上記下部電極の上に形成された誘電体膜と、
上記誘電体膜の上に形成された上部電極とを有してお
り、 上記トレンチの内面の表面部分に、第１導電型の不純物
が上記半導体基板よりも高濃度に導入されていることを
特徴とする半導体記憶装置。 - 【請求項２】 上記下部電極と上記トランジスタのソー
ス又はドレインとの間に、これらの間を電気的に接続す
るための第２導電型の不純物を注入した拡散層を更に備
えていることを特徴とする請求項１に記載の半導体記憶
装置。 - 【請求項３】 上記キャパシタが上記上部電極を覆う絶
縁層を有し、上記拡散層が上記絶縁層よりも上記トラン
ジスタのソース又はドレイン方向に突出して形成されて
いることを特徴とする請求項２に記載の半導体記憶装
置。 - 【請求項４】 第１導電型の半導体基板に第２導電型の
不純物領域を形成する工程と、 この不純物領域が形成された上記半導体基板の部分にト
レンチを形成する工程と、 このトレンチの内面に、上記不純物領域と接触した第１
の導電体膜を形成する工程と、 この第１の導電体膜の上にキャパシタ誘電体膜を形成す
る工程と、 このキャパシタ誘電体膜の上にキャパシタの上部電極を
形成する工程と、 上記不純物領域にソースが接続したトランジスタを上記
半導体基板に形成する工程とを有することを特徴とする
半導体記憶装置の製造方法。 - 【請求項５】 上記トレンチを形成した後、上記第１の
導電体膜を形成する前に、上記トレンチの内面の表面部
分に第１導電型の不純物を上記半導体基板よりも高濃度
に導入する工程を更に有することを特徴とする請求項４
に記載の半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5114091A JPH0621387A (ja) | 1992-04-23 | 1993-04-16 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-130004 | 1992-04-23 | ||
| JP13000492 | 1992-04-23 | ||
| JP5114091A JPH0621387A (ja) | 1992-04-23 | 1993-04-16 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0621387A true JPH0621387A (ja) | 1994-01-28 |
Family
ID=26452935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5114091A Pending JPH0621387A (ja) | 1992-04-23 | 1993-04-16 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0621387A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5905279A (en) * | 1996-04-09 | 1999-05-18 | Kabushiki Kaisha Toshiba | Low resistant trench fill for a semiconductor device |
| KR100292279B1 (ko) * | 1997-07-22 | 2001-09-17 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체장치및그제조방법 |
| JP2008166476A (ja) * | 2006-12-28 | 2008-07-17 | Fuji Electric Device Technology Co Ltd | 薄膜トランスおよびその製造方法 |
| JP2021158256A (ja) * | 2020-03-27 | 2021-10-07 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
-
1993
- 1993-04-16 JP JP5114091A patent/JPH0621387A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5905279A (en) * | 1996-04-09 | 1999-05-18 | Kabushiki Kaisha Toshiba | Low resistant trench fill for a semiconductor device |
| KR100292279B1 (ko) * | 1997-07-22 | 2001-09-17 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체장치및그제조방법 |
| JP2008166476A (ja) * | 2006-12-28 | 2008-07-17 | Fuji Electric Device Technology Co Ltd | 薄膜トランスおよびその製造方法 |
| JP2021158256A (ja) * | 2020-03-27 | 2021-10-07 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010925 |