JPH0616549B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は、半導体集積回路装置に関し、特にダイナミ
ックランダムアクセスメモリ（以下、ダイナミックＲＡ
Ｍと称す）のような半導体集積回路装置のキャパシタ容
量を増加し得る構造に関するものである。

［従来技術］ 近来、半導体集積回路装置、特に１トランジスタ１キャ
パシタ型ダイナミックＲＡＭにおいて、パターンの微細
化に伴なって、キャパシタ面積が減少し、電荷蓄積容量
の低下によるソフトエラーや回路マージンの不良という
問題が顕在化してきた。これらの問題に対し、種々の対
策が従来よりなされてきている。

第１図は、従来のこの種のダイナミックＲＡＭメモリキ
ャパシタ部の断面図である。第１図において、ｐ型シリ
コン半導体基板１は、厚い酸化膜２で電気的に分離さ
れ、電荷蓄積はキャパシタ電極５とｐ型シリコン半導体
基板１との間の薄い酸化膜２で行なわれている。蓄積電
荷の読み出しおよび書き込みは、ゲート電極４の開閉に
よって行ない、ソースおよびドレインＮ^＋拡散層が信号
の通路となる。この構造において、パターンを微細化す
ると、シャパシタ面積が減少し、その結果、電荷蓄積容
量が低下する。これを防ぐため、薄い酸化膜３の膜厚を
薄くすることによる蓄積容量の増加を図っても、ゲート
酸化膜の絶縁耐圧等の制限から、薄い酸化膜３の薄膜化
にも限界がある。そこで、容量増加の方法の１つとし
て、キャパシタ電極５の下のシリコン半導体基板１中
に、高不純物濃度Ｐ^＋層７を形成し、薄い酸化膜３と前
記Ｐ^＋層７との間に形成されるＰ−Ｎ接合による電荷蓄
積容量の増加を試みている。しかし、この構造において
も、キャパシタ面積が減少すれば、Ｐ−Ｎ接合面積も減
少するので、電荷蓄積容量の増加は多くは期待できな
い。

第２図は、第１図の構造の欠点を解消する目的で提案さ
れた、ダイナミックＲＡＭのキャパシタ部の断面図であ
る。第２図において、キャパシタ電極５下部のＰ型シリ
コン基板１中に深い溝を形成し、その後、基板１および
この溝の表面を薄い酸化膜３で被覆する。この溝は、多
結晶シリコン膜等８で埋められ、キャパシタ電極として
機能する。この構造において、溝の表面積を大きくした
ことにより、キャパシタ面積が増加する。しかし、溝表
面に形成される薄い酸化膜３の絶縁耐圧が同題となり、
通常形成できる膜厚よりも厚くする必要があり、かなり
深い溝を形成して、表面積を増加させても、電荷蓄積容
量としては、十分増加させることは困難である。以上説
明したように、従来の構造だけでは、今後の更なるパタ
ーンの微細化によるキャパシタ面積の減少に伴なう電荷
蓄積容量の減少を補うことは困難であった。

［発明の概要］ それゆえに、この発明の目的は、上述の欠点を除去し、
回路マージン不良やソフトエラー不良に生じない、安定
な半導体集積回路装置を提供することである。

この発明は、要約すれば、高不純物濃度半導体基板上に
形成された、基板と同一の導電性の低不純物濃度半導体
層を有する半導体基板中のキャパシタ電極部相当部に、
前記高不純物濃度半導体基板と前記低不純物濃度半導体
層の界面よりも深い溝を形成し、前記溝の周囲に形成さ
れるＰ−Ｎ接合部の接合容量により、電荷蓄積容量の増
大を可能とする構造をもった半導体集積回路装置であ
る。

この発明の上述の目的およびその他の目的と特徴は、以
下に参照して行なう詳細な説明から明らかとなろう。

［発明の実施例］ 第３Ａ図，第３Ｂ図，および第３Ｃ図はこの発明の一実
施例であるダイナミックＲＡＭの断面図を製造工程順に
示したものである。第３Ａ図において、シリコン半導体
基板は、不純物濃度１×１０^１６〜１×１０^２１／cm³
の高不純物濃度中のＰ^＋＋基板９と、その上に厚さ２〜
３μに形成された不純物濃度１×１０^１４〜１×１０
^１６／cm³の低不純物Ｐ型半導体層と、公知の方法で形
成されたＳｉＯ_２の厚い分離酸化膜２とから構成されて
いる。次に、第３Ｂ図において、キャパシタ電極相当部
の前記シリコン基板中に、深さ４〜５μ程度の溝が、プ
ラズマエッチング等の公知の方法で形成され、薄い酸化
膜３がこの溝部および前記シリコン半導体基板の表面部
全面に形成され、次いで、公知の方法でこの溝部が多結
晶シリコン膜等で埋められ、表面が平坦なトレンチ領域
８が形成される。さらに、第３Ｃ図において、ソース・
ドレインＮ^＋拡散領域６とゲート電極４とキャパシタ電
極５が形成され、１トランジスタ１キャパシタのメモリ
セルが形成される。このとき、溝部に充填される多結晶
シリコン膜等は、キャパシタ電極５と同一の機能をす
る。

第４図において、上記の構造を持つメモリセルに電荷を
蓄える場合、キャパシタ部について考える。このとき、
半導体基板中には、うすい酸化膜３に沿ってＮ層１２と
空乏層１１が形成される。すると、キャパシタ電極５お
よび電極相当部とＮ層１２の間の薄い酸化膜３によると
容量と、Ｎ層１２とＰ層１０およびＰ^＋＋型基板９との
間の空乏層１１が形成する空乏層容量との両方の寄与に
より、このキャパシタ部における電荷蓄積容量は従来の
装置よりも大きくなる。この結果、パターンが微細化し
ても、トレンチ部８は影響されず、電荷蓄積容量は減少
しない。したがってパターンがさらに微細化されても、
安定に動作するダイナミックＲＡＭが得られる。

なお上記実施例においては、Ｐ型半導体基板について述
べたが、Ｎ型半導体基板においても、またＣ−ＭＯＳ構
造等におけるウエル構造においても、同じ原理で接合容
量を増やすことが可能であり、同様の効果が期待でき
る。

［発明の効果］ 以上のように、この発明によれば、キャパシタ部におけ
る電荷蓄積容量を大きくすることができ、回路マージン
の良い、ソフトエラーの生じない安定な半導体集積回路
装置が得られる。

【図面の簡単な説明】

第１図は、従来のダイナミックＲＡＭのメモリキャパシ
タ部の断面図である。 第２図は、従来のトレンチ領域をもつダイナミックＲＡ
Ｍのメモリキャパシタ部の断面図である。 第３Ａ図，第３Ｂ図および第３Ｃ図は本発明の一実施例
であり、ダイナミックＲＡＭのメモリキャパシタ部にお
ける断面図を工程順に示したものである。 第４図は、第３Ｃ図における、キャパシタ動作中のキャ
パシタ電極の周囲にできるＮ層と空乏層を示したもので
ある。 図において、１はＰ型シリコン半導体基盤、２はＳｉＯ
_２分離酸化膜、３は薄い酸化膜、４はゲート電極、５は
キャパシタ電極、６はソース・ドレインＮ^＋拡散層、７
は高不純物濃度Ｐ^＋半導体層、８はトレンチ領域、９は
高不純物濃度Ｐ^＋＋シリコン半導体基板、１０は低不純
物濃度Ｐ型シリコン半導体層、１１は空乏層、１２はＮ
層である。 なお、図中、同一番号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】比較的高い不純物濃度の半導体基板と、こ
   の半導体基板上に形成され同一導電型の比較的低い不純
   物濃度の半導体層と、上記半導体基板主表面上に形成さ
   れた分離領域およびゲート電極と、このゲート電極下方
   に形成されたソース・ドレン領域と、このソース・ドレ
   ン領域の一方の領域に設けられ、上記比較的低い不純物
   濃度領域と上記比較的高い不純物濃度領域の界面よりも
   深い部分に到るまで延びる溝を含み形成され、キャパシ
   タ電極には、上記溝の周囲の比較的高い不純物濃度領域
   にも反転層を形成する程度の電圧が印加されるようにし
   たキャパシタ用電荷蓄積層を備えていることを特徴とす
   る半導体集積回路装置。