JPH0590602A - 半導体記憶素子およびその製法 - Google Patents
半導体記憶素子およびその製法Info
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- JPH0590602A JPH0590602A JP25191591A JP25191591A JPH0590602A JP H0590602 A JPH0590602 A JP H0590602A JP 25191591 A JP25191591 A JP 25191591A JP 25191591 A JP25191591 A JP 25191591A JP H0590602 A JPH0590602 A JP H0590602A
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- oxide film
- silicon oxide
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Abstract
(57)【要約】
【目的】 極薄膜酸化ケイ素膜を含むMNOS構造の半導体
記憶素子における当該酸化ケイ素膜を容易にしかも均一
に形成することができる半導体記憶素子およびその製法
を提供する。 【構成】 MNOS型半導体記憶素子の酸化膜に面する半導
体結晶層の表面に炭化ケイ素層を形成して、該炭化ケイ
素層を酸化させ酸化膜を形成することにより、炭化ケイ
素の酸化レートの遅さにより、極薄の充分精度よく制御
された酸化膜が形成された半導体記憶素子。
記憶素子における当該酸化ケイ素膜を容易にしかも均一
に形成することができる半導体記憶素子およびその製法
を提供する。 【構成】 MNOS型半導体記憶素子の酸化膜に面する半導
体結晶層の表面に炭化ケイ素層を形成して、該炭化ケイ
素層を酸化させ酸化膜を形成することにより、炭化ケイ
素の酸化レートの遅さにより、極薄の充分精度よく制御
された酸化膜が形成された半導体記憶素子。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶素子およびそ
の製法に関する。さらに詳しくは、極薄酸化ケイ素膜を
容易にしかも均一に形成することができ、生産性が高
く、低電圧で動作する半導体記憶素子およびその製法に
関する。
の製法に関する。さらに詳しくは、極薄酸化ケイ素膜を
容易にしかも均一に形成することができ、生産性が高
く、低電圧で動作する半導体記憶素子およびその製法に
関する。
【０００２】
【従来の技術】従来より、不揮発性記憶素子の代表的な
ものとしてMNOS（金属膜−チッ化ケイ素膜−酸化ケイ素
膜−半導体）構造の半導体記憶素子がよく知られてい
る。このMNOS型半導体記憶素子は、金属ゲート電極−半
導体基板間に比較的高い電圧（12〜15Ｖ）を印加し、極
薄の酸化ケイ素膜とチッ化ケイ素膜の界面付近、または
その近傍のチッ化ケイ素膜中に存在するトラップに半導
体側から電荷のトンネリング注入、蓄積を行い、トラン
ジスタの閾値を変化させて情報を記憶させることを原理
としている。
ものとしてMNOS（金属膜−チッ化ケイ素膜−酸化ケイ素
膜−半導体）構造の半導体記憶素子がよく知られてい
る。このMNOS型半導体記憶素子は、金属ゲート電極−半
導体基板間に比較的高い電圧（12〜15Ｖ）を印加し、極
薄の酸化ケイ素膜とチッ化ケイ素膜の界面付近、または
その近傍のチッ化ケイ素膜中に存在するトラップに半導
体側から電荷のトンネリング注入、蓄積を行い、トラン
ジスタの閾値を変化させて情報を記憶させることを原理
としている。
【０００３】図８はかかる従来のｎチャネルMNOS型半導
体記憶素子の一例の断面構造をあらわしている。図８に
おいて、１はｐ型ケイ素基板、２は薄い酸化ケイ素膜、
３はチッ化ケイ素膜、４、５はｎ型の拡散領域であり、
ソース、ドレイン領域を形成している。また６はｎ型の
多結晶ケイ素膜からなるゲート電極である。
体記憶素子の一例の断面構造をあらわしている。図８に
おいて、１はｐ型ケイ素基板、２は薄い酸化ケイ素膜、
３はチッ化ケイ素膜、４、５はｎ型の拡散領域であり、
ソース、ドレイン領域を形成している。また６はｎ型の
多結晶ケイ素膜からなるゲート電極である。
【０００４】
【発明が解決しようとする課題】ところで、前記従来の
MNOS構造の半導体記憶素子において、酸化ケイ素膜の膜
厚が厚すぎると、書き込み時の半導体基板からチッ化ケ
イ素膜の界面への電子注入を行うのに高電圧を要し、充
分な電子注入が行われず、また薄すぎると、注入した電
子がすぐに半導体基板側へ逃げて電子を保持できないと
いう不都合が生じる。ところが、前記極薄酸化ケイ素膜
の膜厚の制御は難しく、酸化プロセスの諸条件（温度、
ガス流量など）を厳しく管理する必要があり、生産性が
低いという問題がある。
MNOS構造の半導体記憶素子において、酸化ケイ素膜の膜
厚が厚すぎると、書き込み時の半導体基板からチッ化ケ
イ素膜の界面への電子注入を行うのに高電圧を要し、充
分な電子注入が行われず、また薄すぎると、注入した電
子がすぐに半導体基板側へ逃げて電子を保持できないと
いう不都合が生じる。ところが、前記極薄酸化ケイ素膜
の膜厚の制御は難しく、酸化プロセスの諸条件（温度、
ガス流量など）を厳しく管理する必要があり、生産性が
低いという問題がある。
【０００５】本発明は、叙上の事情に鑑み、極薄酸化ケ
イ素膜を容易にしかも均一に形成することができる半導
体記憶素子およびその製法を提供することを目的とす
る。
イ素膜を容易にしかも均一に形成することができる半導
体記憶素子およびその製法を提供することを目的とす
る。
【０００６】
【課題を解決するための手段】本発明の半導体記憶素子
は金属膜、チッ化ケイ素膜、酸化ケイ素膜および半導体
層からなるMNOS型半導体記憶素子であって、前記半導体
層の少なくとも前記酸化ケイ素膜側に炭化ケイ素層が形
成されてなることを特徴としている。
は金属膜、チッ化ケイ素膜、酸化ケイ素膜および半導体
層からなるMNOS型半導体記憶素子であって、前記半導体
層の少なくとも前記酸化ケイ素膜側に炭化ケイ素層が形
成されてなることを特徴としている。
【０００７】また、本発明の半導体記憶素子の製法は、
一導電型半導体基板面に炭化ケイ素膜を選択的に形成す
る工程と、前記炭化ケイ素膜上に極薄の酸化ケイ素膜を
形成する工程と、前記酸化ケイ素膜上にチッ化ケイ素膜
を形成する工程と、前記チッ化ケイ素膜上に多結晶ケイ
素膜を形成する工程を含むことを特徴としている。
一導電型半導体基板面に炭化ケイ素膜を選択的に形成す
る工程と、前記炭化ケイ素膜上に極薄の酸化ケイ素膜を
形成する工程と、前記酸化ケイ素膜上にチッ化ケイ素膜
を形成する工程と、前記チッ化ケイ素膜上に多結晶ケイ
素膜を形成する工程を含むことを特徴としている。
【０００８】
【作用】本発明においては、MNOS構造の半導体記憶素子
で、少なくとも酸化ケイ素膜の接する半導体層部分に炭
化ケイ素層が形成されているため、その炭化ケイ素層を
酸化して極薄酸化ケイ素膜を形成することにより、酸化
ケイ素膜の膜厚を充分精度よく制御できる。すなわち、
炭化ケイ素はケイ素に比べて酸化レートが非常に遅い
（約10分の１）ので、極薄酸化ケイ素膜を容易に形成す
ることができ、また従来よりも薄い酸化ケイ素膜を従来
技術に比べて容易に形成することができる。すなわち本
発明の製法によれば約50オングストローム程度の膜厚の
酸化ケイ素膜も容易に形成することができる。
で、少なくとも酸化ケイ素膜の接する半導体層部分に炭
化ケイ素層が形成されているため、その炭化ケイ素層を
酸化して極薄酸化ケイ素膜を形成することにより、酸化
ケイ素膜の膜厚を充分精度よく制御できる。すなわち、
炭化ケイ素はケイ素に比べて酸化レートが非常に遅い
（約10分の１）ので、極薄酸化ケイ素膜を容易に形成す
ることができ、また従来よりも薄い酸化ケイ素膜を従来
技術に比べて容易に形成することができる。すなわち本
発明の製法によれば約50オングストローム程度の膜厚の
酸化ケイ素膜も容易に形成することができる。
【０００９】このように薄膜化が容易になるのは、炭化
ケイ素は原子間結合が強く、また拡散係数も小さいので
ケイ素に比べて酸化レートが極めて遅いからであり、ケ
イ素では酸素希釈や細かい時間調節を行う必要がある
が、炭化ケイ素のばあい通常の熱酸化によって極薄の厚
さの充分制御された酸化膜をうることができる。
ケイ素は原子間結合が強く、また拡散係数も小さいので
ケイ素に比べて酸化レートが極めて遅いからであり、ケ
イ素では酸素希釈や細かい時間調節を行う必要がある
が、炭化ケイ素のばあい通常の熱酸化によって極薄の厚
さの充分制御された酸化膜をうることができる。
【００１０】
【実施例】つぎに本発明の一実施例である半導体記憶素
子およびその製法を図１〜７の工程断面図を用いて説明
する。
子およびその製法を図１〜７の工程断面図を用いて説明
する。
【００１１】まず、図１に示すようにｐ型ケイ素基板１
全面に気相成長法により炭化ケイ素膜７を2000オングス
トローム成長させる。成膜条件は、基板温度1300℃、形
成時間10分、使用ガスＳｉＨ4 ＋Ｃ2 Ｈ6 （流量比：
１：１）である。このときＢ2 Ｈ6 、ＴＭＡ（トリメチ
ルアルミニウム）などを添加し、ｐ型の炭化ケイ素層７
を形成する。
全面に気相成長法により炭化ケイ素膜７を2000オングス
トローム成長させる。成膜条件は、基板温度1300℃、形
成時間10分、使用ガスＳｉＨ4 ＋Ｃ2 Ｈ6 （流量比：
１：１）である。このときＢ2 Ｈ6 、ＴＭＡ（トリメチ
ルアルミニウム）などを添加し、ｐ型の炭化ケイ素層７
を形成する。
【００１２】ついで、図２に示すように、前記炭化ケイ
素層７上に50オングストロームの酸化ケイ素膜２を熱酸
化により形成する。成膜条件は、基板温度900 ℃、形成
時間10分である。
素層７上に50オングストロームの酸化ケイ素膜２を熱酸
化により形成する。成膜条件は、基板温度900 ℃、形成
時間10分である。
【００１３】つぎに気相成長法により500 オングストロ
ームのチッ化ケイ素膜３を形成する。成膜条件は、成長
温度750 ℃、使用ガスＳｉＨ4 ＋ＮＨ3 （流量比１：
１）である（図３参照）。
ームのチッ化ケイ素膜３を形成する。成膜条件は、成長
温度750 ℃、使用ガスＳｉＨ4 ＋ＮＨ3 （流量比１：
１）である（図３参照）。
【００１４】つぎに気相成長法により4000オングストロ
ームの多結晶ケイ素膜６を形成する。このときＰＨ3 を
添加してｎ型の多結晶ケイ素膜６とする。成膜条件は、
成長温度680 ℃、使用ガスＳｉＨ4 ＋ＰＨ3 （ＰＨ3 は
少量）である（図４参照）。
ームの多結晶ケイ素膜６を形成する。このときＰＨ3 を
添加してｎ型の多結晶ケイ素膜６とする。成膜条件は、
成長温度680 ℃、使用ガスＳｉＨ4 ＋ＰＨ3 （ＰＨ3 は
少量）である（図４参照）。
【００１５】ついで図５に示すようにゲート領域形成部
分を残して、前記チッ化ケイ素膜３、酸化ケイ素膜２お
よび多結晶ケイ素膜６をホトレジストを用いた既知のホ
トエッチング技術によりパターニングを行う。
分を残して、前記チッ化ケイ素膜３、酸化ケイ素膜２お
よび多結晶ケイ素膜６をホトレジストを用いた既知のホ
トエッチング技術によりパターニングを行う。
【００１６】つぎに図６に示すように熱酸化により500
オングストロームの酸化ケイ素膜12を成長させる。成膜
条件は、基板温度1000℃、形成時間20分である。つづい
て、レジスト膜10を塗布し、パターニングを行い、ヒ素
イオンをイオンインプランテーション技術によって打ち
込み、ソース領域４およびドレイン領域５を形成する。
条件は、加速エネルギー40keV 、ドーズ量１×1015cm-2
である。
オングストロームの酸化ケイ素膜12を成長させる。成膜
条件は、基板温度1000℃、形成時間20分である。つづい
て、レジスト膜10を塗布し、パターニングを行い、ヒ素
イオンをイオンインプランテーション技術によって打ち
込み、ソース領域４およびドレイン領域５を形成する。
条件は、加速エネルギー40keV 、ドーズ量１×1015cm-2
である。
【００１７】つぎに図７に示すようにレジスト膜10を除
去したのち、既知の気相成長法により酸化ケイ素膜８を
全面に被着し、ついでソース、ドレインの活性化のた
め、および酸化ケイ素膜の緻密化のために1000℃で20分
間Ｎ2 雰囲気中で熱処理（アニーリング）を行う。最後
にソース領域、ドレイン領域に電極を設けるため、まず
酸化ケイ素膜８、12をエッチングしてコンタクト孔を開
孔し、ｎ型多結晶ケイ素膜９を全面に被着し、既知のホ
トエッチングにより開孔部のみにｎ型多結晶ケイ素膜９
を残して電極の一部とする。そして、アルミニウムを全
面に蒸着させ、既知のホトエッチングによりAl電極11を
形成する。こうして、図７に示すMNOS型半導体記憶素子
を作製する。
去したのち、既知の気相成長法により酸化ケイ素膜８を
全面に被着し、ついでソース、ドレインの活性化のた
め、および酸化ケイ素膜の緻密化のために1000℃で20分
間Ｎ2 雰囲気中で熱処理（アニーリング）を行う。最後
にソース領域、ドレイン領域に電極を設けるため、まず
酸化ケイ素膜８、12をエッチングしてコンタクト孔を開
孔し、ｎ型多結晶ケイ素膜９を全面に被着し、既知のホ
トエッチングにより開孔部のみにｎ型多結晶ケイ素膜９
を残して電極の一部とする。そして、アルミニウムを全
面に蒸着させ、既知のホトエッチングによりAl電極11を
形成する。こうして、図７に示すMNOS型半導体記憶素子
を作製する。
【００１８】以上説明した実施例ではケイ素半導体基板
上に炭化ケイ素半導体層を形成する例で説明したが、基
板となる半導体材料はSiに限らず、SiC の結晶基板を使
用することもできる。このばあい、SiC 基板を使用すれ
ば、本実施例のように再度炭化ケイ素(SiC) 層をエピタ
キシャル成長する必要はなく、直接SiC 基板表面を酸化
させることからはじめられる。本発明の要点は半導体基
板表面に酸化レートの遅いSiC 層を形成して、そのSiC
層を酸化することにより充分膜厚を制御できる酸化ケイ
素膜を形成することにある。ただし、前述の実施例のよ
うにSi半導体基板上にSiC 層を形成すれば、薄いSiC 層
でよく、SiC 単結晶基板を形成するより、はるかに容易
に形成することができる。
上に炭化ケイ素半導体層を形成する例で説明したが、基
板となる半導体材料はSiに限らず、SiC の結晶基板を使
用することもできる。このばあい、SiC 基板を使用すれ
ば、本実施例のように再度炭化ケイ素(SiC) 層をエピタ
キシャル成長する必要はなく、直接SiC 基板表面を酸化
させることからはじめられる。本発明の要点は半導体基
板表面に酸化レートの遅いSiC 層を形成して、そのSiC
層を酸化することにより充分膜厚を制御できる酸化ケイ
素膜を形成することにある。ただし、前述の実施例のよ
うにSi半導体基板上にSiC 層を形成すれば、薄いSiC 層
でよく、SiC 単結晶基板を形成するより、はるかに容易
に形成することができる。
【００１９】さらに前述の実施例で述べた成膜条件や不
純物領域形成のための導入ガスなどは、具体的な一例と
してあげたもので、他の条件や導入ガスでも同様に形成
することができる。なお、ｐ型炭化ケイ素層をエピタキ
シャル成長する際の導入ガスは周期律表のIIIb族元素を
使用する。
純物領域形成のための導入ガスなどは、具体的な一例と
してあげたもので、他の条件や導入ガスでも同様に形成
することができる。なお、ｐ型炭化ケイ素層をエピタキ
シャル成長する際の導入ガスは周期律表のIIIb族元素を
使用する。
【００２０】
【発明の効果】以上説明したとおり、本発明においては
酸化ケイ素膜を形成する半導体基板表面に炭化ケイ素層
を形成しており、これにより前記炭化ケイ素層に形成さ
れる極薄酸化膜の膜厚の制御を容易に行うことができ、
生産性が大幅に向上する。また従来に比べてさらに薄い
酸化膜の形成も可能となる。
酸化ケイ素膜を形成する半導体基板表面に炭化ケイ素層
を形成しており、これにより前記炭化ケイ素層に形成さ
れる極薄酸化膜の膜厚の制御を容易に行うことができ、
生産性が大幅に向上する。また従来に比べてさらに薄い
酸化膜の形成も可能となる。
【００２１】その結果、MNOS構造の半導体記憶素子にお
いて、最適な厚さの酸化膜が形成されているため、書き
込み時には半導体側からチッ化膜への電子注入を低電圧
で確実にできるとともに、一旦注入された電子は再び半
導体側に逃げることなく、酸化膜で確実に保持され、品
質一定で性能および信頼性を大幅に向上したEEPROMなど
を安価にうることができる。
いて、最適な厚さの酸化膜が形成されているため、書き
込み時には半導体側からチッ化膜への電子注入を低電圧
で確実にできるとともに、一旦注入された電子は再び半
導体側に逃げることなく、酸化膜で確実に保持され、品
質一定で性能および信頼性を大幅に向上したEEPROMなど
を安価にうることができる。
【図１】本発明の製法の一実施例の工程断面図である。
【図２】本発明の製法の一実施例の工程断面図である。
【図３】本発明の製法の一実施例の工程断面図である。
【図４】本発明の製法の一実施例の工程断面図である。
【図５】本発明の製法の一実施例の工程断面図である。
【図６】本発明の製法の一実施例の工程断面図である。
【図７】本発明の製法の一実施例の最終工程断面図であ
る。
る。
【図８】従来のｎチャネルMNOS型半導体記憶素子の一例
の断面構造をあらわす図である。
の断面構造をあらわす図である。
１ ｐ型ケイ素基板 ２ 酸化ケイ素膜 ３ チッ化ケイ素膜 ６ ｎ型多結晶ケイ素膜 ７ 炭化ケイ素層 11 Al電極
Claims (2)
- 【請求項１】 金属膜、チッ化ケイ素膜、酸化ケイ素膜
および半導体層からなるMNOS型半導体記憶素子であっ
て、前記半導体層の少なくとも前記酸化ケイ素膜側に炭
化ケイ素層が形成されてなることを特徴とする半導体記
憶素子。 - 【請求項２】 一導電型半導体基板表面に炭化ケイ素膜
を選択的に形成する工程と、前記炭化ケイ素膜上に極薄
の酸化ケイ素膜を形成する工程と、前記酸化ケイ素膜上
にチッ化ケイ素膜を形成する工程と、前記チッ化ケイ素
膜上に多結晶ケイ素膜を形成する工程を含むことを特徴
とする半導体記憶素子の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25191591A JPH0590602A (ja) | 1991-09-30 | 1991-09-30 | 半導体記憶素子およびその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25191591A JPH0590602A (ja) | 1991-09-30 | 1991-09-30 | 半導体記憶素子およびその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590602A true JPH0590602A (ja) | 1993-04-09 |
Family
ID=17229858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25191591A Pending JPH0590602A (ja) | 1991-09-30 | 1991-09-30 | 半導体記憶素子およびその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590602A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5561302A (en) * | 1994-09-26 | 1996-10-01 | Motorola, Inc. | Enhanced mobility MOSFET device and method |
| JP2002222950A (ja) * | 2001-01-25 | 2002-08-09 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| JP2009530820A (ja) * | 2006-03-16 | 2009-08-27 | マイクロン テクノロジー， インク． | 炭化ケイ素ベースのアモルファスシリコン薄膜トランジスタを有するスタック不揮発性メモリとその製造方法 |
-
1991
- 1991-09-30 JP JP25191591A patent/JPH0590602A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5561302A (en) * | 1994-09-26 | 1996-10-01 | Motorola, Inc. | Enhanced mobility MOSFET device and method |
| JP2002222950A (ja) * | 2001-01-25 | 2002-08-09 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| JP2009530820A (ja) * | 2006-03-16 | 2009-08-27 | マイクロン テクノロジー， インク． | 炭化ケイ素ベースのアモルファスシリコン薄膜トランジスタを有するスタック不揮発性メモリとその製造方法 |
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