JPH0557767B2 - - Google Patents
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- JPH0557767B2 JPH0557767B2 JP56178680A JP17868081A JPH0557767B2 JP H0557767 B2 JPH0557767 B2 JP H0557767B2 JP 56178680 A JP56178680 A JP 56178680A JP 17868081 A JP17868081 A JP 17868081A JP H0557767 B2 JPH0557767 B2 JP H0557767B2
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- JP
- Japan
- Prior art keywords
- signal
- circuit
- supplied
- frequency component
- delay
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Links
- 230000005236 sound signal Effects 0.000 description 5
- 230000008054 signal transmission Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000010363 phase shift Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G5/00—Tone control or bandwidth control in amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G5/00—Tone control or bandwidth control in amplifiers
- H03G5/005—Tone control or bandwidth control in amplifiers of digital signals
Landscapes
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Description
【発明の詳細な説明】
トーンコントロール回路は一般にコンデンサ及
び抵抗器の組み合わせにより構成されている。従
つて、そのようなトーンコントロール回路に、例
えば第２図Ａに示すように高域成分SHと低域成分
SLとを有するオーデイオ信号が供給されていると
き、例えば低域を増強するようにトーンコントロ
ールを行うと、第２図Ｂに示すように低域成分SL
のレベルが大きくなると同時に、位相のずれτ、
すなわち、位相歪みを生じてしまう。
び抵抗器の組み合わせにより構成されている。従
つて、そのようなトーンコントロール回路に、例
えば第２図Ａに示すように高域成分SHと低域成分
SLとを有するオーデイオ信号が供給されていると
き、例えば低域を増強するようにトーンコントロ
ールを行うと、第２図Ｂに示すように低域成分SL
のレベルが大きくなると同時に、位相のずれτ、
すなわち、位相歪みを生じてしまう。
この発明は、この各信号成分の位相を考慮した
トーンコントロール回路を提供しようとするもの
である。
トーンコントロール回路を提供しようとするもの
である。
以下その一例について説明しよう。なお、以下
の例においては、第３図に示すように、低域は
100Hz以下を±10dBの範囲にわたつて調整でき、
高域は25kHzで±10dBの範囲にわたつて調整でき
るようにした場合である。
の例においては、第３図に示すように、低域は
100Hz以下を±10dBの範囲にわたつて調整でき、
高域は25kHzで±10dBの範囲にわたつて調整でき
るようにした場合である。
第１図において、アナログのオーデイオ信号
が、入力端子１を通じてＡ／Ｄコンバータ２に供
給され、周波数が例えば50kHzでサンプリングさ
れてデジタル信号S2に変換され、この信号S2がロ
ーパスフイルタ１１に供給される。
が、入力端子１を通じてＡ／Ｄコンバータ２に供
給され、周波数が例えば50kHzでサンプリングさ
れてデジタル信号S2に変換され、この信号S2がロ
ーパスフイルタ１１に供給される。
このフイルタ１１は、98個の遅延回路D0〜D97
と、50個の係数回路a0〜a49と、49個の加算回路
A0〜A48とにより係数が対称な98次のFIR形に構
成される。すなわち、遅延回路D0〜D97が縦続接
続され、０番目の遅延回路D0に信号S2が供給さ
れ、ｎ番目（０＜ｎ＜49）及び（98−ｎ）番目の
遅延回路Do，D98-oの出力が（49−ｎ）番目の係
数回路a49-oに供給されると共に、信号S2及び遅
延回路D98の出力が係数回路a49に供給され、48番
目の遅延回路D48の出力が係数回路a0に供給され、
係数回路a0〜a49の出力が加算回路A0〜A48に供
給されて信号S11が取り出される。
と、50個の係数回路a0〜a49と、49個の加算回路
A0〜A48とにより係数が対称な98次のFIR形に構
成される。すなわち、遅延回路D0〜D97が縦続接
続され、０番目の遅延回路D0に信号S2が供給さ
れ、ｎ番目（０＜ｎ＜49）及び（98−ｎ）番目の
遅延回路Do，D98-oの出力が（49−ｎ）番目の係
数回路a49-oに供給されると共に、信号S2及び遅
延回路D98の出力が係数回路a49に供給され、48番
目の遅延回路D48の出力が係数回路a0に供給され、
係数回路a0〜a49の出力が加算回路A0〜A48に供
給されて信号S11が取り出される。
この場合、遅延回路D0〜D97の遅延時間は、
Ａ／Ｄコンバータ２におけるサンプリング周波数
の逆数、すなわち、20μ秒とされる。また、係数
回路a0〜a49の係数は、例えば第８図に示すよう
に選定される。なお、この第８図において、文字
Ｅの次の数字は、１０の乗数を示すもので、例え
ば係数回路a49の係数a49は、 a49＝2.58303E−３＝2.58303×10-3 である。
Ａ／Ｄコンバータ２におけるサンプリング周波数
の逆数、すなわち、20μ秒とされる。また、係数
回路a0〜a49の係数は、例えば第８図に示すよう
に選定される。なお、この第８図において、文字
Ｅの次の数字は、１０の乗数を示すもので、例え
ば係数回路a49の係数a49は、 a49＝2.58303E−３＝2.58303×10-3 である。
従つて、フイルタ１１の周波数特性は第６図に
示すような低域通過特性（阻止帯域の損失は
47dB以上）となり、出力信号S11は端子１の入力
信号の低域成分である。
示すような低域通過特性（阻止帯域の損失は
47dB以上）となり、出力信号S11は端子１の入力
信号の低域成分である。
そして、この低域成分の信号S11が乗算回路１
２に供給されると共に、制御回路１３から制御信
号S13が乗算回路１２に供給され、信号S11は信号
S13により信号S11の示すレベルが第４図に示すよ
うに制御され、その出力信号S12が加算回路３に
供給される。
２に供給されると共に、制御回路１３から制御信
号S13が乗算回路１２に供給され、信号S11は信号
S13により信号S11の示すレベルが第４図に示すよ
うに制御され、その出力信号S12が加算回路３に
供給される。
また、コンバータ２からの信号S2が遅延回路２
１を通じて加算回路３に供給される。この遅延回
路２１は、加算回路３に供給される信号S2と信号
S12との遅延時間の差をなくすためのものであり、
このため、遅延回路２１はフイルタ１１における
遅延回路Doと同様の49個の遅延回路D0〜D48によ
り構成される。
１を通じて加算回路３に供給される。この遅延回
路２１は、加算回路３に供給される信号S2と信号
S12との遅延時間の差をなくすためのものであり、
このため、遅延回路２１はフイルタ１１における
遅延回路Doと同様の49個の遅延回路D0〜D48によ
り構成される。
さらに、フイルタ２１の遅延回路D47から信号
S2が取り出され、この信号S2がハイパスフイルタ
３１に供給される。このフイルタ３１も係数が対
称な２次のFIR形に構成されているもので、遅延
回路D0，D1と、係数回路b0，b1と、加算回路B0
とを有する。なお、係数回路b0，b1の係数は例え
ば第９図に示すように選定される。
S2が取り出され、この信号S2がハイパスフイルタ
３１に供給される。このフイルタ３１も係数が対
称な２次のFIR形に構成されているもので、遅延
回路D0，D1と、係数回路b0，b1と、加算回路B0
とを有する。なお、係数回路b0，b1の係数は例え
ば第９図に示すように選定される。
従つて、フイルタ３１の周波数特性は第７図に
示すような高域通過特性（阻止帯域の損失は
54dB以上）となり、その出力信号S31は端子１の
入力信号の高域成分である。また、この信号S31
と、加算回路３に供給されている信号S12，S2と
の間に遅延時間の差を生じることがない。
示すような高域通過特性（阻止帯域の損失は
54dB以上）となり、その出力信号S31は端子１の
入力信号の高域成分である。また、この信号S31
と、加算回路３に供給されている信号S12，S2と
の間に遅延時間の差を生じることがない。
そして、この高域成分の信号S31が乗算回路３
２に供給されると共に、制御回路３３から制御信
号S33が乗算回路３２に供給され、信号S31は信号
S33により信号S31の示すレベルが第５図に示すよ
うに制御され、その出力信号S32が加算回路３に
供給される。
２に供給されると共に、制御回路３３から制御信
号S33が乗算回路３２に供給され、信号S31は信号
S33により信号S31の示すレベルが第５図に示すよ
うに制御され、その出力信号S32が加算回路３に
供給される。
従つて、加算回路３からは、信号S12，S2，S32
の加算信号S3が取り出されると共に、この信号S3
は、第３図に示すような周波数特性になる。すな
わち、制御信号S13により低域成分S12のレベル
は、第４図に示すように変化し、この低域成分
S12が平坦な特性の信号S2に加算されるので、加
算信号S3に含まれる低域成分S12は第３図に示す
ように変化する。また、制御信号S33により高域
成分S32のレベルは、第５図に示すように変化し、
この高域成分S32が平坦な特性の信号S2に加算さ
れるので、加算信号S3に含まれる高域成分S32は
第３図に示すように変化する。従つて、信号S3
は、制御信号S13，S33により第３図に示すように
変化する周波数特性になる。
の加算信号S3が取り出されると共に、この信号S3
は、第３図に示すような周波数特性になる。すな
わち、制御信号S13により低域成分S12のレベル
は、第４図に示すように変化し、この低域成分
S12が平坦な特性の信号S2に加算されるので、加
算信号S3に含まれる低域成分S12は第３図に示す
ように変化する。また、制御信号S33により高域
成分S32のレベルは、第５図に示すように変化し、
この高域成分S32が平坦な特性の信号S2に加算さ
れるので、加算信号S3に含まれる高域成分S32は
第３図に示すように変化する。従つて、信号S3
は、制御信号S13，S33により第３図に示すように
変化する周波数特性になる。
そして、この信号S3がＤ／Ａコンバータ４に供
給されてアナログのオーデイオ信号とされ、これ
が出力端子５に取り出される。
給されてアナログのオーデイオ信号とされ、これ
が出力端子５に取り出される。
こうして、この発明によれば、オーデイオ信号
のトーンコントロールができるが、この場合、特
にこの発明によれば、平坦な特性の信号S2に低域
成分S12及び高域成分S32を加算して所望の周波数
特性を得ると共に、このとき両成分S12，S32を形
成するフイルタ１１，３１を係数が対象なFIR形
フイルタにより構成しているので、フイルタ１
１，３１の位相特性は平坦となり、信号S12，S32
に位相のずれを生じることがなく、従つて、端子
５の出力信号に含まれる低域成分S12と中域成分
と高域成分S32との間にも位相のずれ、すなわち、
位相歪みを生じることがない。
のトーンコントロールができるが、この場合、特
にこの発明によれば、平坦な特性の信号S2に低域
成分S12及び高域成分S32を加算して所望の周波数
特性を得ると共に、このとき両成分S12，S32を形
成するフイルタ１１，３１を係数が対象なFIR形
フイルタにより構成しているので、フイルタ１
１，３１の位相特性は平坦となり、信号S12，S32
に位相のずれを生じることがなく、従つて、端子
５の出力信号に含まれる低域成分S12と中域成分
と高域成分S32との間にも位相のずれ、すなわち、
位相歪みを生じることがない。
第１０図に示す例においては、低域、中域、高
域の位相（遅延）をも調整できるようにした場合
である。
域の位相（遅延）をも調整できるようにした場合
である。
すなわち、フイルタ１１からの低域成分S11と、
遅延回路２１からの平坦な特性の信号S2と、フイ
ルタ３１からの高域成分S31とが減算回路６に供
給され、信号S2から両成分S11，S31が減算されて
中域成分S6が取り出される。そして、これら各成
分S11，S6，S31が可変遅延回路１４，２４，３４
に供給されると共に、制御回路１５，２５，３５
からの制御信号により遅延回路１４〜３４の遅延
時間がそれぞれ制御される。
遅延回路２１からの平坦な特性の信号S2と、フイ
ルタ３１からの高域成分S31とが減算回路６に供
給され、信号S2から両成分S11，S31が減算されて
中域成分S6が取り出される。そして、これら各成
分S11，S6，S31が可変遅延回路１４，２４，３４
に供給されると共に、制御回路１５，２５，３５
からの制御信号により遅延回路１４〜３４の遅延
時間がそれぞれ制御される。
そして、遅延回路１４からの低域成分S11が乗
算回路１２に供給され、遅延回路２４からの中域
成分S6が加算回路３に供給されると共に、遅延回
路３４からの高域成分S31が乗算回路３２に供給
される。
算回路１２に供給され、遅延回路２４からの中域
成分S6が加算回路３に供給されると共に、遅延回
路３４からの高域成分S31が乗算回路３２に供給
される。
従つて、端子５にはトーンコントロールされた
オーデイオ信号が取り出されると共に、その各帯
域成分の遅延は所望の大きさに調整されたものと
なる。
オーデイオ信号が取り出されると共に、その各帯
域成分の遅延は所望の大きさに調整されたものと
なる。
第１図、第１０図はこの発明の一例の系統図、
第２図〜第９図はその説明のための図である。 １１はローパスフイルタ、３１はハイパスフイ
ルタである。
第２図〜第９図はその説明のための図である。 １１はローパスフイルタ、３１はハイパスフイ
ルタである。
１ 並列接続され一端側共通接続点が第１の電源
に接続される複数の充電トランジスタと、 これら充電トランジスタの他端側共通接続点と
第２の電源との間に並列接続される複数の放電ト
ランジスタと、 内部回路からの信号を前記複数の充電トランジ
スタのゲートに供給し、これら充電トランジスタ
をほぼ同時に導通させ、所定の時間間隔で順次非
導通状態に設定する第１の信号伝達手段と、 前記内部回路からの信号を前記複数の放電トラ
ンジスタのゲートに供給し、これら放電トランジ
スタをほぼ同時に導通させ、所定の時間間隔で順
次非導通状態に設定する第２の信号伝達手段と を具備することを特徴とする出力バツフア回路。 ２ 前記第１の信号伝達手段は、前記内部回路か
らの信号が前記充電トランジスタを導通状態に設
定する場合、前記内部回路からの信号を前記複数
の充電トランジスタのゲートにほぼ同時に供給す
に接続される複数の充電トランジスタと、 これら充電トランジスタの他端側共通接続点と
第２の電源との間に並列接続される複数の放電ト
ランジスタと、 内部回路からの信号を前記複数の充電トランジ
スタのゲートに供給し、これら充電トランジスタ
をほぼ同時に導通させ、所定の時間間隔で順次非
導通状態に設定する第１の信号伝達手段と、 前記内部回路からの信号を前記複数の放電トラ
ンジスタのゲートに供給し、これら放電トランジ
スタをほぼ同時に導通させ、所定の時間間隔で順
次非導通状態に設定する第２の信号伝達手段と を具備することを特徴とする出力バツフア回路。 ２ 前記第１の信号伝達手段は、前記内部回路か
らの信号が前記充電トランジスタを導通状態に設
定する場合、前記内部回路からの信号を前記複数
の充電トランジスタのゲートにほぼ同時に供給す
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56178680A JPS5880910A (ja) | 1981-11-06 | 1981-11-06 | ト−ンコントロ−ル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56178680A JPS5880910A (ja) | 1981-11-06 | 1981-11-06 | ト−ンコントロ−ル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5880910A JPS5880910A (ja) | 1983-05-16 |
| JPH0557767B2 true JPH0557767B2 (ja) | 1993-08-24 |
Family
ID=16052670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56178680A Granted JPS5880910A (ja) | 1981-11-06 | 1981-11-06 | ト−ンコントロ−ル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5880910A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6276315A (ja) * | 1985-09-27 | 1987-04-08 | Victor Co Of Japan Ltd | デジタル・フイルタ |
| JPS6276316A (ja) * | 1985-09-27 | 1987-04-08 | Victor Co Of Japan Ltd | デジタル・フイルタ |
| JPH06101658B2 (ja) * | 1986-06-10 | 1994-12-12 | 富士通テン株式会社 | 音質制御装置 |
| JP2527465Y2 (ja) * | 1987-05-25 | 1997-02-26 | 日本ビクター株式会社 | デジタル・オ−ディオ・ト−ン・コントロ−ル装置 |
| JP2566418B2 (ja) * | 1987-08-07 | 1996-12-25 | 日本ビクター株式会社 | デジタル・オ−ディオ・ト−ン・コントロ−ル装置 |
| CN102656626B (zh) | 2009-12-16 | 2014-06-18 | 罗伯特·博世有限公司 | 用于产生音频信号的音频系统、方法，计算机系统以及音频信号 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS512368A (en) * | 1974-03-14 | 1976-01-09 | Victor Company Of Japan | Fm shingodensoyotaiikirohaki |
| JPS5397355A (en) * | 1977-02-04 | 1978-08-25 | Sharp Corp | Phase adjusting device |
| JPS53138212A (en) * | 1977-05-10 | 1978-12-02 | Nippon Hoso Kyokai <Nhk> | Emphasis system |
| JPS55163908A (en) * | 1979-06-08 | 1980-12-20 | Takayoshi Hirata | Digital tone control circuit |
| JPS5620320A (en) * | 1979-07-28 | 1981-02-25 | Takayoshi Hirata | Digital frequency control circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6145635Y2 (ja) * | 1979-05-09 | 1986-12-22 |
-
1981
- 1981-11-06 JP JP56178680A patent/JPS5880910A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS512368A (en) * | 1974-03-14 | 1976-01-09 | Victor Company Of Japan | Fm shingodensoyotaiikirohaki |
| JPS5397355A (en) * | 1977-02-04 | 1978-08-25 | Sharp Corp | Phase adjusting device |
| JPS53138212A (en) * | 1977-05-10 | 1978-12-02 | Nippon Hoso Kyokai <Nhk> | Emphasis system |
| JPS55163908A (en) * | 1979-06-08 | 1980-12-20 | Takayoshi Hirata | Digital tone control circuit |
| JPS5620320A (en) * | 1979-07-28 | 1981-02-25 | Takayoshi Hirata | Digital frequency control circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5880910A (ja) | 1983-05-16 |
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