JPH05282866A - Bit-line control circuit - Google Patents
Bit-line control circuitInfo
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- JPH05282866A JPH05282866A JP4346563A JP34656392A JPH05282866A JP H05282866 A JPH05282866 A JP H05282866A JP 4346563 A JP4346563 A JP 4346563A JP 34656392 A JP34656392 A JP 34656392A JP H05282866 A JPH05282866 A JP H05282866A
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特にメモリセルデータのセンシング動作を実行する
ビットライン制御回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly to a bit line control circuit for performing a memory cell data sensing operation.
【０００２】[0002]
【従来の技術】半導体メモリ装置の高集積化に伴って集
積回路の高速動作化が必要とされてくることはよく知ら
れている。集積回路での高速動作は、メモリセルデータ
のアドレス指定とその出力を可能にするワードライン
（ＷＬ）における遅延、及びセルデータを読出すための
ビットライン（ＢＬ）における遅延によって影響を受け
る。メモリセルデータの読出し動作におけるビットライ
ンの高速化を図るためには、ビットラインの電圧レベル
を所定の電圧レベルにプリチャージするためのビットラ
インプリチャージ回路、及びプリチャージ時にビットラ
イン対を相互に等電位化するための等化回路のような所
定の制御回路が必要である。このようなビットライン制
御回路を利用することによって所定のメモリセルデータ
の高速な読出し動作及び書込み動作を行ない、高集積半
導体メモリ素子に要求される高速動作を実現してる。2. Description of the Related Art It is well known that a high speed operation of an integrated circuit is required with the high integration of a semiconductor memory device. High speed operation in integrated circuits is affected by the delay in word lines (WL) that enables addressing and output of memory cell data, and the delay in bit lines (BL) for reading cell data. In order to speed up the bit line in the memory cell data read operation, a bit line precharge circuit for precharging the voltage level of the bit line to a predetermined voltage level, and a bit line pair are mutually connected at the time of precharging. A predetermined control circuit such as an equalization circuit for equalizing the potential is required. By using such a bit line control circuit, high-speed read and write operations of predetermined memory cell data are performed, and high-speed operation required for a highly integrated semiconductor memory device is realized.
【０００３】図３は従来のビットライン制御回路であ
る。そして、図３の回路の読出し時の動作タイミング図
を図４に示した。図３の回路はこの分野でよく知られて
いる構成であって、プリチャージトランジスタＰ１、Ｐ
２は、そのチャンネルの両端が電源電圧Ｖｃｃとビット
ラインＢＬ、バーＢＬに各々接続され、各々の制御端子
は電源電圧Ｖｃｃに接続されると共に等化信号バーφＥ
Ｑ２の制御を受ける。また、等化トランジスタＰ５は等
化信号バーφＥＱ２の制御を受けてビットラインＢＬ、
バーＢＬの電圧レベルを相互に等電位化する。FIG. 3 shows a conventional bit line control circuit. FIG. 4 shows an operation timing chart at the time of reading the circuit of FIG. The circuit of FIG. 3 has a configuration well known in this field, and includes precharge transistors P1 and P1.
2, both ends of the channel are connected to the power supply voltage Vcc and the bit lines BL and BL, respectively, and the respective control terminals are connected to the power supply voltage Vcc and the equalization signal bar φE.
Under the control of Q2. Further, the equalization transistor P5 is controlled by the equalization signal bar φEQ2, and the bit line BL,
The voltage levels of the bar BL are made equal to each other.
【０００４】そして、所定の等化信号バーφＥＱ１の制
御を受けるトランジスタＰ３、Ｐ４と電源電圧ＶＣＣに
制御端子が接続されているトランジスタＮ１、Ｎ２は、
メモリセル１のデータ読出し動作時に、ビットラインの
論理“ロウ”を制御してビットラインのセンンシング動
作を加速する。The transistors P3 and P4 which are controlled by a predetermined equalization signal bar φEQ1 and the transistors N1 and N2 whose control terminals are connected to the power supply voltage VCC are
During the data read operation of the memory cell 1, the bit line logic "low" is controlled to accelerate the bit line sensing operation.
【０００５】図３の構成はＳＲＡＭのメモリアレイ内の
任意の一つのカラムを図示したものであって、図示され
ていないが、メモリセルは図３のカラム方向（ビットラ
イン配線方向）に複数個が存在し、また図３のロー方向
（ワードライン方向）にも複数個が存在する。図３の回
路の構成による動作特性を、読出し時の動作タイミング
図である図４を参照として説明する。The configuration of FIG. 3 illustrates an arbitrary column in the SRAM memory array. Although not shown, a plurality of memory cells are arranged in the column direction (bit line wiring direction) of FIG. , And there are a plurality in the row direction (word line direction) of FIG. The operation characteristics of the circuit configuration of FIG. 3 will be described with reference to FIG. 4, which is an operation timing chart at the time of reading.
【０００６】図４に示すように図３に示した回路は読出
し動作時、等化信号バーφＥＱ１が接地電圧Ｖｓｓレベ
ルである論理“ロウ”となる。また、等化信号バーφＥ
Ｑ２を受けてトランジスタＰ１、Ｐ２、及びＰ５が動作
することによってビットラインＢＬ、バーＢＬのプリチ
ャージと等化がなされる。さらに、トランジスタＰ３、
Ｐ４及びＮ１、Ｎ２によってビットラインＢＬ、バーＢ
Ｌの電圧レベルが特定レベル以下に降下するのが防止さ
れる。トランジスタＰ３、Ｐ４は読出し時のビットライ
ンＢＬ、バーＢＬの電圧変化を迅速にするために小さい
サイズで構成される。また、ワードラインＷＬが読出し
動作時に活性化されビットラインＢＬ、バーＢＬの電位
が電源電圧レベルＶｃｃからＶｃｃ−Ｖｔｈ（Ｖｔｈは
しきい値電圧）より低い電位に降下するまでの間は、ト
ランジスタＮ１、Ｎ２は非導通状態であり、このためビ
ットラインＢＬ、バーＢＬの電圧変化は迅速となる。そ
して、Ｖｃｃ−Ｖｔｈ−α（αは正の値）の電圧レベル
でトランジスタＮ１、Ｎ２が導通すると、それ以上のビ
ットラインの電圧降下は発生せず、次の読出し動作のた
めの等化時間を少なくすることができる。As shown in FIG. 4, in the circuit shown in FIG. 3, the equalization signal bar φEQ1 becomes a logic "low" level which is the ground voltage Vss level during the read operation. Also, the equalization signal bar φE
When the transistors P1, P2, and P5 operate in response to Q2, the bit lines BL and bar BL are precharged and equalized. Furthermore, the transistor P3,
Bit line BL, bar B by P4 and N1, N2
The voltage level of L is prevented from dropping below a certain level. The transistors P3 and P4 are formed to have a small size in order to speed up the voltage change of the bit lines BL and BL at the time of reading. The transistor N1 is activated until the word line WL is activated during the read operation and the potentials of the bit lines BL and BL fall from the power supply voltage level Vcc to a potential lower than Vcc-Vth (Vth is a threshold voltage). , N2 are in a non-conducting state, so that the voltage of the bit lines BL and BL changes rapidly. When the transistors N1 and N2 are turned on at a voltage level of Vcc-Vth-α (α is a positive value), no further voltage drop on the bit line occurs and the equalization time for the next read operation is increased. Can be reduced.
【０００７】しかし、このような方法であると、読出し
動作が終了して書込み動作が開始される際に、書み込ま
れるデータのレベルが論理“ハイ”である場合にはビッ
トラインＢＬ、バーＢＬにおける論理“ロウ”に起因し
て、ＮＭＯＳトランジスタ及びビットラインＢＬ（或い
はバーＢＬ）をへて書込みドライバ（図示せず）に至る
直流経路が形成される。また、図３の回路に図示のよう
にビットラインＢＬ、バーＢＬにＮＭＯＳトランジスタ
とＰＭＯＳトランジスタを使用するとＣＭＯＳ製造工程
上チップ面積が多くなり、半導体メモリ素子の高集積化
において不利となることは容易に理解できる。However, according to this method, when the level of the data to be written is a logic "high" when the read operation is ended and the write operation is started, the bit line BL, the bar Due to the logic "low" on BL, a direct current path is formed through the NMOS transistor and bit line BL (or bar BL) to the write driver (not shown). In addition, as shown in the circuit of FIG. 3, if NMOS transistors and PMOS transistors are used for the bit lines BL and BL, the chip area is increased in the CMOS manufacturing process, which is easily disadvantageous in high integration of semiconductor memory devices. Can understand.
【０００８】[0008]
【発明が理解しようとする課題】したがって、本発明の
目的は、読出し動作時のビットラインの電圧変化を迅速
にすることによって高速動作が可能であるビットライン
制御回路を提供することにある。また、本発明の他の目
的は、書込み動作時に直流電流の発生を抑制できるビッ
トライン制御回路を提供することにある。さらに、本発
明のまた他の目的は、所要面積を小さくすることによっ
て高集積化に有利なビットライン制御回路を提供するこ
とにある。SUMMARY OF THE INVENTION Therefore, it is an object of the present invention to provide a bit line control circuit capable of high speed operation by speeding up the voltage change of the bit line during a read operation. Another object of the present invention is to provide a bit line control circuit capable of suppressing the generation of direct current during a write operation. Still another object of the present invention is to provide a bit line control circuit which is advantageous for high integration by reducing the required area.
【０００９】[0009]
【課題を解決するための手段】このような目的を達成す
るために本発明は、半導体メモリ装置のメモリセルに連
結されたビットラインの電圧レベルを所定の第１制御信
号によってプリチヤージするためのプリチャージ回路
と、ビットラインの電圧レベルを等化にするための等化
回路と、及び読出し動作時にビットラインのセンシング
電圧レベルの展開を所定の第２制御信号によって加速化
するためのセンシング加速回路とを備えてなるビットラ
イン制御回路において、プリチャージ回路、等化回路、
及びセンシング加速回路におけるＭＯＳトランジスタを
何れも同一タイプのＭＯＳトランジスタで構成し、読出
し動作時に第２制御信号の制御によってセンシング加速
回路の電荷分配動作をディスエーブルさせるビットライ
ン制御回路としている。そして、第１制御信号と第２制
御信号を各々ビットラインプリチャージ信号及び等化信
号として相互に相補的な論理レベル動作を有する信号と
している。SUMMARY OF THE INVENTION To achieve the above object, the present invention provides a precharge circuit for precharging a voltage level of a bit line connected to a memory cell of a semiconductor memory device by a predetermined first control signal. A charge circuit, an equalization circuit for equalizing the voltage level of the bit line, and a sensing acceleration circuit for accelerating the development of the sensing voltage level of the bit line during a read operation by a predetermined second control signal. A bit line control circuit comprising: a precharge circuit, an equalization circuit,
Also, all the MOS transistors in the sensing acceleration circuit are configured by the same type of MOS transistor, and the bit line control circuit is configured to disable the charge distribution operation of the sensing acceleration circuit by controlling the second control signal during the read operation. The first control signal and the second control signal are respectively set as a bit line precharge signal and an equalization signal, which are signals having mutually complementary logic level operations.
【００１０】[0010]
【実施例】以下、本発明の好適な実施例を図面を参照し
て詳細に説明する。図１は本発明によるビットライン制
御回路である。そして、本発明の理解を容易にするため
に、図１の読出し動作時のタイミング図を図２に示し
た。図１に示す実施例は、ビットライン制御回路をすべ
てＰＭＯＳトランジスタで構成してあることに特徴があ
る。尚、ＮＭＯＳトランジスタですべてを構成する場合
には、ＮＭＯＳトランジスタに印加される各制御信号の
電圧レベルを図２の動作タイミング図に示したものとす
べて反対になるようにすればよい。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT A preferred embodiment of the present invention will now be described in detail with reference to the drawings. FIG. 1 is a bit line control circuit according to the present invention. To facilitate understanding of the present invention, a timing diagram during the read operation of FIG. 1 is shown in FIG. The embodiment shown in FIG. 1 is characterized in that the bit line control circuit is entirely composed of PMOS transistors. When the NMOS transistors are all used, the voltage levels of the control signals applied to the NMOS transistors may be set to be opposite to those shown in the operation timing chart of FIG.
【００１１】図１の回路構成は図３の従来例におけるＮ
ＭＯＳトランジスタＮ１、Ｎ２を除去してあり、その回
路を駆動する方法は全く異なる。即ち、本発明は第１制
御信号バーφＥＱ２及び第２制御信号バーφＥＱ１の論
理関係が図２に示すように相互に反対になっており、メ
モリセルデータの読出し動作時に第１制御信号バーφＥ
Ｑ２をエネーブルとする一方で、第２制御信号バーφＥ
Ｑ１はディスエーブルとし、センシング加速トランジス
タＭ３、Ｍ４を非導通化するようにしてある。The circuit configuration of FIG. 1 is N in the conventional example of FIG.
Since the MOS transistors N1 and N2 are removed, the method of driving the circuit is completely different. That is, according to the present invention, the logical relationship between the first control signal bar φEQ2 and the second control signal bar φEQ1 is opposite to each other as shown in FIG.
While enabling Q2, the second control signal bar φE
Q1 is disabled and the sensing acceleration transistors M3 and M4 are made non-conductive.
【００１２】上記の構成に基づいた本発明の動作特性を
図２の動作タイミング図を参照して説明する。本発明に
よるビットライン制御回路はその構成においてすべて同
一のトランジスタ、この例ではＰＭＯＳトランジスタを
用いており、そのため所要面積が減少して集積回路の設
計が相当に容易となっている。そして、ビットラインの
迅速な電圧変化を可能にするため、従来技術とは異な
り、ワードラインＷＬがエネーブルされる直前の時間ｔ
１から始まる特別の信号期間についてセンシング加速用
トランジスタＭ３、Ｍ４を非導通化することによって、
ビットラインＢＬ、バーＢＬとメモリセル１０のデータ
における電荷分配動作が高速に行なわれるものである。
また、読出し動作後にセンシング加速用トランジスタＭ
３、Ｍ４を動作可能にすることによって、ビットライン
ＢＬ、バーＢＬにおける論理“ロウ”を一定の電圧（Ｖ
ＣＣ−α）以上に維持し次の動作に備える。The operation characteristics of the present invention based on the above configuration will be described with reference to the operation timing chart of FIG. The bit line control circuit according to the present invention uses the same transistors in its configuration, the PMOS transistors in this example, which reduces the required area and considerably facilitates the design of the integrated circuit. And, in order to enable rapid voltage change of the bit line, unlike the prior art, the time t immediately before the word line WL is enabled is changed.
By turning off the sensing acceleration transistors M3, M4 for a special signal period starting from 1,
The charge distribution operation for the data of the bit lines BL, BL and the memory cell 10 is performed at high speed.
In addition, after the read operation, the sensing acceleration transistor M
By enabling M3 and M4, the logic "low" on the bit lines BL and BL is set to a constant voltage (V
CC-α) or higher to prepare for the next operation.
【００１３】以上のように、本発明によるセンシング加
速用トランジスタＭ３、Ｍ４はビットラインＢＬ、バー
ＢＬの電圧変化を迅速なものとするためにメモリセル１
０のデータが充分に読み出される時点までは非導通化状
態にされているので、その大きさに図３の構造における
ような制約を受けることがなく、大きくすることができ
る。このため、センシング加速用トランジスタＭ３、Ｍ
４に、図３に示したトランジスタＮ１、Ｎ２の書込み動
作時における役割を果たさせることができる。As described above, the sensing acceleration transistors M3 and M4 according to the present invention make the memory cell 1 to speed up the voltage change of the bit lines BL and / BL.
Since it is in the non-conductive state until the data of 0 is sufficiently read, its size can be increased without being restricted by the structure of FIG. Therefore, the sensing acceleration transistors M3, M
4 can play a role in the write operation of the transistors N1 and N2 shown in FIG.
【００１４】したがって、ワードラインの活性化中にお
いてセンシング加速用トランジスタＭ３，Ｍ４が非導通
化することにより、そしてまた第１制御信号バーφＥＱ
２と第２制御信号バーφＥＱ１の各動作可能時間を適切
に調整することにより、上記のような従来回路における
問題を解決することができる。Therefore, the sensing acceleration transistors M3 and M4 are rendered non-conductive during activation of the word line, and also the first control signal bar φEQ.
By appropriately adjusting the respective operable times of 2 and the second control signal bar φEQ1, the problem in the conventional circuit as described above can be solved.
【００１５】[0015]
【発明の効果】本発明による回路構成は、以上説明した
ように、読出し動作後の書込み動作開始時における動作
が高速化されており、またワードラインが活性化されて
メモリセルデータとビットライン間で電荷分配動作が行
われる際の、直流電流の発生を抑制できるという効果が
ある。またトランジスタをすべて同じ種類としているの
で所要面積が減少し、高集積化に好適なビットライン制
御回路とすることができ、高集積半導体メモリ装置の性
能向上につながるという効果がある。As described above, in the circuit configuration according to the present invention, the operation at the start of the write operation after the read operation is speeded up, and the word line is activated so that the memory cell data and the bit line are connected to each other. There is an effect that it is possible to suppress the generation of a direct current when the charge distribution operation is performed. Further, since all the transistors are of the same type, the required area is reduced, and the bit line control circuit suitable for high integration can be provided, which has the effect of improving the performance of the highly integrated semiconductor memory device.
【図１】本発明によるビットライン制御回路の回路図。FIG. 1 is a circuit diagram of a bit line control circuit according to the present invention.
【図２】図１に示す回路の動作タイミング図。2 is an operation timing chart of the circuit shown in FIG.
【図３】従来技術によるビットライン制御回路。FIG. 3 is a prior art bit line control circuit.
【図４】図３に示す回路の動作タイミング図。4 is an operation timing chart of the circuit shown in FIG.
Ｍ1 ＰＭＯＳトランジスタ Ｍ2 ＰＭＯＳトランジスタ Ｍ3 ＰＭＯＳトランジスタ Ｍ4 ＰＭＯＳトランジスタ Ｍ5 ＰＭＯＳトランジスタ ＢＬ ビットライン バーφＥＱ１ 第２制御信号 バーφＥＱ２ 第１制御信号M 1 PMOS transistor M 2 PMOS transistor M 3 PMOS transistor M 4 PMOS transistor M 5 PMOS transistor BL Bit line bar φEQ 1 second control signal bar φEQ 2 first control signal
Claims (3)
れたビットラインの電圧レベルを所定の第１制御信号に
よってプリチヤージするためのプリチャージ回路と、ビ
ットラインの電圧レベルを等化にするための等化回路
と、及び読出し動作時にビットラインのセンシング電圧
レベルの展開を所定の第２制御信号によって加速化する
ためのセンシング加速回路とを備えてなるビットライン
制御回路において、 プリチャージ回路、等化回路、及びセンシング加速回路
におけるＭＯＳトランジスタを何れも同一タイプのＭＯ
Ｓトランジスタで構成し、読出し動作時に第２制御信号
の制御によってセンシング加速回路の電荷分配動作をデ
ィスエーブルさせることを特徴とするビットライン制御
回路。1. A precharge circuit for precharging a voltage level of a bit line connected to a memory cell of a semiconductor memory device according to a predetermined first control signal, an equalizing circuit for equalizing the voltage level of the bit line, and the like. In a bit line control circuit, a bit line control circuit comprising: an acceleration circuit; and a sensing acceleration circuit for accelerating development of a sensing voltage level of the bit line by a predetermined second control signal during a read operation, a precharge circuit, an equalization circuit , And the MOS transistors in the sensing acceleration circuit are the same type of MO
A bit line control circuit comprising an S transistor, wherein a charge distribution operation of a sensing acceleration circuit is disabled by controlling a second control signal during a read operation.
トラインプリチャージ信号及び等化信号として相互に相
補的な論理レベル動作を有する信号である請求項１に記
載のビットライン制御回路。2. The bit line control circuit according to claim 1, wherein the first control signal and the second control signal are signals having complementary logic level operations as a bit line precharge signal and an equalization signal, respectively.
ランジスタである請求項１に記載のビットライン制御回
路。3. The bit line control circuit according to claim 1, wherein each MOS transistor is a PMOS transistor.
Applications Claiming Priority (2)
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|---|---|---|---|
| KR1992P4121 | 1992-03-13 | ||
| KR1019920004121A KR930020442A (en) | 1992-03-13 | 1992-03-13 | Bit line control circuit for high speed data access |
Publications (1)
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|---|---|
| JPH05282866A true JPH05282866A (en) | 1993-10-29 |
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Family Applications (1)
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| JP4346563A Pending JPH05282866A (en) | 1992-03-13 | 1992-12-25 | Bit-line control circuit |
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- 1992-12-23 GB GB9226863A patent/GB2265034A/en not_active Withdrawn
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